JPH0282637A - レイアウト設計検査方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体集積回路素子のレイアウト設計方式に
関し、特に、レイアウトの設計検査に好適するものであ
る。

（従来の技術） 半導体素子の製造には、半導体基板にデバイスや抵抗な
どの機能素子を作込む前処理工程と、分割した各素子を
組立てる組立工程に大別される。

一方、集積度の増大に伴って歩留りに対するゴミの影響
が大きくなっている最近では、電算機を利用した前処理
工程の自動化を組立工程より遅れて実施して、ゴミの発
生源である人体を遠ざけることにより１歩留りの向上に
貢献している。しかも、その方式としては、バッチ方式
に加え、枚葉方式が話題になっている昨今である。

このように、集積度の増した半導体集積回路素子及び半
導体素子では、ＦＥＴやバイポーラトランジスタなどの
他に、抵抗やコンデンサなどの多くの機能素子を、分離
領域などにより電気的に分離してモノリシックに形成し
ているものもある。

ところで、半導体素子や半導体集積回路素子では、製造
工程の制約及び電気的特性上の理由から、素子の形状や
素子間の最少間隔が定められており、この約束事を設計
規則と呼んでいる。

このため、半導体素子や集積回路素子のレイアウド設計
を守るように配慮しながら行われるが、これらの設計規
則は、隣接してレイアウトされた素子の組合わせにより
、素子間の間隔が異なるなど複雑である。従って、設計
したレイアウトの設計規則検査を電算機により行うこと
が一般に行われている。

この検査方法を第４図及び第５図により説明する。

第５図に示した半導体集積回路素子は、ＮＰＮトランジ
スタ１１とラテラルＰＮＰ　トランジスタ１２を間隔α
μｍ以上離してシリコン半導体基板に形成しなければな
らない。図中、このトランジスタ１１内にあって、斜線
が書かれた四角形は、紙面の上方からコレクタ、ベース
及びエミッタを、また、ラテラルＰＮＰ　トランジスタ
１２では、紙面の上方からベース、コレクタ及びエミッ
タを示している。

第４図には、このトランジスタ１１．１２、ポリシリコ
ン高抵抗１３．１５とポリシリコン低抵抗１４からなる
パターンが示されているが、紙面の上下に形成したＮＰ
Ｎ　トランジスタ１１とＰＮＰ　トランジスタ１２に隣
接してポリシリコン高抵抗１３．１５が配置され、更に
、その紙面右側にポリシリコン低抵抗１４が設置されて
いる。

このパターンでは＋　ＮＰＮ及びＰＮＰ　トランジスタ
１１．１２のエミッタ、ベースとコレクタ（領域）電極
（図では各領域の右辺）と、ポリシリコン高抵抗１３及
びポリシリコン低抵抗１４は１間隔をβμｍ以上離し、
ポリシリコン高抵抗１３とポリシリコン低抵抗１４（異
種）間の間隔をδμｍ、ポリシリコン高抵抗１３．１５
（同種）間の間隔をγμｍとして形成しなければならな
い。

このような半導体集積回路素子及び半導体素子の設計規
則検査に、レイアウト設計図やマスクパターンを用いる
方法は、電算機処理時間が長くなる。

また、第５図に示す集積回路素子パターンでは、第５図
と同じ部品（図には同番号を付けて示している）で構成
しているものの、設計規則上数も離して配置しなければ
ならない部品と、他の部品間の最少距離の１／２だけ素
子パターンを拡張した外形を付加し、素子外形図形同士
の重なり合いが発生するか否かによっている。

この方法による電算機処理時間は、短いが、設計される
チップ（Ｃｈｉｐ）のレイアウト面積が大きくなってし
まう。

（発明が解決しようとする課題） 第５図に示したパターンの検査は、製造工程上の制約か
ら発生する規則の全てもしくは、必要な部分の規則につ
いて行って、この規則を満足しているか否かを調査する
が、検査の対象となる図形が増加すると、検査に要する
電算機処理時間が長くなる欠点は否めない。一方、同種
類もしくは異種部品を隣接して配置する素子パターンで
は、上記のように各部品間の最少距離の１／２だけ拡張
した外形を付加する方法が採られているが、無駄な領域
ができるので、設計されるチップのレイアウト面積が大
きくなってしまう欠点の他に、電算機処理時間が長くな
る欠点がある。

本発明は、このような事情からなされたもので。

新規なレイアウト設計検査方式を提供することを目的と
する６ 〔発明の構成〕 （課題を解決するための手段） 設計規則を満足した構造を持つ素子パターンを用いてレ
イアウトすることにより、素子間隔だけを検査して設計
規則検査を施すレイアウト方式において、この素子の種
類と、一素子に複数の外形図形を信号として出力可能と
し、隣接する素子の種類の組合せに毎に、この素子外形
図形の組合わせを選択し、この素子図形の重なりにより
素子間隔の設計規則検索を実施するのが本発明の特徴で
ある。

（作　用） レイアウトの設計検査には、従来例と同様に電算機を使
用するが、予め入力するものとしては。

設計基準を満足する構造を持つ素子パターンを用い、こ
の素子パターンには、適当な間隔をあけて第１〜＠ｎ外
形を規定して電算機に入力し、また、同時に素子の種類
の組合わせによって隣接する素子における外形の組合わ
せ表即ち第２図を作る。

その上、パターンがどの種類の素子であるかを示す情報
も入力し、素子パターン、外形及び素子種類情報を１セ
ルとする。

一方、レイアウト設計工程中の素子配列は、このセルを
半導体基板の特定の位置に設置することによりなされて
いるので、設計規則検査における一括的な検証は、素子
の種類の組合わせ毎に行い、また、逐次的な検証は、新
たに設置した素子の近くだけ行い、検査する素子外形の
種別は、先に作った第２図を検査することで得られる。

（実施例） 第１図乃至第３図により本発明に係わる一実施例を説明
する。ＮＰＮ）−ランジスタ１、ラテラルＰＮＰトラン
ジスタ２，３、高抵抗ポリシリコン抵抗４．６、低抵抗
ポリシリコン抵抗５をシリコン半導体基板に配置した上
面図を第１図に示した。

この例では、トランジスタなどの素子が設計規則を満た
したセルとして与えられ、第１と第２の素子図形を備え
ている。また、各セル中には、その素子の種類を示す情
報が植え付けられており、上記のように第２図には、外
形の組合わせ表を示した。

なお、第１図に示すＮＰＮ　トランジスタ１において、
斜線が書かれた四角形は、上方からエミッタ、ベース及
びコレクタを表しており、ラテラルＰＮＰトランジスタ
２では、同様に紙面の上方から四角形が夫々ベース、コ
レクタ及びエミッタを表している。

ここで、セルの概念について説明する。第１図に示すよ
うに、ＮＰＮ及びＰＮＰ　トランジスタは、コレクタ、
ベース、エミッタ、その外形を占める第２外形、アイソ
レイション（Ｉｓｏｌａｔｉｏｎ）及び第１外形からな
る６個以上の図形で作られるが、レイアウト作業ではこ
れが一つの描画対象である。

例えば、ある位置にこのトランジスタをＣＡＤにより実
際に描いても、周囲の事情から移動するのが望ましいこ
とが多々ある。この場合には、各図形夫々を望ましい位
置に移動するのでなく、−括して移動できれば便利であ
る。

この−括的な移動を実現するのがセルである。

具体的には、これらの図形でセルを作ることをコマンド
として人力（宣言）するが、それには、先ず作成した空
のセルに図形を登録する方法による。

次に、このセルをレイアウトに使用したい場合には、レ
イアウト上でこのセルを使用するとのコマンドを入力す
る（これをセルを引用すると言う）。

セルを引用する場合、セルの位置、回転及びミラーを定
義することにより、具体的なトランジスタの位置と方向
を特定できるし、また、一つのセルを何回でも使用でき
る。

ＬＳＩのレイアウト設計図面を設計するＣＡＤシステム
では、一般にこのようなセルを取扱う機能を備えている
。

このセルが引用を宣言すると、位置と方向が与えられ、
レイアウト中でも位置と方向を容易に、しかも任意に変
更できる。

第３図には、ＮＰＮ　トランジスタ１０を３回即ち、同
じトランジスタを３９所で使用した例を示した。

この図におけるＮＰＮ　トランジスタ１０は、エミッタ
１１、ベース１２とコレクタ１３が示されており、しか
も、端部には記号ａを付けてその位置を表示している。

従来の検査方法（第５図）では、セルだけでなく外形図
形も登録し、セルを引用して形成するレイアウト図で、
外形が重なっているが否かを検査することを基本にして
いる。

本発明では、この考えを更に進めて、外形を複数個用い
て半導体基板の面積を有効に利用することを狙っている
。

例えば、トランジスタ同士の設計規則を検査するには、
第１素子外形を使用することが第２図から分る。このよ
うに、一素子に複数個の素子外形を付加し、素子種類毎
に適当な外形を選択することによって、様々な素子同士
の設計規則に対応できるので、レイアウトに当って面積
を無駄にしないですむ。

更に、外形図形同士の重なりから素子間の設計規則検査
ができるので、複雑な図形演算も不要になって設計規則
検査に要する電算機処理時間は短くなる。

なお、素子の種類は、設計規則の決まる要因別により分
類できるため、単一素子だけでなく、複数の素子で回路
を作るセルにも適用できる。

なお、素子の種類は、設計規則の決まる要因別に分類す
るために一般的に考えられるＮＰＮ　トランジスタ　ク
ラス、ラテラルトランジスタ　クラス、拡散抵抗クラス
などと一致するとは限らない。例えば一種類の素子をＮ
ＰＮ　トランジスタ、ラテラルＰＮＰ　Ｉ−ランジスタ
、サブＰＮＰ　トランジスタ、拡張抵抗の集合として定
義することもできる。

更に、本発明は、単一素子外形を付加して設計規則を検
査するだけでなく、複数素子で回路を形成したパターン
に複数の外形を付加して設計規則を検査する場合にも適
用できる。

〔発明の効果〕

このように、一素子に複数の外形と、素子情報を付加す
れば、素子間の多様な設計規則に対応でき、更に、規則
検査の方法も簡談になるので、半導体基板面積を拡大せ
ずに、素子間の間隔に対する設計規則検査に要する電算
機処理時間を短縮できる。

【図面の簡単な説明】

第１図は、本発明による最小間隔の素子レイアウト例の
上面図、第２図は、第１図における素子外形の組合わせ
表、第３図は、本発明を利用してＣＡＤで描画する一部
を示す上面図、第４図及び第５図は、従来例の素子のレ
イアウトを示す上面図である。 １　：　ＮＰＮ　トランジスタ　　　　　２ニラチラル
ＰＮＰ　トランジスタ４．６：高抵抗ポリシリコン　５
：低抵抗ポリシリコン代理人　弁理士　　大　胡　典　
夫

Claims (1)

【特許請求の範囲】
1. 設計規則を満足した構造を持つ素子パターンを用いてレ
   イアウトすることにより、素子間隔だけを検査して設計
   規則検査を施すレイアウト方式において、この素子の種
   類と、一素子に複数の外形図形を信号として出力可能と
   し、隣接する素子の種類の組合わせ毎に、この素子外形
   図形の組合わせを選択し、素子図形の重なりにより素子
   間隔の設計規則検査を実施することを特徴とするレイア
   ウト設計検査方法