JPS6057620A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6057620A JPS6057620A JP16422383A JP16422383A JPS6057620A JP S6057620 A JPS6057620 A JP S6057620A JP 16422383 A JP16422383 A JP 16422383A JP 16422383 A JP16422383 A JP 16422383A JP S6057620 A JPS6057620 A JP S6057620A
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- 239000004065 semiconductor Substances 0.000 title claims description 27
- 239000004020 conductor Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 abstract description 4
- 239000012535 impurity Substances 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 abstract 2
- 150000004767 nitrides Chemical class 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
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- 239000002184 metal Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の技術分野1
この発明は半導体装置に関し、特に線幅が非I;(に小
さいg電体パターンを有する67、+j密度半導体装置
に8!、1りるものである。
さいg電体パターンを有する67、+j密度半導体装置
に8!、1りるものである。
[発明の技Vi的背附1
従来製造されている半導体装置にd3いCは、配線の幅
がミクロンオー夕のしのCあり、その配線の幅と配線の
高み09み)どの比(−配線幅/配線高)が1〜2の1
1Q囲にあり、前記の比が前記範囲内にあるJ:つな半
導体装]ζ7−’Cは配線の機械的剛性が高く、従って
、半導体装置のi31!I造工程にJ5いて配線不良が
発生慢る率は低く、製造歩留りb i!%かった。
がミクロンオー夕のしのCあり、その配線の幅と配線の
高み09み)どの比(−配線幅/配線高)が1〜2の1
1Q囲にあり、前記の比が前記範囲内にあるJ:つな半
導体装]ζ7−’Cは配線の機械的剛性が高く、従って
、半導体装置のi31!I造工程にJ5いて配線不良が
発生慢る率は低く、製造歩留りb i!%かった。
ところで最近の半導体技術の進歩に(’I’って半導体
装1醒の高密度化も更に推進される傾向にあるが、半導
体装置の高密度化及び高11能化が図られるにつれで配
線幅も縮小されるため、配線の機械的剛性が問題どなっ
てきCいる。
装1醒の高密度化も更に推進される傾向にあるが、半導
体装置の高密度化及び高11能化が図られるにつれで配
線幅も縮小されるため、配線の機械的剛性が問題どなっ
てきCいる。
[青用技術の問題点j
最近の半導体技術の進歩により、゛1′導体装置の配線
の幅もサブミクロンオーダtこまて′低減さUることが
可能となってきている。
の幅もサブミクロンオーダtこまて′低減さUることが
可能となってきている。
このように配線の幅が小さくなると、(配線幅/配線高
)の伯が 1J、りも小さくなる場合も生じるが、特に
前記の値が0,5よりし小さくなると、配線は横方向か
ら作用Jる外ノJに対して極めて脆弱となつ−(倒壊し
やすくなる。 従って前記の値が0.5よりも小さく、
月つ配線の幅が1μm0以下の場合には配線倒壊に基因
する歩留り低下が急増す゛ることになる。 それ故、従
来47.3造の半導体装『iで1は更に高束梢度の半導
体装置を実現覆ることはできなくなる。
)の伯が 1J、りも小さくなる場合も生じるが、特に
前記の値が0,5よりし小さくなると、配線は横方向か
ら作用Jる外ノJに対して極めて脆弱となつ−(倒壊し
やすくなる。 従って前記の値が0.5よりも小さく、
月つ配線の幅が1μm0以下の場合には配線倒壊に基因
する歩留り低下が急増す゛ることになる。 それ故、従
来47.3造の半導体装『iで1は更に高束梢度の半導
体装置を実現覆ることはできなくなる。
また配線の幅が前記のように小さくなると配線抵抗が大
きくなって配線が延が問題になるうえ、多層配線414
造においては−Lガトの配線の接続が困tIIになると
いう問題点があった。
きくなって配線が延が問題になるうえ、多層配線414
造においては−Lガトの配線の接続が困tIIになると
いう問題点があった。
[発明の目的J
この発明の[]的は、前記問題点を解決し、配線幅の狭
い割に機械的剛性が高く、配線倒壊が起こらない高密度
半導体装置を提供づることであり、また別の目的は、多
層構造の配線におい−(、配線倒壊を起こさず、加えて
、に下の配線の接続が容易であるとともtこ全体的な配
線抵抗か比較的小さい高密度半導体装i6を提供りるこ
とC″ある1゜[発明の概要1 この発明にJ、る半導体装1行(ま艮十fJ向に沿い所
定間隔をおいて二部所以1−の幅広部分を具備した半導
体パターン(りなわち配線パターン)をイラしているこ
とを特徴とりる。 この発明の崖導体装置においCは、
配線の長手方向に冶つ−(所々に幅広部分が形成されて
いるため、配ワJ)の幅が非1;3に秋り−(も配線の
全抵抗が比較的小さく、まlこ配線の機械的剛性が高い
という特徴があり、また配線抵抗の比較的小さい多層配
線が形成−Cさるどい−うr■徴もあり、イれ数本発明
の半導体装置は高密1i(半導体装置として極め−7:
’ II J”(ある。 また、この発明によれば高い
歩留りて生産Jることのできる高密度半導体装置が提供
される。
い割に機械的剛性が高く、配線倒壊が起こらない高密度
半導体装置を提供づることであり、また別の目的は、多
層構造の配線におい−(、配線倒壊を起こさず、加えて
、に下の配線の接続が容易であるとともtこ全体的な配
線抵抗か比較的小さい高密度半導体装i6を提供りるこ
とC″ある1゜[発明の概要1 この発明にJ、る半導体装1行(ま艮十fJ向に沿い所
定間隔をおいて二部所以1−の幅広部分を具備した半導
体パターン(りなわち配線パターン)をイラしているこ
とを特徴とりる。 この発明の崖導体装置においCは、
配線の長手方向に冶つ−(所々に幅広部分が形成されて
いるため、配ワJ)の幅が非1;3に秋り−(も配線の
全抵抗が比較的小さく、まlこ配線の機械的剛性が高い
という特徴があり、また配線抵抗の比較的小さい多層配
線が形成−Cさるどい−うr■徴もあり、イれ数本発明
の半導体装置は高密1i(半導体装置として極め−7:
’ II J”(ある。 また、この発明によれば高い
歩留りて生産Jることのできる高密度半導体装置が提供
される。
[発明の実施例1
以下に本発明を適用したQa AS十尋休体置の実施例
について説明する。
について説明する。
第1図は本発明を適用し−(構成されたGaAsM E
S F L−+の一部の平面図であり、第2図は第1
図のJl−If矢祝断面図である。
S F L−+の一部の平面図であり、第2図は第1
図のJl−If矢祝断面図である。
第2図におい(1はGa Asの非ドープ型の基板であ
り、該基板1の表面にはN型不純物を低濃度にドープし
た領域2が形成されている。 3は領域2の上にジノ1
〜オフ法によって形成されたゲート電極パターンであり
、このゲート電極パターン3は下層が−):で上層がΔ
1で構成されてJ3す、その線幅W、は0,3μmであ
る。 また下層の一口の層厚は3500人、上層のΔ1
の層厚は1μnlである。 従ってそのm高11は1.
35μmである。
り、該基板1の表面にはN型不純物を低濃度にドープし
た領域2が形成されている。 3は領域2の上にジノ1
〜オフ法によって形成されたゲート電極パターンであり
、このゲート電極パターン3は下層が−):で上層がΔ
1で構成されてJ3す、その線幅W、は0,3μmであ
る。 また下層の一口の層厚は3500人、上層のΔ1
の層厚は1μnlである。 従ってそのm高11は1.
35μmである。
この場合へi!線幅/配線高の比は約0.22である。
グー]・電極パターン3は第′1図tこ示づようにその
長手方向に治って所々に幅広部分3Aを有し−(おり、
該幅広部分3Aの幅W、は2 (t mである。
長手方向に治って所々に幅広部分3Aを有し−(おり、
該幅広部分3Aの幅W、は2 (t mである。
グー1〜電1〜パターン3の上には、プラズマcV。
法で形成きれたプラズマ窒化シリコン膜4 (P−8i
N膜と略記覆る)が2000人の厚さに被着されている
。 該1クーsiN膜4に形成された開口4aを通って
△1から成る配線すが該ゲート電極パターン3の幅広部
分3△の頂面に接触してa5す、該配FA5はP−8i
NII分4の十に延在しCいる1゜第1図及び第2図に
示した実施例Cは、グー1〜電極パターン3に幅広部分
ご3△が設()られ(いるため、グー1へ電極パターン
3の機械的剛性が幅広部分がない場合にくらへC強化さ
れており、従ってその倒壊が起こりにくくなっている。
N膜と略記覆る)が2000人の厚さに被着されている
。 該1クーsiN膜4に形成された開口4aを通って
△1から成る配線すが該ゲート電極パターン3の幅広部
分3△の頂面に接触してa5す、該配FA5はP−8i
NII分4の十に延在しCいる1゜第1図及び第2図に
示した実施例Cは、グー1〜電極パターン3に幅広部分
ご3△が設()られ(いるため、グー1へ電極パターン
3の機械的剛性が幅広部分がない場合にくらへC強化さ
れており、従ってその倒壊が起こりにくくなっている。
この効果は線幅1μm以−F−’rあり、配線幅、/
配線列の比が0.5以下の場合にはつぎつと、認められ
る。 また幅広部分におい(配線5との”」ンタク1〜
が形成されているためゲート電極パターンJ3の他の部
分の線幅が小さくても、配線すどの接続は従来の半導体
装置の製造技術で行うことか(さる。 この幅広部分の
線幅は現・在の技1小」の−bど(・′は2μm程度に
りるのがj、い。
配線列の比が0.5以下の場合にはつぎつと、認められ
る。 また幅広部分におい(配線5との”」ンタク1〜
が形成されているためゲート電極パターンJ3の他の部
分の線幅が小さくても、配線すどの接続は従来の半導体
装置の製造技術で行うことか(さる。 この幅広部分の
線幅は現・在の技1小」の−bど(・′は2μm程度に
りるのがj、い。
なお、第1図及び第2図の実施例−(は、幅広部分3A
が一箇所のみの場合を示したが、函幅広部分3Aをパタ
ーン長手方向に沿い所定間隔毎に設cノられる。 本発
明者の実験によれば、幅広部分3Δを段りる間隔と該グ
ー1〜金属パターンの倒壊率との間には第3図のごとき
関係があることがわかっている。
が一箇所のみの場合を示したが、函幅広部分3Aをパタ
ーン長手方向に沿い所定間隔毎に設cノられる。 本発
明者の実験によれば、幅広部分3Δを段りる間隔と該グ
ー1〜金属パターンの倒壊率との間には第3図のごとき
関係があることがわかっている。
第3図にd3いC,縦軸は倒壊率[((%)、横軸は幅
広部分相り間の間隔10(μm)で゛ある。 この図1
e目ら明らかなように、線長に沿って複数の幅広部分を
設置ノる場合には、幅広部分の相互間隔1つを20μm
以下に覆れば、倒壊率[くはほは零になることがわかる
1、 線幅1 l1m 、#!il高2I1mのパター
ンについでは約50μm間隔とりることにより倒壊率[
り(%)がほぼ零になることもわかっている。
広部分相り間の間隔10(μm)で゛ある。 この図1
e目ら明らかなように、線長に沿って複数の幅広部分を
設置ノる場合には、幅広部分の相互間隔1つを20μm
以下に覆れば、倒壊率[くはほは零になることがわかる
1、 線幅1 l1m 、#!il高2I1mのパター
ンについでは約50μm間隔とりることにより倒壊率[
り(%)がほぼ零になることもわかっている。
本発明のごどさ配線i、l、L造は、多層(14造の高
密度半導体装置には特に好適(・・ある。 リなわら、
多層構造の高密度半導体装置においでは幅広部分におい
一〇上下の配線の接Nrjt部分を設置Jることにより
、」−下配線の接続が容易と41つ、従って、配線の幅
をかなり小さくL’rも製造技術面で著しい困り・「性
及び障害に遭遇Jることはなく、比較的容易に製造が+
g能である。 そしC−)I H’%の配線と二部ノブ
r以上の幅広部分において接続りる下層の0.3ル川幅
のグー1〜パターンは配線抵抗を1/(Eに低−1・さ
ぜることがぐぎた。
密度半導体装置には特に好適(・・ある。 リなわら、
多層構造の高密度半導体装置においでは幅広部分におい
一〇上下の配線の接Nrjt部分を設置Jることにより
、」−下配線の接続が容易と41つ、従って、配線の幅
をかなり小さくL’rも製造技術面で著しい困り・「性
及び障害に遭遇Jることはなく、比較的容易に製造が+
g能である。 そしC−)I H’%の配線と二部ノブ
r以上の幅広部分において接続りる下層の0.3ル川幅
のグー1〜パターンは配線抵抗を1/(Eに低−1・さ
ぜることがぐぎた。
なJ3、前記実施例ては、GaAstv!IsににIの
グー1〜電極パターンを例としく説明1)たが、本発明
が他の配線にし)両川し得ること(ま1(1]らかであ
る。、従って本発明の半導体装置tj +、I図示実施
例以外の6のも含まれることは当然−Cある。
グー1〜電極パターンを例としく説明1)たが、本発明
が他の配線にし)両川し得ること(ま1(1]らかであ
る。、従って本発明の半導体装置tj +、I図示実施
例以外の6のも含まれることは当然−Cある。
[発明の効果1
1:/、 lの説明り目)明t)かイf、]、・)に、
(二の分明に」、れば、線幅がJIE常に小さく′(シ
配線hpの(?u壊を71しる恐れがなく、11つ比較
的容易に1ルg造りることのCぎる高密度半導体装置を
1jt供りることかC′さ−る。 狛に、この発明によ
れば、西11線抵抗が14メめて小さいリーブミクロン
オータの微小線幅を有りる多層配線414造の高密度半
導体装1r11としく txr適<r 21’心体装置
が提供される。
(二の分明に」、れば、線幅がJIE常に小さく′(シ
配線hpの(?u壊を71しる恐れがなく、11つ比較
的容易に1ルg造りることのCぎる高密度半導体装置を
1jt供りることかC′さ−る。 狛に、この発明によ
れば、西11線抵抗が14メめて小さいリーブミクロン
オータの微小線幅を有りる多層配線414造の高密度半
導体装1r11としく txr適<r 21’心体装置
が提供される。
第1図は本発明の一実施例の一部を示づ平「11図、第
2図は第1図の■−■矢視断面図、第3図は本発明装置
におりる配線楊造の配線倒Ia率と配線の幅広部分の間
隔との関係を示リグラフである。 1・・・基板、 2・・・低温度領域、 3・・・ゲー
ト電極パターン、 4・・・プラズマ窒化シリコン膜、
3A・・・幅広部分、 5・・・配線。 第1図 第2図 第3図
2図は第1図の■−■矢視断面図、第3図は本発明装置
におりる配線楊造の配線倒Ia率と配線の幅広部分の間
隔との関係を示リグラフである。 1・・・基板、 2・・・低温度領域、 3・・・ゲー
ト電極パターン、 4・・・プラズマ窒化シリコン膜、
3A・・・幅広部分、 5・・・配線。 第1図 第2図 第3図
Claims (1)
- 【特許請求の範囲】 1 配線幅が1μm以下でありかつ配線幅/配線高が0
,5以](の導電体パターンを有する半導体装{賀にお
いて、それ自身の長手方向に沿い所定間隔をおいて二筒
所以上の幅広部分を具備した少なくとも一層の導電イイ
ーパターンを有し℃いることを特徴とする半導体装置。 2 二部所以−1−の幅広部分を具備した導電体パター
ンの上層に絶縁膜を挾んで第二の導電体パターンが形成
されCおり、該絶縁膜に(J上記幅広部分上にa3いて
コンタクトホールが形成され−(おり、上記幅広部分を
具備した>4’4TC体パターンと上記第二の導電体パ
ターンとh;上記幅広部分において相1jに接続されζ
いイ特許請求の範囲第1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16422383A JPS6057620A (ja) | 1983-09-08 | 1983-09-08 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16422383A JPS6057620A (ja) | 1983-09-08 | 1983-09-08 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6057620A true JPS6057620A (ja) | 1985-04-03 |
Family
ID=15789007
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16422383A Pending JPS6057620A (ja) | 1983-09-08 | 1983-09-08 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6057620A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5858741A (ja) * | 1981-10-05 | 1983-04-07 | Nec Corp | 集積回路装置 |
JPS594138A (ja) * | 1982-06-30 | 1984-01-10 | Nec Corp | マスタスライス集積回路装置 |
-
1983
- 1983-09-08 JP JP16422383A patent/JPS6057620A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5858741A (ja) * | 1981-10-05 | 1983-04-07 | Nec Corp | 集積回路装置 |
JPS594138A (ja) * | 1982-06-30 | 1984-01-10 | Nec Corp | マスタスライス集積回路装置 |
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