JP2006287091A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 高温高荷重を負荷する熱圧着工程から、低温低荷重で接続させる接合プロセス工法を採用し、高温による半導体素子の熱的破壊や高荷重による回路特性や層間膜クラックの発生を防止する。
【解決手段】 複数のパッド電極部2に金属バンプ3を形成した半導体素子1と、配線電極部5を有する回路実装基板4とを備えた半導体装置であって、回路実装基板4の配線電極部5上に導電性でかつ弾性を有する導電弾性体6を形成し、金属バンプ3が導電弾性体6を突き刺した状態で、半導体素子1を回路実装基板4に実装し、絶縁性を有する接着層10により金属バンプ3と配線電極部5とが電気的に接続固定される。
【選択図】 図1
【解決手段】 複数のパッド電極部2に金属バンプ3を形成した半導体素子1と、配線電極部5を有する回路実装基板4とを備えた半導体装置であって、回路実装基板4の配線電極部5上に導電性でかつ弾性を有する導電弾性体6を形成し、金属バンプ3が導電弾性体6を突き刺した状態で、半導体素子1を回路実装基板4に実装し、絶縁性を有する接着層10により金属バンプ3と配線電極部5とが電気的に接続固定される。
【選択図】 図1
Description
本発明は、ESD(静電保護回路)上や回路形成領域に電極パッドを形成させた半導体素子を用いたフリップチップ実装方式で且つ小型化した半導体装置を形成する接続技術に関するものであり、特にフリップチップ実装時に負荷される高温高荷重による半導体素子の回路特性不良や半導体素子上の電極パッド部直下にあるトランジスタ部や層間膜へのダメージを大きく低減する半導体装置およびその製造方法に関するものである。
また、従来のフリップチップ実装構造の半導体装置よりも、半導体素子へ負荷する加重量が小さくデバイス特性への不具合不良を大きく低減することを目的とした高信頼性をも確保した半導体装置およびその製造方法に関するものである。
以下、図面を参照にして従来の半導体装置の構造とその製造方法に関して説明する。図6には従来の半導体装置を示す断面図を示している。図6に示すように、従来の半導体装置は半導体ウエハ16(図7)を分割し、個片の半導体素子1上に形成した複数のAlパッド電極部2に、Au等の金属バンプ3を形成する(レベリング不要)。そして、回路実装基板4の上層面に設けた複数個の配線電極部5と、前記半導体素子1上のAlパッド電極部2に形成したAu等の金属バンプ3とがフリップチップ接続され、シート状のエポキシ系樹脂である封止シート材10を介して電気的に接続された半導体装置である。尚、回路実装基板4上層面にある複数個の配線電極部5と裏面側にある裏面ランド部12-1は内層ビア11で連結された構造である。
次に、図7(a)〜(d)に従来の半導体装置の製造工程を示す断面図を記している。図7(a)では、複数の半導体素子1を有する半導体ウエハ16から複数の半導体素子1に切断するダイシング工程と、図7(b)に示す半導体素子上に設けた複数のAlパッド電極部2にAu等の金属バンプ3を形成する(レベリング不要)バンプ形成工程と、図7(c)に示す前記半導体素子1をフリップ実装する回路実装基板4の上面にシート状のエポキシ系封止樹脂10を貼付ける工程と、図7(d)に示すように、前記図7(c)工程で前記シート状のエポキシ系封止樹脂10を貼り付けた回路実装基板4上に、前記図7(b)工程で、Au等の金属バンプ3を形成した半導体素子1をフェースダウンさせ、半導体素子1上の複数のAlパッド電極部2に形成した金属バンプ3と回路実装基板4上の配線電極部5とが、実装認識位置合わせを行い、熱圧着ツール17を用いて、高温高荷重(230℃/50−60gf/B)を同時に数分間だけ負荷を与える熱圧着フリップチップ実装工程と樹脂硬化工程を同時一括方式で生産できる製造工程から構成されている。以上、フリップチップ実装した生産能力が非常に高いとされていた従来の半導体装置とその製造方法である。以上説明したように、従来の半導体装置とその製造方法では、トランジスタなどを内蔵したESD(静電保護回路)や回路形成領域上に電極パッドを形成させた半導体素子アクティブエリアパッド構造を有した構造では、図8に示すように、高温高荷重(230℃/50−60gf/B)を同時に負荷させることで、Alパッド電極部2直下にあるトランジスタ−部18の特性変動や層間膜19でのクラック20が発生し、ESD保護回路上や回路形成領域にパッドを形成したアクティブエリアパッド構造を有した半導体素子1へのダメージが頻繁に発生した。
図9(a)は他の従来の半導体装置の断面図、(b)は要部断面図を示している。また図10にその半導体装置の技術課題を示している。図9と図10に示すように、半導体素子1上に金属バンプ3を平坦化し、前記金属バンプ3の先端部に導電ペースト材21を転写させ、回路実装基板4上に設けた複数の配線電極部5が液状のエポキシ系樹脂材10-1を介して電気的に接続された構造を有している。この構造では上記に説明したESD保護回路上にパッド形成した構造やアクティブエリアパッド構造を有する半導体素子1への回路特性へのダメージ影響には大きな問題ないが、金属バンプ3への導電ペースト材21の塗布量が少なく、塗布するに限界がある構造を有するものであった。また、導電ペースト材21の塗布ばらつきが大きく、回路実装基板4の反りうねりに対して、金属バンプ3に付着した導電ペースト材21と回路実装基板4上の複数の配線電極部5との接続性が悪く、信頼性試験による加速試験においては、短サイクル時間で電気的な接続特性不良が多発する状況であり、エリアパッド構造の接続内部(3b〜3cと配線電極5との接続)はむしろ、従来のペリフェラル部の構造でさえ接続特性に大きな課題が発生している状況下にあり、工場への製造導入はもちろん製品開発そのものが困難であった。
特開平11−195679号公報
しかしながら、従来の半導体装置の製造方法では、ESD保護回路上や回路形成領域に電極パッドを形成したアクティブエリアパッド構造を有する半導体素子を用いた場合、高温高荷重(230℃/50−60gf/B)を同時に負荷させるフリップチップ実装工程においては、Alパッド電極部直下にあるトランジスタ部の特性変動や層間膜でのクラックが発生し、ESD保護回路上や回路形成領域にパッドを形成したアクティブエリアパッド構造を有する半導体素子へのダメージ不良が頻繁に発生し、生産ラインへの製造導入だけでなく、半導体装置の製品化さえ困難であった。
今後更に微細プロセスへの展開に向けて低ダメージプロセスは必要不可欠な技術課題となっている状況である。一方、高温で且つ高い荷重量を同時に負荷しなければ、安定した接続信頼性を確保できる半導体装置の製造実現が非常に厳しく、従来の半導体装置の接続構造においては、Au等の金属バンプの高さは、接続信頼性の寿命に大きく影響を与えるものであり、金属バンプを潰すためには大きな荷重負荷を印加することが必要不可欠なプロセスとその構造を有しているものである。
従来の半導体装置では、高温と高荷重を同時に負荷させる熱圧着工程において、特に、半導体素子上にパッド電極部に形成した金属バンプの高さを管理維持するための生産条件の最適化が半導体装置の重要なファクタとなっている。前記熱圧着工程で、半導体素子上の複数のAlパッド電極部に形成したAu等の金属バンプと回路実装基板上の複数の配線電極部とが電気的に接続された生産プロセスであるが、現実、Al等のパッド電極部の直下にあるトランジスタを内蔵しESD保護回路上や回路形成領域にパッドを形成したアクティブエリアパッド構造を有する半導体素子を用いた従来構造の半導体装置では、半導体素子の回路特性変動や層間膜クラックが発生し、デバイス特性に大きな影響を与える致命的な技術課題が発生している状況である。また、図9、図10に示すように、金属バンプを平坦化し、前記金属バンプの先端部に導電ペースト材を転写させ、回路実装基板上に設けた複数の配線電極部がエポキシ系樹脂材を介して電気的に接続された構造を有した半導体装置では、上記に説明したESD保護回路上や回路形成領域にパッドを形成したアクティブエリアパッド構造を有する半導体素子1への回路特性へのダメージ影響には大きな問題ないが、金属バンプへの導電ペースト材の塗布量が少なく、塗布する量に限界がある構造である。また、導電ペースト材の塗布ばらつきが大きく、回路実装基板の反りうねりに対して、接続性が悪く、信頼性試験による加速試験においては、低時間で電気的な接続特性不良が多発する状況であり、今後不可欠な技術であるエリアパッド化への展開とその製品開発そのものが困難であった。
したがって、本発明の目的は、前記従来の半導体装置とその製造方法に関する技術課題を解決するもので、特に、高温高荷重を負荷する熱圧着工程から、低温低荷重で接続させる接合プロセス工法を採用し、高温による半導体素子の熱的破壊や高荷重による回路特性や層間膜クラックの発生を防止することができ、また、回路実装基板の反りうねりに対しても、十分接続を緩和できる接続ポストと称する弾性を有した導電弾性体により、接続抵抗のばらつきをも安定させた電気接続特性や高放熱性を確保することができ、さらに、樹脂注入するプロセス工程では、半導体素子と回路実装基板間の隙間が大きいため樹脂注入時間の短縮化が図れ、生産性の向上をも図れる半導体装置およびその製造方法を提供することである。
前記課題を解決するために本発明の請求項1記載の半導体装置は、複数のパッド電極部に金属バンプを形成した半導体素子と、配線電極部を有する回路実装基板とを備えた半導体装置であって、前記回路実装基板の配線電極部上に導電性でかつ弾性を有する導電弾性体を形成し、前記金属バンプが前記導電弾性体を突き刺した状態で、前記半導体素子を前記回路実装基板に実装し、絶縁性を有する接着層により前記金属バンプと前記配線電極部とが電気的に接続固定される。
請求項2記載の半導体装置は、請求項1記載の半導体装置において、前記複数のパッド電極部は、前記半導体素子の外周部に直列に配列されたペリフェラル配列、または前記半導体素子の外周部の内側にも複数存在するエリアパッド配列である。
すなわち、本発明は、半導体素子上のAl等のパッド電極部直下にトランジスタ部を形成し、ESD保護回路上や回路形成領域にパッドを形成したアクティブエリアパッド構造に関するものであり、特に、半導体素子上のAl電極パッド部直下にあるトランジスタ部の特性変動、半導体素子の回路特性変動や層間膜のクラックが発生する従来の半導体装置の製造工程の高温高荷重を同時に負荷させる工程(熱圧着工程)を、低温低荷重の負荷で電気的に接続させることが可能な接続プロセス方法の提供に関するものである。
また、高温高荷重を負荷しない為,実装位置ずれによる隣接端子間による接触ショート不良などを防止することができる構造を有している。つまり、狭パッドピッチ接続で、且つエリアパッドへの展開も大いに期待できる構造を有しているものであり、高い接続信頼性を確保できる半導体装置とその製造方法の提供に関するものである。
請求項3記載の半導体装置は、請求項1記載の半導体装置において、前記導電弾性体の厚みは、前記金属バンプの高さ以上に設定され、前記金属バンプを潰すことなく前記導電弾性体と前記接着層により固定され、電気的に接続される。
請求項4記載の半導体装置は、請求項1記載の半導体装置において、前記導電弾性体は、前記回路実装基板の配線電極部の配線幅と同等もしくはそれ以下の幅寸法から形成されている。
すなわち、本発明は、ESD保護回路上や回路形成領域にパッドを形成したアクティブエリアパッド構造を有する半導体素子上のAlパッド電極部にAu等の金属バンプを形成し、回路実装基板上の複数の配線電極部には、配線パターン幅と同等もしくはそれ以下の幅寸法で、且つ金属バンプの高さ以上に設定保持された厚み高さを有するシート状もしくは粘土状の弾性があり、電気的な導電性接続ポストと称する導電弾性体に突き刺し、低温低荷重のプロセス工程で電気的接続性を確保できる構造を有しているものである。
また、回路実装基板上の配線電極部に形成した導電性を有する導電弾性体は、半導体素子の電極パッド部に形成した金属バンプを突き刺すフリップチップ実装する工程においても、配線パターン幅より大きく膨張拡大せず、且つ金属バンプの変形をさせることなく、半導体素子と回路実装基板とが電気的に接続される構成を有しているものである。
請求項5記載の半導体装置は、請求項1記載の半導体装置において、前記導電弾性体は、最上層と最下層に、前記金属バンプと前記配線電極部がそれぞれ接着される導電性接着層が形成され、最上層と最下層の間に、ミクロの格子構造を有した導電性軽量金属が配置されたシート状であり、前記金属バンプは、前記導電性軽量金属を突き破り接触し、電気的に導通することができる。
すわなち、本発明は、前記に示す電気的な導電性接続ポストと称する導電弾性体内部の構成であり、パッド電極部の金属バンプ側と配線電極部側の両サイド(最上層と最下層)には、金属バンプとまた回路実装基板上の配線電極部とが接着する導電性接着層が構成されており、その間には、ミクロな格子構造を有した導電性軽量金属(緩衝材)がランダムに複数配置された構成で、必ず前記金属バンプは、前記ミクロな格子構造を有した導電性軽量金属(緩衝材)を突き破り接触し、電気的に導通することが可能な構成を有した導電弾性体で、絶縁性の樹脂層を介して、半導体素子と回路実装基板とが電気的に接続された構造を有した小型半導体装置を構成しているものである。
請求項6記載の半導体装置は、請求項1記載の半導体装置において、前記導電弾性体は、前記金属バンプを突き刺し、固定させることができる範囲の硬さを有した粘土状の接着層を有し、前記接着層の内部に、ミクロのランダム構造を有した導電性軽量金属が配置されている。
請求項7記載の半導体装置の製造方法は、最上層と最下層に形成された導電性接着層の間にミクロの格子構造を有した導電性軽量金属が配置されたシート状の導電弾性体を、半導体素子を実装する回路実装基板上に形成した配線電極部のパターンに合わせて形成し、前記配線電極部に前記導電弾性体を貼合わせ接着させる工程と、前記半導体素子上のパッド電極部に金属バンプを形成する工程と、前記半導体素子を反転させ、前記金属バンプと前記回路実装基板の配線電極部とを位置合わせして実装させることで、前記金属バンプは前記導電弾性体に突き刺し、前記半導体素子と前記回路実装基板とを熱圧着により電気的に接続するフリップチップ実装接続工程とを含む。
請求項8記載の半導体装置の製造方法は、半導体素子をフリップ実装する回路実装基板の上に形成した配線電極部のパターンに合わせて形成した印刷マスクを用いて、前記回路実装基板上の配線電極部に、粘土状の接着層の内部にミクロのランダム構造を有した導電性軽量金属が配置された導電弾性体を塗布する工程と、前記半導体素子上のパッド電極部に金属バンプを形成する工程と、前記半導体素子を反転させ、前記金属バンプと前記回路実装基板の配線電極部とを位置合わせして実装させることで、前記金属バンプは前記導電弾性体に突き刺し、前記半導体素子と前記回路実装基板とを熱圧着により電気的に接続するフリップチップ実装接続工程とを含む。
請求項9記載の半導体装置の製造方法は、請求項7または8記載の半導体装置の製造方法において、前記フリップチップ実装接続工程の前に、前記導電弾性体の上に絶縁性を有する樹脂接着シートを載せる工程を含み、前記金属バンプは前記樹脂接着シートを介して前記導電弾性体に突き刺した。
請求項10記載の半導体装置の製造方法は、請求項7または8記載の半導体装置の製造方法において、前記フリップチップ実装接続工程の後、前記半導体素子と回路実装基板の間に絶縁性を有した接着樹脂材を注入塗布する工程と、前記接着樹脂材を熱硬化する工程とを含む。
本発明の請求項1,2記載の半導体装置によれば、回路実装基板の配線電極部上に導電性でかつ弾性を有する導電弾性体を形成し、金属バンプが導電弾性体を突き刺した状態で、半導体素子を回路実装基板に実装し、絶縁性を有する接着層により金属バンプと配線電極部とが電気的に接続固定されるので、従来のような高温高荷重を負荷させるプロセス工程から、低温低荷重の負荷領域で組立対応可能なプロセス工程にできる。このため、高温による半導体素子の熱的破壊や高荷重による回路特性や層間膜クラックの発生を防止することができ、また、回路実装基板の反りうねりに対しても、十分接続を緩和できる弾性を有した導電弾性体により、接続抵抗のばらつきをも安定させた電気接続特性や高放熱性を確保することができる。したがって、従来の半導体装置では対応が非常に困難であったESD保護回路上や回路形成領域にパッドを形成したアクティブエリアパッド構造を有する半導体素子を用いた小型半導体装置の実現を可能にすることができる。
また、発熱体である半導体素子からの熱は、熱伝導率が高い導電弾性体を通じて、筺体や実装基板へと効率良く放熱する放熱構造を有しており、1ワット当たりの温度上昇を示す熱抵抗データ値も小さくなり、ESD保護回路上や回路形成領域にパッドを形成したアクティブエリアパッド構造を有する半導体素子を用いた小型半導体装置の低消費電力化をも実現できるものである。
請求項3では、導電弾性体の厚みは、金属バンプの高さ以上に設定され、金属バンプを潰すことなく導電弾性体と接着層により固定され、電気的に接続されるので、半導体素子上のパッド電極部に形成した金属バンプは、導電性を有する導電弾性体に突き刺し、金属バンプを潰し込まない構成で半導体素子と回路実装基板と電気的に接続され、半導体素子の回路特性変動はなく、且つ半導体素子へのダメージ負荷を大きく軽減できるものであり高品質の小型半導体装置の実現を図ることができるものである。また、前記に示したように金属バンプは、導電性を有する導電弾性体に突き刺し、金属バンプを潰し込まない構成を有しており、半導体素子と回路実装基板の隙間であるギャップ量が大きくなるため、絶縁性を有する樹脂注入する場合は容易にでき、樹脂注入工程の短タクト化が実現し、生産性の向上を図ることができるものである。
請求項4では、導電弾性体は、回路実装基板の配線電極部の配線幅と同等もしくはそれ以下の幅寸法から形成されているので、隣接する配線電極部が導電弾性体を介して接触しない接続構成となる。このように金属バンプが突き刺さる導電性を有する導電弾性体は配線電極部より大きく膨れはみ出ない構成を有していることより、隣接するパッド間の接触によるショート不良やマイグレーション不良等を防止することができ、高い接続信頼性を確保できるものである。
請求項5では、導電弾性体は、最上層と最下層に、金属バンプと配線電極部がそれぞれ接着される導電性接着層が形成され、最上層と最下層の間に、ミクロの格子構造を有した導電性軽量金属が配置されたシート状であり、金属バンプは、導電性軽量金属を突き破り接触し、電気的に導通することができるので、低温低荷重で組立対応可能な生産プロセスを実現できる。
請求項6では、導電弾性体は、金属バンプを突き刺し、固定させることができる範囲の硬さを有した粘土状の接着層を有し、接着層の内部に、ミクロのランダム構造を有した導電性軽量金属が配置されているので、低温低荷重で組立対応可能な生産プロセスを実現できる。
本発明の請求項7,8の半導体装置の製造方法によれば、導電弾性体により従来技術に比べ非常に低温低荷重なプロセスの実現化によりESD保護回路上や回路形成領域にパッドを形成したアクティブエリアパッド構造を有する半導体素子や回路特性へのダメージ発生を防止することができるものである。また、発熱する半導体素子からの熱は、熱伝導率が高い導電弾性体を通じて、筺体や実装基板へと効率良く放熱することができる構造を実現できる。
請求項9では、フリップ実装接続工程の前に、導電弾性体の上に絶縁性を有する樹脂接着シートを載せる工程を含み、金属バンプは樹脂接着シートを介して導電弾性体に突き刺したので、半導体素子と回路実装基板とを電気的に接続固定することができる。
請求項10では、フリップ実装接続工程の後、半導体素子と回路実装基板の間に絶縁性を有した接着樹脂材を注入塗布する工程、接着樹脂材を熱硬化する工程とを含むので、半導体素子と回路実装基板とを電気的に接続固定することができる。
本発明の第1の実施形態を図1に基づいて説明する。
図1(a)は本発明の第1の実施形態の半導体装置の断面図、(b)は要部拡大図である。
図1に示すように、複数のパッド電極部2に金属バンプ3を形成した半導体素子1と、配線電極部5を有する回路実装基板4とを備えている。また、回路実装基板4の配線電極部5上に導電性でかつ弾性を有する導電弾性体6を形成し、金属バンプ3が導電弾性体6を突き刺した状態で、半導体素子1を回路実装基板5に実装し、絶縁性を有する接着層10により金属バンプ3と配線電極部5とが電気的に接続固定される。複数のパッド電極部2は、半導体素子1の外周部に直列に配列されたペリフェラル配列、または半導体素子1の外周部の内側にも複数存在するエリアパッド配列である。
この場合、回路形成面を上面にした半導体素子1上にある複数のパッド電極部2に形成した金属バンプ3は、フリップチップ(反転)で実装され、回路実装基板4上の複数の配線電極部5に塗布形成した導電性が良好で且つ弾性を有した粘土状の導電弾性体6に突き刺し、半導体素子1とそれを支持する回路実装基板4とが電気的に繋がった構造を有しているものである。粘土状の導電弾性体とは、接着層7と接着層9が共に粘土状である場合の意である。ただし、接着層7は導電性領域を有するものである。すなわち、電気的な導電性接続ポストと称する前記導電弾性体6内部の構成は、パッド電極部2の金属バンプ3側と配線電極部5側の両サイド(最上層と最下層)には、金属バンプ3とまた回路実装基板4上の配線電極部5とが接着する導電性接着層7が構成されており、その間には、ミクロな螺旋構造を有した導電性軽量金属(緩衝材)8が接着剤9内部にランダムに複数配置された構成である。導電性軽量金属8および8-1の材料の具体例としては、Au線やAl線(φ20-50μm径:W/BやSBB工程で破損したAu線やAl線で工程内での再利用の可能)などの軽金属材料他全般である。前記金属バンプ3は、必ず前記ミクロな螺旋構造を有した導電性軽量金属(緩衝材)8を突き破り接触し、電気的に導通することが可能な構成を有した導電弾性体6で、絶縁性を有する樹脂層10を介して、半導体素子1と回路実装基板4とが電気的に接続された構造を有した小型半導体装置を構成しているものである。
半導体素子1をフリップ実装する回路実装基板4上の配線電極部5は前記回路実装基板4内部のビア11を通じて、基板裏面の半田ボール12あるいは裏面電極部12-1に電気的につながった構造を有した小型半導体装置である。
本発明の第2の実施形態を図2に基づいて説明する。
図2(a)は本発明の第2の実施形態の半導体装置の断面図、(b)は要部拡大図、(c)はその斜視図である。
図2に示すように、図1と同様に回路形成面を上面にした半導体素子1上にある複数のパッド電極部2に形成した金属バンプ3は、フリップチップ(反転)で実装され、回路実装基板4上の複数の配線電極部5に塗布形成した導電性が良好で且つ弾性を有したシート状の導電弾性体6-1に突き刺し、半導体素子1とそれを支持する回路実装基板4とが電気的に繋がった構造を有しているものである。尚、電気的な導電性接続ポストと称する前記シート状の導電弾性体6-1内部の構成は、パッド電極部2の金属バンプ3側と配線電極部5側の両サイド(最上層と最下層)には、金属バンプ3とまた回路実装基板4上の配線電極部5とが接着する導電性接着層7が構成されており、その間には、ミクロな格子構造を有した導電性軽量金属(緩衝材)8-1が、接着剤9内部に綿密に複数配置された構成である。前記金属バンプ3は、必ず前記ミクロな格子構造を有した導電性軽量金属(緩衝材)8-1を突き破り接触し、電気的に導通することが可能な構成を有したシート形状の導電弾性体6-1で、絶縁性を有する樹脂層10を介して、半導体素子1と回路実装基板4とが電気的に接続された構造を有した小型半導体装置を構成しているものである。半導体素子1を支持する回路実装基板4上の配線電極部5は、前記回路実装基板4内部のビア11を通じて、基板裏面の半田ボール12あるいは裏面電極部12-1に電気的につながった構造を有した小型半導体装置である。
次に、上記半導体装置の製造方法について説明する。
図3及び図4は、それぞれ第1および第2の実施形態の半導体装置の製造方法を示す生産工程フローを示し、(a)〜(c)の各図面の上側は平面図、下側は断面図である。
図3(a)〜(c)に示すよう、半導体素子1を支持する回路実装基板4の上面にある複数の配線電極部5上に、前記配線電極部5をパターン認識させた印刷マスク13を用いて、粘土状の導電弾性体6をスクリーン印刷法にて、塗布させる。すなわち、粘土状の弾性体に任意の長さを有した導電性軽金属材料(材質上記示す)を複数混ぜ合わせた導電性弾性体を作製したものをスクリーン印刷法で基板上の配線電極部に塗布させる。一方、ESD保護回路上や回路形成領域にパッドを形成したアクティブエリアパッド構造を有する半導体素子1上の複数のパッド電極部2に形成した金属バンプ3(レベリング不要)を、前記に示した導電性と弾性を有した粘土状の導電弾性体6(ミクロな螺旋構造を有した導電性軽量金属(緩衝材)8が接着剤9内部にランダムに複数配置された構成)に突き刺し、半導体素子1と回路実装基板4とが電気的に接続された図1に示す小型半導体装置を形成する(図3(d))。
このように導電性弾性体の内部に設けた軽金属材料にAuバンプが突き刺さり、バンプを潰すことなく電気的な導通性を有する構成である。接続荷重量は、SBB工法やW/B工法以下の20gf/B程度(10-30gf/B範囲)の低荷重負荷で、且つ常温でフリップ実装可能な組立プロセスである。但し常温での場合は、C−CSP製品同様に、80−120℃程度の高温槽または工程ラインの設けた硬化コンベア炉で約30sec-5min程度で硬化させる工程より製品を作製し、その接続部は高い接続信頼性を有するものである。
また、図4(a)〜(c)に示すように、半導体素子1を支持する回路実装基板4の上面にある複数の配線電極部5上に、前記配線電極部5のパターンを認識させたシート状の導電弾性体6-1を貼り付け、最上層のフィルム14を剥がす。すなわちシート状の弾性体6-1は、あらかじめ絶縁性樹脂に格子状に形成した軽金属材料を数μm単位の間隔で貼り合わせて作ったシート材を用いて、フリップ実装する工程構成であり、フリップ構成は、先に述べた構成(バンプが軽金属に突き刺さる)で電気的に半導体素子と半導体キャリアとが接続された構造である。図1と図2の違いは、図1は粘土状の非導電性ペーストに軽金属を混ぜてさせスクリーン印刷した導電性弾性体の接続部であり、図2は、先に説明した非導電性のシート材に格子上に軽金属を配置させた導電弾性体の接続状況である。一方、ESD保護回路上や回路形成領域にパッドを形成したアクティブエリアパッド構造を有する半導体素子1上の複数のパッド電極部2に形成した金属バンプ3(レベリング不要)を、前記に示した導電性と弾性を有したシート形状の導電弾性体6-1(ミクロな格子構造を有した導電性軽量金属(緩衝材)8-1が接着剤9の内部に綿密に複数配置された構成)に突き刺し、半導体素子1と回路実装基板4とが電気的に接続された図2に示す小型半導体装置を形成する(図4(d))。
また、図1と図2に示す半導体装置で構成している導電性と弾性を有する導電弾性体6と6-1の形状は、図5(a)と図5(b)に示すように、半導体基板4上の配線電極部5の配線幅と同等もしくはそれより小さい立方体の形状や、図5(c)と(d)に示す楕円形の立法体や導電弾性体の一部を変形させるための変形ツール15を用いて、中央部が窪んだ立方体の形状を有した構成にしてもよい。これは、隣接するパッド電極パッド2との接触やマイグレーション等の接続信頼性の不良発生を防止した設計構成を有しているものである。
また、前記図5(a)〜図5(d)に示す導電弾性体6と6-1の高さは、ESD保護回路上や回路形成領域にパッドを形成したアクティブエリアパッド構造を有した半導体素子1への回路特性変動や物理的ダメージ負荷を軽減させるため、金属バンプ3を潰さない構造を有し、前記金属バンプ高さよりも高く寸法設計された構成となっている。また導電弾性体は、前記金属バンプ3を突き刺す構成を有しており、金属バンプ3を変形させること無く突き刺さり、変形しない弾性を有する粘度を保持した材料構成となっているものである。また、導電弾性体の内部には、熱伝導率が非常に高いミクロなランダム構造や綿密構造(第1,2の実施形態参照)を有した導電性軽量金属(緩衝材)が多数内蔵された構成を有しており、半導体素子1からの発熱を効率よく筺体や回路実装基板4へ大きく放熱させることができる高放熱構造を有している。従来のSBB工法よりも放熱性が良好であり、1ワットあたりの温度上昇が低く熱抵抗値は、基板実装時において約35%程度低くなることが確認できた。
以上、本発明の半導体装置とその製造方法は、フリップチップ実装時に負荷される高温高荷重から低温低荷重で組立対応可能な生産プロセスになったことより、ESD保護回路上や回路形成領域にパッドを形成したアクティブエリアパッド構造を有する半導体素子1上の電極パッド部2の直下にあるトランジスタ部や層間膜へのダメージを大きく低減することができるものである。また、半導体素子1からの発熱する熱を筺体や半導体基板4へ効率よく放熱させる機構を有している。
また、半導体素子1のパッド電極部2に形成した金属バンプ3は、導電性を有する導電弾性体6や6-1に突き刺し、金属バンプ3を潰し込まない構成を有しており、半導体素子1と回路実装基板4との隙間であるギャップ量が大きくなるため、絶縁性を有する樹脂層10を注入する場合は容易にでき、樹脂層10の注入工程の短タクト化が実現し、生産性の向上を図ることが実現できるものである。
本発明に係る半導体装置およびその製造方法は、導電性を有する接続ポストと称する導電弾性体を通じて半導体素子とそれを支持する回路実装基板とが絶縁性を有する接着層を介して電気的接続を有する構造の手法のすべてに適用できる。またそれらに関連する産業上の全てものに有用である。
1 半導体素子
2 Al等の電極パッド部
2a〜c エリアパッド構造の接続内部の電極パッド部
3 金属バンプ
3a〜c エリアパッド構造の接続内部の金属バンプ
4 回路実装基板
5 配線電極部
6 導電弾性体(ミクロな螺旋構造を有した導電性軽量金属から成る緩衝材)
6-1 導電弾性体(ミクロな格子構造を有した導電性軽量金属から成る緩衝材)
7 導電性接着層
8 ミクロな螺旋構造を有した導電性軽量金属(緩衝材)
8-1 ミクロな格子構造を有した導電性軽量金属(緩衝材)
9 接着剤
10 絶縁性を有するエポキシ系樹脂層
11 ビア
12 半田ボール
12-1 半導体基板の裏面電極部
13 印刷マスク
14 シート形状の導電弾性体の最上層のフィルム
15 導電弾性体の一部を変形させるための変形ツール
16 半導体ウエハ
17 熱圧着ツール
18 トランジスタ部
19 層間膜
20 クラック
21 導電ペースト材
2 Al等の電極パッド部
2a〜c エリアパッド構造の接続内部の電極パッド部
3 金属バンプ
3a〜c エリアパッド構造の接続内部の金属バンプ
4 回路実装基板
5 配線電極部
6 導電弾性体(ミクロな螺旋構造を有した導電性軽量金属から成る緩衝材)
6-1 導電弾性体(ミクロな格子構造を有した導電性軽量金属から成る緩衝材)
7 導電性接着層
8 ミクロな螺旋構造を有した導電性軽量金属(緩衝材)
8-1 ミクロな格子構造を有した導電性軽量金属(緩衝材)
9 接着剤
10 絶縁性を有するエポキシ系樹脂層
11 ビア
12 半田ボール
12-1 半導体基板の裏面電極部
13 印刷マスク
14 シート形状の導電弾性体の最上層のフィルム
15 導電弾性体の一部を変形させるための変形ツール
16 半導体ウエハ
17 熱圧着ツール
18 トランジスタ部
19 層間膜
20 クラック
21 導電ペースト材
Claims (10)
- 複数のパッド電極部に金属バンプを形成した半導体素子と、配線電極部を有する回路実装基板とを備えた半導体装置であって、前記回路実装基板の配線電極部上に導電性でかつ弾性を有する導電弾性体を形成し、前記金属バンプが前記導電弾性体を突き刺した状態で、前記半導体素子を前記回路実装基板に実装し、絶縁性を有する接着層により前記金属バンプと前記配線電極部とが電気的に接続固定されることを特徴とする半導体装置。
- 前記複数のパッド電極部は、前記半導体素子の外周部に直列に配列されたペリフェラル配列、または前記半導体素子の外周部の内側にも複数存在するエリアパッド配列である請求項1記載の半導体装置。
- 前記導電弾性体の厚みは、前記金属バンプの高さ以上に設定され、前記金属バンプを潰すことなく前記導電弾性体と前記接着層により固定され、電気的に接続される請求項1記載の半導体装置。
- 前記導電弾性体は、前記回路実装基板の配線電極部の配線幅と同等もしくはそれ以下の幅寸法から形成されている請求項1記載の半導体装置。
- 前記導電弾性体は、最上層と最下層に、前記金属バンプと前記配線電極部がそれぞれ接着される導電性接着層が形成され、最上層と最下層の間に、ミクロの格子構造を有した導電性軽量金属が配置されたシート状であり、前記金属バンプは、前記導電性軽量金属を突き破り接触し、電気的に導通することができる請求項1記載の半導体装置。
- 前記導電弾性体は、前記金属バンプを突き刺し、固定させることができる範囲の硬さを有した粘土状の接着層を有し、前記接着層の内部に、ミクロのランダム構造を有した導電性軽量金属が配置された請求項1記載の半導体装置。
- 最上層と最下層に形成された導電性接着層の間にミクロの格子構造を有した導電性軽量金属が配置されたシート状の導電弾性体を、半導体素子を実装する回路実装基板上に形成した配線電極部のパターンに合わせて形成し、前記配線電極部に前記導電弾性体を貼合わせ接着させる工程と、
前記半導体素子上のパッド電極部に金属バンプを形成する工程と、
前記半導体素子を反転させ、前記金属バンプと前記回路実装基板の配線電極部とを位置合わせして実装させることで、前記金属バンプは前記導電弾性体に突き刺し、前記半導体素子と前記回路実装基板とを熱圧着により電気的に接続するフリップチップ実装接続工程とを含む半導体装置の製造方法。 - 半導体素子をフリップ実装する回路実装基板の上に形成した配線電極部のパターンに合わせて形成した印刷マスクを用いて、前記回路実装基板上の配線電極部に、粘土状の接着層の内部にミクロのランダム構造を有した導電性軽量金属が配置された導電弾性体を塗布する工程と、
前記半導体素子上のパッド電極部に金属バンプを形成する工程と、
前記半導体素子を反転させ、前記金属バンプと前記回路実装基板の配線電極部とを位置合わせして実装させることで、前記金属バンプは前記導電弾性体に突き刺し、前記半導体素子と前記回路実装基板とを熱圧着により電気的に接続するフリップチップ実装接続工程とを含む半導体装置の製造方法。 - 前記フリップチップ実装接続工程の前に、前記導電弾性体の上に絶縁性を有する樹脂接着シートを載せる工程を含み、前記金属バンプは前記樹脂接着シートを介して前記導電弾性体に突き刺した請求項7または8記載の半導体装置の製造方法。
- 前記フリップチップ実装接続工程の後、前記半導体素子と回路実装基板の間に絶縁性を有した接着樹脂材を注入塗布する工程と、前記接着樹脂材を熱硬化する工程とを含む請求項7または8記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005107218A JP2006287091A (ja) | 2005-04-04 | 2005-04-04 | 半導体装置およびその製造方法 |
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ID=37408631
Family Applications (1)
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---|---|---|---|
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Country Status (1)
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JP (1) | JP2006287091A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011204941A (ja) * | 2010-03-26 | 2011-10-13 | Fujitsu Ltd | 半導体素子実装用回路基板の製造方法および半導体素子実装用回路基板 |
EP2395824A1 (en) | 2010-06-10 | 2011-12-14 | Fujitsu Limited | Mount structure, electronic apparatus, stress relieving unit, and method of manufacturing stress relieving unit |
CN102569275A (zh) * | 2011-12-28 | 2012-07-11 | 三星半导体(中国)研究开发有限公司 | 堆叠式半导体封装结构及其制造方法 |
US20120181689A1 (en) * | 2008-12-08 | 2012-07-19 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming Bond Wires and Stud Bumps in Recessed Region of Peripheral Area around the Device for Electrical Interconnection to Other Devices |
WO2013065101A1 (ja) | 2011-10-31 | 2013-05-10 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
WO2014109014A1 (ja) | 2013-01-09 | 2014-07-17 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
WO2021171823A1 (ja) * | 2020-02-28 | 2021-09-02 | ソニーグループ株式会社 | 端子および接続方法 |
CN113496979A (zh) * | 2020-04-08 | 2021-10-12 | 深圳市柔宇科技有限公司 | 电子组件及其制备方法、电子设备 |
-
2005
- 2005-04-04 JP JP2005107218A patent/JP2006287091A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
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US20120181689A1 (en) * | 2008-12-08 | 2012-07-19 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming Bond Wires and Stud Bumps in Recessed Region of Peripheral Area around the Device for Electrical Interconnection to Other Devices |
JP2011204941A (ja) * | 2010-03-26 | 2011-10-13 | Fujitsu Ltd | 半導体素子実装用回路基板の製造方法および半導体素子実装用回路基板 |
EP2395824A1 (en) | 2010-06-10 | 2011-12-14 | Fujitsu Limited | Mount structure, electronic apparatus, stress relieving unit, and method of manufacturing stress relieving unit |
WO2013065101A1 (ja) | 2011-10-31 | 2013-05-10 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
CN102569275A (zh) * | 2011-12-28 | 2012-07-11 | 三星半导体(中国)研究开发有限公司 | 堆叠式半导体封装结构及其制造方法 |
WO2014109014A1 (ja) | 2013-01-09 | 2014-07-17 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
WO2021171823A1 (ja) * | 2020-02-28 | 2021-09-02 | ソニーグループ株式会社 | 端子および接続方法 |
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