WO2013065101A1 - 半導体装置およびその製造方法 - Google Patents

Abstract

　半導体装置は、半導体チップ１の上面を変形吸収層２ａおよび接合層３ａを介して導電部材４に電気的に接続し、下面を変形吸収層２ｂおよび接合層３ｂを介して導電部材５に電気的に接続した実装構造を有している。変形吸収層２ａ、２ｂのそれぞれは、厚さ方向の中央に配置されたナノ構造層７と、ナノ構造層７を挟む２層のプレート層６、８とで構成されている。ナノ構造層７は、１μｍ以下のサイズを有する複数のナノ構造体９を平面状に配置した構造を有しており、半導体装置を構成する各部材の熱変形差に起因する熱応力をナノ構造体９の変形によって吸収する。

Description

半導体装置およびその製造方法

　本発明は、回路基板と、この回路基板に実装された半導体チップとを備えた半導体装置の熱応力の低減ならびに放熱性の向上に適用して有効な技術に関する。

　本技術分野の背景技術として、特許文献１（特開２００６－２８７０９１号公報）、特許文献２（特開２００３－１８８２０９号公報）、特許文献３（特開２００３－２９８０１２号公報、および非特許文献１がある。

　特許文献１には、「高温高荷重を負荷する熱圧着工程から、低温低荷重で接続させる接合プロセス工法を採用し、高温による半導体素子の熱的破壊や高荷重による回路特性や層間膜クラックの発生を防止する」という課題の解決手段として、「複数のパッド電極部２に金属バンプ３を形成した半導体素子１と、配線電極部５を有する回路実装基板４とを備えた半導体装置であって、回路実装基板４の配線電極部５上に導電性でかつ弾性を有する導電弾性体６を形成し、金属バンプ３が導電弾性体６を突き刺した状態で、半導体素子１を回路実装基板４に実装し、絶縁性を有する接着層１０により金属バンプ３と配線電極部５とが電気的に接続固定される」という技術が記載されている（要約参照）。

　特許文献２には、「半導体チップと回路基板の熱膨張率差に起因する熱応力による接続信頼性の低下を抑制し、さらには高密度実装を実現するのに適した半導体装置とその製造方法を提供する」という課題の解決手段として、「微細加工を施した加工基板とパターニング技術により、形状を制御した微小な導電性接続部を形成し、これを用いて半導体チップと回路基板とを接続をする。半導体装置は、半導体チップの電極パッドが少なくとも２つ以上の屈曲部、湾曲部を有する導電性接続部を介して回路基板の電極パッドに接続し、かつ両者の間に絶縁性封止部が封入された構造となっている。この半導体装置では、熱応力が加わったときに導電性接続部分、及び絶縁性封止部分が変形することによって熱応力を緩和し接続信頼性を向上させることができる」という技術記載されている。

　特許文献３には、「接続する素子材料の耐熱性上の制約がなく、応力による装置の機能の劣化や素子の損傷のおそれがなく、隣り合う接続部が接触して隣り合う電極間の短絡を生じるおそれがない半導体装置およびその製造方法を提供する」という課題の解決手段として、「固体撮像素子１０は、走査回路部１２、光電変換部１４、マイクロスプリング１６および接続層１８を有する。マイクロスプリング１６は、金属等により画素電極３０の上に一端が固着されるとともに上方に湾曲した舌片状に形成され、許容範囲内で圧縮された状態で光電変換部側電極４２と接触し、画素電極３０および光電変換部側電極４２を電気的に接続する。接続層１８は、走査回路部１２および光電変換部１４を構造的に接続する」という技術記載されている。

　非特許文献１には、本発明で使用するナノ構造層の製造方法ならびに力学的特性について記載されている。

特開２００６－２８７０９１号公報 特開２００３－１８８２０９号公報 特開２００３－２９８０１２号公報

Sumigawa T. et. al., Disappearance of stress singularity at interface edge due to anostructured thin film, Engineering Fracture Mechanics 75 (2008) 3073-3083.

　回路基板に半導体チップを実装した構造は、異なる材料が組み合わされて用いられているため、温度変化によって各部材の熱変形の違いに起因する熱応力が発生する。半導体製品の使用環境の多様化によって、使用される温度域が拡大すると、発生する熱応力が大きくなるため、この熱応力による半導体製品の信頼性低下を防止することが課題となる。

　また、半導体製品の動作時には、半導体チップが発熱する。実装密度の増加によって発熱温度が高くなると、半導体チップの温度上昇が顕著となり、この温度上昇による半導体チップの効率低下や熱応力による部材の破損が懸念される。従って、半導体実装構造は、温度上昇の抑制、すなわち放熱性の向上が課題となる。

　本発明の目的は、熱応力の低減と放熱性の向上とを実現することのできる半導体実装構造およびその製造方法を提供することにある。

　本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

　本発明による半導体装置の一態様は、回路基板と、前記回路基板に実装された半導体チップとを備え、前記半導体チップと前記回路基板との間には、直径または一辺の長さが１μｍ未満の断面形状を有する複数の構造体が平面状に配置されてなる構造層が設けられているものである。

　本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

　半導体装置を構成する各部材の熱変形差を構造体の変形によって吸収することにより、半導体装置の熱応力を低減することができる。

　また、複数の構造体が平面状に配置された構造層を用いることにより、半導体装置の熱抵抗が小さくなり、放熱性を向上させることができる。

（ａ）は、本発明の実施の形態１である半導体装置の断面図、（ｂ）は、同図（ａ）の一部を示す拡大断面図である。 （ａ）は、本発明の比較例である半導体装置の断面図、（ｂ）は、同図（ａ）の一部を示す拡大断面図である。 （ａ）～（ｅ）は、本発明の実施の形態１である半導体装置の製造方法を示す全体図および端部拡大図である。 （ａ）、（ｂ）は、図３に続く半導体装置の製造方法を示す断面図である。 （ａ）、（ｂ）、（ｃ）は、実施の形態１である半導体装置の効果を説明する図である。 （ａ）、（ｂ）は、実施の形態１のナノ構造体に発生する変形と応力を説明する図である。 応力解析から得られたナノ構造体のせん断変位量と最大応力との関係を示すグラフである。 図７の結果から求めた高さ１０μｍのナノ構造体におけるせん断変位量と最大応力との関係を示すグラフである。 （ａ）は、本発明の実施の形態２である半導体装置の平面図、（ｂ）は、同図（ａ）のＡ－Ａ線断面図、（ｃ）は同図（ｂ）の一部を拡大した断面図である。 （ａ）は、本発明の実施の形態３である半導体装置の平面図、（ｂ）は、同図（ａ）のＢ－Ｂ線断面図である。 （ａ）、（ｂ）、（ｃ）は、実施の形態２、３である半導体装置の効果を説明する図である。 半導体チップが発熱と停止とを繰り返したときの温度変化を熱伝導解析で計算した結果を示すグラフである。 比較例の半導体装置と実施の形態２、３の半導体装置の温度変化量を示すグラフである。 （ａ）、（ｂ）は、本発明の実施の形態２、３である半導体装置の製造方法を示す平面図、（ｃ）、（ｄ）、（ｅ）は、本発明の実施の形態２、３である半導体装置の製造方法を示す全体図および端部拡大図である。 （ａ）～（ｅ）は、図１４に続く半導体装置の製造方法を示す全体図および端部拡大図である。 （ａ）、（ｂ）は、図１５に続く半導体装置の製造方法を示す断面図である。 （ａ）は、本発明の実施の形態４である半導体装置の平面図、（ｂ）は、同図（ａ）のＣ－Ｃ線断面図である。 本発明の実施の形態１で用いるナノ構造層の断面図である。 本発明の実施の形態５で用いるナノ構造層の断面図である。 本発明の実施の形態６で用いるナノ構造層の断面図である。 本発明の実施の形態７で用いるナノ構造層の断面図である。 （ａ）、（ｂ）、（ｃ）は、本発明の実施の形態７で用いるナノ構造層の製造方法を示す全体図および端部拡大図である。 本発明の実施の形態８で用いるナノ構造層の断面図である。 （ａ）～（ｄ）は、本発明の実施の形態８で用いるナノ構造層の製造方法を示す全体図および端部拡大図である。 本発明の実施の形態９で用いるナノ構造層の断面図である。 （ａ）は、本発明の実施の形態１０である半導体装置の断面図、（ｂ）は、同図（ａ）の一部を示す拡大断面図である。

　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。

　（実施の形態１）
　図１（ａ）は、本発明の実施の形態１である半導体装置の断面図、図１（ｂ）は、同図（ａ）の一部を示す拡大断面図である。

　本実施の形態の半導体装置は、ダイオード素子が形成された半導体チップ１の上面を変形吸収層２ａおよび接合層３ａを介して導電部材４に電気的に接続し、下面を変形吸収層２ｂおよび接合層３ｂを介して導電部材５に電気的に接続した実装構造を有している。この半導体装置は、一対の導電部材４、５の一方から流入する電流が半導体チップ１内のダイオード素子によって整流され、導電部材４、５の他方から流出することによって、ダイオードとしての機能を有するようになっている。

　上記半導体チップ１は、半導体製造プロセス（前工程）においてダイオード機能を持たせた単結晶シリコンからなり、その寸法は、１辺約６ｍｍ、厚さ約０．２ｍｍである。

　半導体チップ１を挟む変形吸収層２ａ、２ｂのそれぞれは、厚さ方向（図の上下方向）に沿って積層された３種類の異なる層から構成されている。すなわち、変形吸収層２ａ、２ｂのそれぞれは、図１（ｂ）に示すように、厚さ方向の中央に配置されたナノ構造層７と、ナノ構造層７を挟む２層のプレート層６、８とで構成されている。

　上記ナノ構造層７は、約２５ｎｍの直径を有する略円形の断面形状を持つ外径約１５０ｎｍ、内径約１００ｎｍ、ピッチ約５０ｎｍのスプリング形状を備えたナノ構造体９を平面状に約１７０ｎｍの間隔で配置した構造を有している。ナノ構造体９の高さは１０μｍであり、その主材料は銅（Ｃｕ）である。

　このように、ナノ構造層７を構成する複数のナノ構造体９のそれぞれがナノオーダ、すなわち１μｍ以下のサイズのスプリング形状を持つことにより、ナノ構造層７の剛性が小さくなるので、半導体装置を構成する各部材の熱変形差に起因する熱応力をナノ構造層７の変形によって吸収することができる。

　また、熱伝導率の高い銅を主材料とするナノ構造体９を平面状に密に配置することにより、ナノ構造層７の厚さ方向の熱抵抗が低減される。これにより、動作時の半導体チップ１の熱が変形吸収層２ａ、２ｂを通じて良好に外部に拡散するので、半導体チップ１の温度上昇を抑制することができる。

　上記変形吸収層２ａと導電部材４との間の接合層３ａ、および変形吸収層２ｂと導電部材５との間の接合層３ｂは、いずれも厚さ５０μｍのはんだ材からなる。また、導電部材４、５は銅からなり、電流を流す電極としての機能と、半導体チップ１で発生した熱を外部に放出する放熱板としての機能を持っている。

　上記ナノ構造層７を構成するスプリング形状のナノ構造体９は、それぞれの一端がプレート層６に固定され、他端がプレート層８に固定されている。プレート層６、８のそれぞれは、厚さ約５μｍの平坦な金属薄膜からなり、その主材料はニッケル（Ｎｉ）である。

　ナノ構造体９のそれぞれをプレート層６、８で固定することにより、ナノ構造層７と接合層３ａ、３ｂとの接合箇所が平坦な面となる。これにより、ナノ構造層７と接合層３ａ、３ｂとの接合が容易になると共に、接合時にナノ構造層７の隙間に接合層３ａ（または３ｂ）が流れ込む不具合を防止することができる。

　また、プレート層６、８をニッケルを主材料として構成することにより、半導体装置の製造過程におけるプレート層６、８の表面酸化を防止できるため、この表面酸化層に起因する接触抵抗の増加などの不具合を防止することができる。

　本実施の形態では、プレート層６、８にニッケルを用いたが、例えばプレート層８の生成から接合層３ａ、３ｂを設けるまでの時間が短い場合や、半導体装置を真空環境で製造する場合など、製造過程でプレート層６、８の表面酸化が生じ難い場合には、プレート層６、８に銅を用いることもできる。銅はニッケルよりも熱伝導率が高いので、この場合は、ニッケルを用いた場合よりもさらに熱抵抗を低減することができる。

　このように、半導体チップ１と導電部材４、５との間にナノ構造層７を持った変形吸収層２ａ、２ｂを設けることが本発明の大きな特徴である。

　図２（ａ）は、本発明の比較例である半導体装置の断面図、図２（ｂ）は、同図（ａ）の一部を示す拡大断面図である。

　図２に示す半導体装置（比較例）は、図１に示す本実施の形態の半導体装置から変形吸収層２ａ、２ｂを取り除いた構造になっており、半導体チップ１と導電部材４、５とが接合層３ａ、３ｂのみを介して接続されている。

　銅製の導電部材４、５とシリコン製の半導体チップ１は、線膨張係数が大きく異なるので、導電部材４、５と半導体チップ１との熱変形差は大きい。そのため、図２に示す構造では、半導体チップ１と導電部材４、５との熱変形差を、それらの間に配置された接合層３ａ、３ｂによって吸収する必要があり、接合層３ａ、３ｂには、厚く、かつ剛性の小さい材料であることが求められる。従って、図２に示す構造では、接合層３ａ、３ｂとして使用できる材料が制限されるだけでなく、接合層３ａ、３ｂの厚さの増加によって熱抵抗が大きくなってしまう。

　また、上記比較例のように、半導体チップ１と導電部材４、５との熱変形差を接合層３ａ、３ｂで吸収しきれない場合には、半導体チップ１の割れや動作不良、接合層３ａ、３ｂの破壊などの不具合が生じることが懸念される。そのため、従来は、接合層３ａ、３ｂを多層構造にすることによってその変形吸収機能を向上させたり、全体を樹脂封止することによって半導体チップ１と導電部材４、５との熱変形差を低減するなど、様々な構造が提案されている。

　一方、図１に示す本実施の形態の半導体装置では、半導体チップ１と導電部材４、５との熱変形差をナノ構造層７を備えた変形吸収層２ａ、２ｂが吸収する。これにより、接合層３ａ、３ｂの多層化や樹脂封止などの対策を施すことなく、半導体チップ１の割れや動作不良、接合層３ａ、３ｂの破壊などの不具合を防止できる高信頼な実装構造を提供することができる。

　また、図１に示す本実施の形態の半導体装置では、各部材の熱変形を変形吸収層２ａ、２ｂが吸収するため、接合層３ａ、３ｂに変形吸収機能を付与する必要がない。これにより、接合が可能な範囲で接合層３ａ、３ｂの厚さを薄くできるので、接合層３ａ、３ｂを厚くして変形吸収機能を持たせる図２の構造と比較して熱抵抗を低減できるという特徴も併せ持つ。

　次に、図３、図４を参照しながら、本実施の形態の半導体装置の製造方法について説明する。

　まず、図３（ａ）に示す半導体チップ１を用意する。この半導体チップ１には、半導体製造プロセス（前工程）でダイオード素子が形成されている。

　次に、図３（ｂ）に示すように、蒸着法を用いて半導体チップ１の表面にニッケル膜からなるプレート層８を形成する。プレート層８は、蒸着法に代えてメッキ法などで形成することもできる。また、半導体製造プロセスで半導体ウエハの表面に金属層を設けた場合には、その金属層をプレート層８として利用することもできる。

　次に、図３（ｃ）に示すように、略真空の環境下において、半導体チップ１をプレート層８に垂直な軸に対して回転させながら、この軸に対して斜め方向から銅原子３３を照射して蒸着させることにより、プレート層８の表面にナノオーダのスプリング形状を有する多数のナノ構造体９からなるナノ構造層７を形成する。

　次に、半導体チップ１の回転を止めた後、図３（ｄ）に示すように、ナノ構造層７の上方からニッケル原子３４を蒸着することにより、ナノ構造層７の上部にプレート層６を形成する。ここまでの工程により、半導体チップ１の表面にプレート層８とナノ構造層７とプレート層６とからなる変形吸収層２ａが形成される。

　次に、半導体チップ１の表裏面を反転させた後、上記と同様の手順を施すことにより、半導体チップ１の裏面にプレート層８とナノ構造層７とプレート層６とからなる変形吸収層２ｂを形成する（図３（ｅ））。

　なお、上記の製造方法では、半導体ウエハをダイシングして半導体チップ１を用意した後、半導体チップ１の両面に変形吸収層２ａ、２ｂを形成したが、半導体ウエハの両面に上記の手順で変形吸収層２ａ、２ｂを形成した後、この半導体ウエハをダイシングして半導体チップ１を個片化してもよい。この場合は、半導体ウエハから得られる多数の半導体チップ１に一括して変形吸収層２ａ、２ｂを形成できる利点がある。ただし、半導体ウエハのダイシング時に変形吸収層２ａ、２ｂを破損しないように注意する必要があるので、ダイシングの方法に応じて適切な方法を選択することが望ましい。

　次に、図４（ａ）に示すように、導電部材５の上部に接合層３ｂ、変形吸収層２ａ、２ｂが形成された半導体チップ１、接合層３ａおよび導電部材４をこの順に重ね合わせた後、この積層体を接合層３ａ、３ｂを構成するはんだ材の溶融温度以上の環境下に曝す。

　これにより、半導体チップ１の表面の変形吸収層２ａと導電部材４とが接合層３ａを介して接合され、半導体チップ１の裏面の変形吸収層２ｂと導電部材５とが接合層３ｂを介して接合される。

　このとき、本実施の形態では、上記積層体をカーボン製の接合用治具４１ａ、４１ｂで固定することにより、積層体を構成する各部材相互間の位置ズレを防止した。また、上記接合時には、接合用治具４１ａ、４１ｂで固定された積層体をリフロー炉に収容し、略真空環境下で加熱することにより、接合層３ａ、３ｂの内部に生じる未接合部やボイドを低減した。

　その後、リフロー炉内を冷却し、積層体を接合用治具４１ａ、４１ｂから取り出すことにより、本実施の形態の半導体装置が完成する（図４（ｂ））。

　上述した製造方法によれば、ナノオーダ、すなわち１μｍ未満の寸法のスプリング形状を有する多数のナノ構造体９を密に配置したナノ構造層７を作製することが可能となるので、従来技術と顕著な相違を有する半導体実装構造を実現することができる。

　次に、本発明の半導体実装構造の特徴について説明する。図５（ａ）は、従来技術であるマイクロオーダの寸法を有するスプリング１０を示し、図５（ｂ）は、同図（ａ）に示すスプリングを単純にスケールダウンしたナノオーダのスプリング１１を示し、図５（ｃ）は、ナノオーダのスプリング形状を有するナノ構造体９を密に配置した本実施の形態のナノ構造層７をそれぞれ示している。

　変形吸収層が吸収する変形は、主としてせん断変形であることから、スプリングのそれぞれをせん断変形が作用する１本の針と考え、マイクロオーダのスプリング１０を線径１０μｍの針１本、ナノオーダのスプリング１１を線径１０ｎｍの針１本、ナノ構造層７を線径１０ｎｍの針１００００００（＝１０００×１０００）本とモデル化した。針の高さ（ナノ構造層７の厚さ）はすべて同じ値Ｌとする。

　このとき、針に発生する最大応力（σmax）は次式で表される。

（式中、Ｅは縦弾性率、ｄは線径、ｕは作用するせん断変位である）

　この式からナノ構造層７とナノオーダのスプリング１１に発生する応力は同じであるが、ｄが１０００倍のマイクロオーダのスプリング１０では１０００倍の応力が発生し、その破壊防止が課題となる。

　一方、熱抵抗（Ｒ）は次式で表される。

（式中、λは材料の熱伝導率、ｎは本数である）

　この式から、ナノ構造層７とマイクロオーダのスプリング１０の熱抵抗は同じであるが、ナノオーダのスプリング１１では熱抵抗が１００００００倍になるため、半導体チップの温度上昇が顕著になる。なお、マイクロオーダのスプリング１０に発生する応力をナノ構造層７と同じにするためには、高さＬを３２倍にする必要があり、この場合には熱抵抗が３２倍になる。

　これらのことから、半導体実装構造に求められる変形吸収と低熱抵抗とを両立する機能は、従来技術であるマイクロオーダのスプリング１０やそれを単純にスケールダウンしたナノオーダのスプリング１１では実現できず、本発明によってはじめて実現できる機能であることが分かる。

　図６（ａ）は、本実施の形態のナノ構造体９の応力解析用モデルを示している。ナノ構造体９の実際の高さは１０μｍであるが、ここでは、そのうちの１５００ｎｍ分の高さをモデル化した。また、図６（ｂ）は、応力解析を実施して得られたナノ構造体９の変形図と応力分布の一例を示している。

　図６（ｂ）の色の濃い箇所が応力の大きい箇所である。せん断変位をスプリング全体の変形で吸収していること、および中央部と比較して上下両端部の応力が大きいことが分かる。

　図７は、応力解析から得られたせん断変位量（単位：μｍ）と最大応力（単位：ＭＰａ）との関係を示すグラフである。また、図８は、図７の結果から求めた高さ１０μｍのナノ構造体９におけるせん断変位量（単位：μｍ）と最大応力（単位：ＭＰａ）との関係を示すグラフである。

　本実施の形態の半導体装置において、せん断変位量が最も大きいのは半導体チップ１の端部近傍である。この位置でのせん断変位量は、半導体チップ１の中心からの距離３ｍｍ、半導体チップ１の線膨張係数３ｐｐｍ／℃、導電部材の線膨張係数１７ｐｐｍ／℃、温度変化が２００℃の場合に８．４μｍである。

　図８から、高さ１０μｍのナノ構造体９の場合、せん断変位量８．４μｍで発生する最大応力は約１００ＭＰａであり、銅材の疲労強度から、半導体装置に求められる回数を満足する疲労寿命であることが確認できる。なお、ここでの銅の疲労強度については、“The society of materials science, Databook on fatigue strength of metallic materials, (1996), Elsevier Science.”に記載されている。

　次に、熱伝導率に関して確認する。ナノ構造層７の厚さ方向の熱伝導率は、ナノ構造層７の内部に空間を持つ（銅の体積占有率が小さい）こと、およびナノ構造体９がらせん形状のために熱伝導経路が長くなることにより、バルク材の銅の熱伝導率よりも小さくなる。

　本実施の形態のナノ構造体９がナノ構造層７の体積に占める割合は約１３％である。伝導経路の増加によって熱伝導性が１桁低下すると仮定すると、ナノ構造層７の厚さ方向の熱伝導率は、銅の熱伝導率の１／１００程度となる。これは、接合層３ａ、３ｂとして使用するはんだ材の約１／１０の熱伝導率である。従って、厚さ１０μｍのナノ構造層７の熱抵抗は、厚さ１００μｍのはんだ層の熱抵抗と同等であり、ナノ構造層７の熱抵抗が顕著な課題となることはない。さらに、図１と図２との比較で示したように、本実施の形態の半導体実装構造では、接合層３ａ、３ｂの厚さを小さくすることができるので、接合層３ａ、３ｂの厚さを１００μｍ以上薄くすることができれば、全体の熱抵抗を低減することも可能である。

　以上のように、本実施の形態の半導体装置は、十分な疲労強度と低熱抵抗とを備えることが確認できた。

　（実施の形態２）
　図９（ａ）は、本発明の実施の形態２である半導体装置の平面図、図９（ｂ）は、同図（ａ）のＡ－Ａ線断面図、図９（ｃ）は同図（ｂ）の一部を拡大した断面図である。

　本実施の形態の半導体装置は、ＩＧＢＴ(Insulated Gate Bipolar Transistor)が形成された半導体チップ１をセラミック基板９１上に実装した構造を有している。このセラミック基板９１の上面には複数の回路パターン９２ａ、９２ｂ、９２ｃが形成されており、下面には金属パターン９３が形成されている。セラミック基板９１は、金属パターン９３の下面に配置された接合材９４を介してベース部材９５の上面に接合されている。

　図９（ｃ）に示すように、半導体チップ１の下面には変形吸収層２ｂが形成されている。半導体チップ１は、変形吸収層２ｂの下面に配置された接合層３ｂを介して回路パターン９２ａに電気的に接続されている。一方、半導体チップ１の上面には、ＩＧＢＴのゲート端子９９ａとエミッタ端子９９ｂとが形成されている。また、ゲート端子９９ａの上部には変形吸収層２ａが形成されており、ゲート端子９９ｂの上部には変形吸収層２ｃが形成されている。そして、ゲート端子９９ａは、その上部に配置された接合層３ａを介してゲート端子接合部材９７の一端に電気的に接続され、エミッタ端子９９ｂは、その上部に配置された接合層３ｂを介してエミッタ端子接合部材９６の一端に電気的に接続されている。さらに、図９（ｂ）に示すように、ゲート端子接合部材９７の他端は、接合材９８ａを介して回路パターン９２ａに電気的に接続され、エミッタ端子接合部材９６の他端は、接合材９８ｂを介して回路パターン９２ｃに電気的に接続されている。

　図９には示さないが、上記変形吸収層２ａ、２ｂ、２ｃのそれぞれは、前記実施の形態１の変形吸収層２ａ、２ｂと同一の構造で構成されている。すなわち、変形吸収層２ａ、２ｂ、２ｃのそれぞれは、ナノ構造層７と、ナノ構造層７を挟む２層のプレート層６、８とで構成されており、ナノ構造層７は、らせん形状を備えた多数のナノ構造体９を密に配置した構造を有している。また、回路パターン９２ａ、９２ｂ、９２ｃ、エミッタ端子接合部材９６、およびゲート端子接合部材９７には熱伝導率の高い銅を用いることにより、半導体チップ１と外部との間の熱抵抗を低減している。

　なお、実際の半導体装置は、図９に示した部材以外にも、回路パターン９２ａ、９２ｂ、９２ｃと外部との電気的導通を取るための端子、半導体装置を保護するケースや蓋、半導体装置を封止する封止ゲルなどを備えるが、これらの部材は、本発明の機能には影響がないので、図示および説明を省略する。

　前記実施の形態１との大きな相違点は、半導体チップ１がＩＧＢＴとしての機能を持つために、半導体チップ１の上面に複数の端子（ゲート端子９９ａ、エミッタ端子９９ｂ）を設けている点である。そのため、実施の形態１とは異なり、半導体チップ１の上面に複数の変形吸収層２ａ、２ｃが配置されている。そして、変形吸収層２ａ、２ｃの上部に端子（ゲート端子９９ａ、エミッタ端子９９ｂ）の平面寸法とほぼ同一の底面寸法を有する端子接合部材（ゲート端子接合部材９７、エミッタ端子接合部材９６）を接続することにより、動作時の半導体チップ１の発熱を半導体チップ１の下面側からだけでなく、上面側からも有効に放出できる構造になっている。

　上記端子接合部材（ゲート端子接合部材９７、エミッタ端子接合部材９６）は、長さが大きいだけでなく剛性も大きい。そのため、変形吸収層２ａ、２ｃを設けない場合は、半導体チップ１と端子接合部材（ゲート端子接合部材９７、エミッタ端子接合部材９６）との熱変形差による接合層３ａの信頼性低下が課題となる。従って、この場合、端子（ゲート端子９９ａ、エミッタ端子９９ｂ）と回路パターン９２ａ、９２ｂ、９２ｃとの電気的接続には、ワイヤのような細くかつ剛性の小さい部材が用いられるのが一般的である。

　しかし、本実施の形態によれば、半導体チップ１と端子接合部材（ゲート端子接合部材９７、エミッタ端子接合部材９６）との熱変形差が変形吸収層２ｂ、２ｃによって吸収されるため、高い信頼性を確保できると共に、半導体チップ１と端子接合部材（ゲート端子接合部材９７、エミッタ端子接合部材９６）との間の熱抵抗を低減することができる。

　なお、端子接合部材（ゲート端子接合部材９７、エミッタ端子接合部材９６）の一部に断面積の小さい箇所があると、その位置が放熱経路の隘路となる。そこで、本実施の形態では、端子接合部材（ゲート端子接合部材９７、エミッタ端子接合部材９６）の形状を、面積が小さいほうの端子（ここではゲート端子９９ａ）よりも大きくなるように定めている。また、本実施の形態では、半導体チップ１の外周部と端子接合部材（ゲート端子接合部材９７、エミッタ端子接合部材９６）との接触を防止するために、図９（ｃ）に示すように、半導体チップ１の外周部では、端子接合部材（ゲート端子接合部材９７、エミッタ端子接合部材９６）との間に一定の隙間Ｌ３を設けている。

　これらのことから、半導体チップ１の上部における端子接合部材（ゲート端子接合部材９７、エミッタ端子接合部材９６）の高さＬ２は、ゲート端子接合部材９７とゲート端子９９ａとの接続幅Ｌ１よりも大きくなることが特徴となる。

　（実施の形態３）
　図１０（ａ）は、本発明の実施の形態３である半導体装置の平面図、図１０（ｂ）は、同図（ａ）のＢ－Ｂ線断面図である。

　本実施の形態の半導体装置は、前記実施の形態２の半導体装置と同じく、ＩＧＢＴが形成された半導体チップ１をセラミック基板９１上に実装した構造を有しているが、実施の形態２との相違点は、半導体チップ１の上部における端子接合部材（ゲート端子接合部材９７、エミッタ端子接合部材９６）の高さを他の箇所よりも大きくしたことである。

　このようにした場合は、半導体チップ１の近傍における端子接合部材（ゲート端子接合部材９７、エミッタ端子接合部材９６）の体積が大きくなるので、半導体チップ１の近傍における端子接合部材の熱容量が大きくなる。従って、半導体チップ１が動作と停止とを繰り返し行った場合の半導体チップ１の温度変化を少なくすることができ、より安定した動作を確保することができると共に、熱疲労寿命をさらに向上させることができる。

　次に、図１１および図１２を用いて実施の形態２、３の効果について説明する。図１１（ａ）は、変形吸収層２ｂ、２ｃおよび端子接合部材（ゲート端子接合部材９７、エミッタ端子接合部材９６）を有しない比較例の構造を示す部分断面図、図１１（ｂ）は、実施の形態２の構造を示す部分断面図、図１１（ｃ）は、実施の形態３の構造を示す部分断面図である。

　これらの構造において、半導体チップ１が発熱と停止とを繰り返したときの半導体チップ１の温度変化を熱伝導解析で計算した。なお、ベース部材９５の下面に７０℃の冷却水を流し、半導体チップ１の熱をベース部材９５の下面側から放出させる条件とした。図１２に計算結果を示す。

　いずれの構造においても、発熱時に半導体チップ１から発生する熱量は同じであるが、半導体チップ１の温度は、構造によって大きく異なった。すなわち、発熱終了時の半導体チップ１の温度は、比較例の構造、実施の形態２の構造、実施の形態３の構造の順で高かった。

　図１３に各構造の温度変化量を示す。比較例の構造の温度変化量が３６℃であるのに対して、実施の形態２、３の構造の温度変化量はそれぞれ２７℃、２４℃であり、比較例の構造に対してそれぞれ７５％、６７％と低減した。このように、実施の形態２や実施の形態３の構造を用いることで、半導体チップ１の温度変化を低減できることが確認できた。

　次に、図１４～図１６を用いて、実施の形態２、３の半導体装置の製造方法を説明する。

　まず、図１４（ａ）、（ｂ）、（ｃ）に示す半導体チップ１を用意する。図１４（ａ）に示すように、半導体チップ１の上面には、ＩＧＢＴのゲートに接続されたゲート端子９９ａと、ＩＧＢＴのエミッタに接続されたエミッタ端子９９ｂが形成されている。また、図１４（ｂ）、（ｃ）に示すように、半導体チップ１の下面には、ＩＧＢＴのコレクタに接続されたコレクタ端子１４４が形成されている。ゲート端子９９ａおよびエミッタ端子９９ｂは、半導体製造プロセス（前工程）で半導体ウエハの上面に形成され、コレクタ端子１４４は、半導体製造プロセスで半導体ウエハの下面に形成される。

　次に、図１４（ｄ）に示すように、半導体チップ１のコレクタ端子１４４の表面にナノオーダのスプリング形状を有する多数のナノ構造体９からなるナノ構造層７を形成する。ナノ構造層７の形成方法は、前記実施の形態１の図３（ｃ）で説明した方法と同じであり、略真空の環境下において、半導体チップ１をコレクタ端子１４４に垂直な軸に対して回転させながら、この軸に対して斜め方向から銅原子３３を蒸着させる。

　次に、半導体チップ１の回転を止めた後、図１４（ｅ）に示すように、ナノ構造層７の上方からニッケル原子３４を蒸着することにより、ナノ構造層７の上部にプレート層６を形成する。ここまでの工程により、半導体チップ１の表面にコレクタ端子１４４とナノ構造層７とプレート層６とからなる変形吸収層２ｂが形成される。

　次に、図１５（ａ）に示すように、半導体チップ１の表裏面を反転させ、ゲート端子９９ａおよびエミッタ端子９９ｂが形成された面を上に向けた後、図１５（ｂ）に示すように、半導体チップ１の上面のうち、エミッタ端子９９ａの表面とゲート端子９９ｂの表面とを除いた領域に絶縁材料からなるマスク１５１を形成する。

　このとき、マスク１５１の厚さをゲート端子９９ａおよびエミッタ端子９９ｂの厚さと同じにすることが望ましい。マスク１５１の厚さとゲート端子９９ａおよびエミッタ端子９９ｂの厚さが異なる場合、次の工程で斜め方向からナノ構造体を構成する原子を蒸着する際、蒸着される原子の位置精度が低下するためである。

　次に、図１５（ｃ）に示すように、略真空の環境下において、半導体チップ１をプレート層８に垂直な軸に対して回転させながら、この軸に対して斜め方向から銅原子３３を蒸着させることにより、ゲート端子９９ａの表面およびエミッタ端子９９ｂの表面にナノオーダのスプリング形状を有する多数のナノ構造体９からなるナノ構造層７を形成する。このとき、ナノ構造体９は、絶縁材料からなるマスク１５１の表面には形成されない。

　次に、半導体チップ１の回転を止めた後、図１５（ｄ）に示すように、ナノ構造層７の上方からニッケル原子３４を蒸着することにより、ナノ構造層７の上部にプレート層６を形成する。このとき、プレート層６は、ナノ構造体９のないマスク１５１の表面には形成されない。

　次に、図１５（ｅ）に示すように、半導体チップ１の上面のマスク１５１を除去することにより、ゲート端子９９ａとナノ構造層７とプレート層６とからなる変形吸収層２ａ、およびエミッタ端子９９ｂとナノ構造層７とプレート層６とからなる変形吸収層２ｃが形成される。

　次に、図１６（ａ）に示すように、各部材を積層し、接合層３の融点以上に昇温することにより、図１６（ｂ）に示すように、実施の形態２または実施の形態３の半導体装置が完成する。このとき、接合前の各部材の位置ずれを防止するため、前記実施の形態１の製造方法と同様、接合用治具（図示せず）を用いて各部材を固定することが望ましい。

　（実施の形態４）
　図１７（ａ）は、本発明の実施の形態４である半導体装置の平面図、図１７（ｂ）は、同図（ａ）のＣ－Ｃ線断面図である。

　本実施の形態の半導体装置は、前記実施の形態２、３の半導体装置と同じく、ＩＧＢＴが形成された半導体チップ１を使用するが、実施の形態２、３との相違点は、例えばセラミックのような絶縁材料からなる複数のナノ構造体が平面状に配置されたナノ構造層１７１を介して回路パターン９２ａ、９２ｂ、９２ｃとベース部材９５とを接続した点である。

　本実施の形態の実装構造によれば、実施の形態２、３で使用したセラミック基板９１、金属パターン９３および接合材９４を用いることなく、ベース部材９５と回路パターン９２ａ、９２ｂ、９２ｃの絶縁を確保することができる。

　また、ベース９１と回路パターン９２ａ、９２ｂ、９２ｃとの熱変形差をセラミック製のナノ構造層１７１が吸収するので、信頼性の高い半導体装置を提供できる。

　（実施の形態５）
　図１８に示すように、前記実施の形態１で用いたナノ構造層７は、スプリング形状を持ったナノ構造体９を平面状に配置した構造を有しており、各ナノ構造体９の直径は、上端部、中央部、下端部共に同一である。

　これに対し、本実施の形態で用いるナノ構造体９は、図１９に示すように、中央部の直径が上下両端部の直径よりも小さいことが特徴である。このような形状を有するナノ構造体９は、実施の形態１の図３（ｃ）に示したナノ構造層７の製造工程において、半導体チップ１の回転数を途中で変えることによって製造することができる。

　図６を用いて説明したように、スプリング形状を持ったナノ構造体９にせん断方向の強制変位が作用すると、ナノ構造体９の中央部よりも上下両端部でより大きな応力が発生する。従って、図１９に示す本実施の形態のナノ構造体９を用いることにより、直径の小さいナノ構造体９の中央部でスプリングの剛性が低下し、この位置で吸収する変位が増加するため、ナノ構造体９の上下両端部で発生する最大応力を低減することができる。

　本実施の形態のナノ構造体９を実施の形態１～４と組み合わせて使用することにより、信頼性がさらに向上した半導体装置を提供できる。

　（実施の形態６）
　前記実施の形態１～５で用いたナノ構造層７は、スプリング形状を持ったナノ構造体９を平面状に配置した構造を有しているのに対し、本実施の形態のナノ構造層７は、図２０に示すように、柱状のナノ構造体９を平面状に配置した構造を有している。このような形状を有するナノ構造体９は、実施の形態１の図３（ｃ）に示したナノ構造層７の製造工程において、半導体チップ１の回転速度を大きくし、スプリングが上下方向に沿って繋がるようにすることで製造することができる。

　本実施の形態のナノ構造体９は、スプリング形状を持った実施の形態１～５のナノ構造体９に比べて変形吸収機能が低い。しかし、スプリング形状を持ったナノ構造体９に比べて熱容量が大きいので、高さ方向の熱伝導性が向上する。

　また、実施の形態１～５のナノ構造層７に比べてナノ構造体９の体積占有率を大きくすることができるため、ナノ構造層７の熱抵抗や電気抵抗のさらなる低減が可能である。従って、本実施の形態のナノ構造体９は、より熱抵抗低減が求められる製品に用いることが有効である。

　（実施の形態７）
　図２１に示すように、本実施の形態のナノ構造層７の特徴は、ナノ構造体９のそれぞれがプレート層６とプレート層８との対向面に対して傾きを持っていることである。このような形状のナノ構造体９を有するナノ構造層７は、次のような方法で製造することができる。

　まず、図２２（ａ）に示すように、上面にプレート層８が形成された半導体チップ１を用意し、続いて、図２２（ｂ）に示すように、略真空の環境下において、プレート層８の上面に対して斜め方向から銅原子３３を蒸着させる。このとき、半導体チップ１を回転させずに原子３３を蒸着させる点が他の実施の形態の製造方法との相違点である。従って、本実施の形態では、蒸着装置に半導体チップ１を回転させる機能を持たせる必要がない。

　その後、図２２（ｃ）に示すように、ナノ構造層７の上方からニッケル原子３４を蒸着することにより、ナノ構造層７の上部にプレート層６を形成する。

　なお、上記の方法で製造される本実施の形態のナノ構造層７は、プレート層８の上面の一部やプレート層６の下面の一部にナノ構造体９が形成されないため、他の実施の形態に比べてナノ構造層７の電気伝導性や熱伝導性が若干低下する点に注意が必要である。

　（実施の形態８）
　図２３に示すように、本実施の形態のナノ構造層７は、プレート層８の上面に対して異なる傾きを持ったジグザグ形状のナノ構造体９を平面状に配置した構造を有している。このような形状のナノ構造体９を有するナノ構造層７は、次のような方法で製造することができる。

　まず、図２４（ａ）に示すように、上面にプレート層８が形成された半導体チップ１を用意し、続いて、図２４（ｂ）に示すように、略真空の環境下において、プレート層８の上面に対して斜め方向から銅原子３３を蒸着させる。このとき、前記実施の形態７と同様、半導体チップ１を回転させずに原子３３を蒸着させる。

　次に、図２４（ｃ）に示すように、半導体チップ１を１８０゜回転させ、上記と同様の手順で斜め方向から銅原子３３を蒸着させる。その後、図２４（ｃ）に示すように、ナノ構造層７の上方からニッケル原子３４を蒸着することにより、ナノ構造層７の上部にプレート層６を形成する。

　なお、ここでは、半導体チップ１を１回だけ回転させたが、図２４（ｂ）に示す作業と図２４（ｃ）に示す作業とを必要な回数だけ繰り返すことにより、ナノ構造体９のジグザグ形状を制御することができる。

　本実施の形態の製造方法によれば、ナノ構造体９を構成する原子３３を蒸着する際に半導体チップ１を常時回転させる必要がない。また、プレート層８の上面の一部やプレート層６の下面の一部にナノ構造体９が形成されないという実施の形態７の問題点も解消できる。さらに、実施の形態１～５のナノ構造層７に比べてナノ構造体９の体積占有率を大きくすることができるため、ナノ構造層７の熱抵抗や電気抵抗のさらなる低減が可能である。

　（実施の形態９）
　図２５に示すように、本実施の形態の半導体装置の特徴は、中間プレート層２５１を介して複数のナノ構造層７が積層されていることが特徴である。図２５には、２層のナノ構造層７が積層された例を示したが、ナノ構造層７の形成と中間プレート層２５の形成とを交互に繰り返すことにより、３層以上のナノ構造層７を積層することが可能である。また、ナノ構造体９は、スプリング形状を持つものに限定されず、実施の形態６～８のようなナノ構造体９であってもよい。

　本実施の形態のナノ構造層７をｎ段積層した場合には、各ナノ構造層７が吸収する変形が１／ｎに低減するため、より大きな変形を吸収できるようになる。一方、ナノ構造層７の全体の熱抵抗や電気抵抗はｎ倍になるため、求められる変形吸収能力、熱抵抗、電気抵抗に応じて積層するナノ構造層７の数を選定することが望ましい。

　（実施の形態１０）
　図２６に示すように、本実施の形態の半導体装置は、回路基板としてのパッケージ基板２６３の表面に半導体チップ１をフリップチップ接続した構造を有しており、パッケージ基板２６３と半導体チップ１とを電気的に接続する複数のフリップチップ接続部のそれぞれは、ナノ構造層７を備えている。ナノ構造層７は、導電材料からなる複数の構造体が平面状に配置されたものである。

　半導体チップ１の表面（図では下面）には、複数のチップ側ランド２６１が設けられている。また、パッケージ基板２６３の上面において、チップ側ランド２６１と対向する領域には、複数の基板側ランド２６２が設けられている。そして、チップ側ランド２６１と基板側ランド２６２との間には、ナノ構造層７、プレート層６および接合層３が設けられている。さらに、複数のフリップチップ接続部の隙間には、フリップチップ接続部を封止するアンダーフィル樹脂２６４が充填されている。ナノ構造層７は、例えばスプリング形状を備えた複数のナノ構造体９を平面状に密に配置したものである。

　本実施の形態によれば、複数のフリップチップ接続部のそれぞれにナノ構造層７を備えたことにより、半導体チップ１とパッケージ基板２６３との熱変形差をナノ構造層７によって吸収することができるので、信頼性の高いフリップチップ型半導体装置を提供することができる。

　また、本実施の形態によれば、フリップチップ接続部を封止するアンダーフィル樹脂２６４に熱変形吸収機能を持たせる必要が無くなるので、アンダーフィル樹脂２６４の材料選択の幅が広まる。すなわち、アンダーフィル樹脂２６４の材料として、例えば封止時の充填性や耐衝撃性が高い材料などを選定することができるので、より信頼性の高いフリップチップ型半導体装置を提供することができる。さらに、ナノ構造層７に熱変形吸収機能を持たせたことにより、フリップチップ接続部の隙間にアンダーフィル樹脂２６４を充填しない選択も可能である。

　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

　本発明は、回路基板と、この回路基板に実装された半導体チップとを備えた半導体装置の熱応力の低減ならびに放熱性の向上に適用することができる。

Claims (16)

1. 　回路基板と、前記回路基板に実装された半導体チップとを備えた半導体装置であって、
   　前記半導体チップと前記回路基板との間には、直径または一辺の長さが１μｍ未満の断面形状を有する複数の構造体が平面状に配置されてなる構造層が設けられていることを特徴とする半導体装置。
2. 　前記半導体チップと前記構造層との間には、前記複数の構造体のそれぞれの一端が接続された第１プレート層が設けられ、
   　前記回路基板と前記構造層との間には、前記複数の構造体のそれぞれの他端が接続された第２プレート層が設けられていることを特徴とする請求項１記載の半導体装置。
3. 　前記複数の構造体のそれぞれは、スプリング形状を有することを特徴とする請求項１記載の半導体装置。
4. 　前記複数の構造体のそれぞれは、両端部の外形が中央部の外形よりも大きいことを特徴とする請求項３記載の半導体装置。
5. 　前記複数の構造体のそれぞれは、ジグザク形状を有することを特徴とする請求項１記載の半導体装置。
6. 　前記複数の構造体のそれぞれは、前記第１プレート層と前記第２プレート層とが対向する面に対して斜め方向に延在していることを特徴とする請求項２記載の半導体装置。
7. 　前記複数の構造体のそれぞれは、前記第１プレート層と前記第２プレート層とが対向する面に対して垂直方向に延在していることを特徴とする請求項２記載の半導体装置。
8. 　前記第１プレート層と前記第２プレート層との間に配置された１または複数の中間プレート層を介して前記構造層が多段積層されていることを特徴とする請求項２記載の半導体装置。
9. 　回路基板と、前記回路基板に実装された半導体チップとを備えた半導体装置であって、
   　前記半導体チップは、その主面と反対側の裏面が前記回路基板の上面と対向した状態で前記回路基板の上面に実装され、
   　前記半導体チップの前記主面には、前記半導体チップに形成された素子に電気的に接続された１または複数の端子が形成され、
   　前記端子には、導電性の接合部材が電気的に接続され、
   　前記端子と前記接合部材との間には、直径または一辺の長さが１μｍ未満の断面形状を有する複数の構造体が平面状に配置されてなる構造層が設けられていることを特徴とする半導体装置。
10. 　前記半導体チップの前記主面には、少なくともゲート端子を含む複数の端子が形成され、
    　前記ゲート端子に電気的に接続された前記接合部材の高さは、前記ゲート端子の直径または一辺の長さよりも大きいことを特徴とする請求項９記載の半導体装置。
11. 　前記ゲート端子に電気的に接続された前記接合部材の高さが最大となる位置は、前記半導体チップの上部にあることを特徴とする請求項１０記載の半導体装置。
12. 　ベース部材と、前記ベース部材上に搭載された回路基板と、前記回路基板に実装された半導体チップとを備えた半導体装置であって、
    　前記ベース部材と前記回路基板との間には、絶縁材料からなり、かつ直径または一辺の長さが１μｍ未満の断面形状を有する複数の構造体が平面状に配置されてなる構造層が設けられていることを特徴とする半導体装置。
13. 　回路基板と、前記回路基板に実装された半導体チップとを備えた半導体装置であって、
    　前記半導体チップは、複数のフリップチップ接続部を介して前記回路基板上にフリップチップ接続されており、
    　前記複数のフリップチップ接続部のそれぞれは、導電材料からなり、かつ直径または一辺の長さが１μｍ未満の断面形状を有する複数の構造体が平面状に配置されてなる構造層を含むことを特徴とする半導体装置。
14. 　主面と、前記主面とは反対側の裏面とを有する半導体チップを備え、
    　前記半導体チップの前記主面には、直径または一辺の長さが１μｍ未満の断面形状を有する複数の構造体が平面状に配置されてなる構造層が設けられていることを特徴とする半導体装置。
15. 　回路基板と、前記回路基板に実装された半導体チップとを備え、
    　前記半導体チップと前記回路基板との間には、直径または一辺の長さが１μｍ未満の断面形状を有する複数の構造体が平面状に配置されてなる構造層が設けられた半導体装置の製造方法であって、
    　前記半導体チップの表面に斜め方向から原子を照射して蒸着させることにより、前記複数の構造体を形成する工程を含むことを特徴とする半導体装置の製造方法。
16. 　前記複数の構造体を形成する際、前記半導体チップをその表面に垂直な軸に対して回転させることにより、前記複数の構造体のそれぞれをスプリング形状にすることを特徴とする請求項１５記載の半導体装置の製造方法。

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