JP2003298012A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 接続する素子材料の耐熱性上の制約がなく、
応力による装置の機能の劣化や素子の損傷のおそれがな
く、隣り合う接続部が接触して隣り合う電極間の短絡を
生じるおそれがない半導体装置およびその製造方法を提
供する。 【解決手段】 固体撮像素子１０は、走査回路部１２、
光電変換部１４、マイクロスプリング１６および接続層
１８を有する。マイクロスプリング１６は、金属等によ
り画素電極３０の上に一端が固着されるとともに上方に
湾曲した舌片状に形成され、許容範囲内で圧縮された状
態で光電変換部側電極４２と接触し、画素電極３０およ
び光電変換部側電極４２を電気的に接続する。接続層１
８は、走査回路部１２および光電変換部１４を構造的に
接続する。
応力による装置の機能の劣化や素子の損傷のおそれがな
く、隣り合う接続部が接触して隣り合う電極間の短絡を
生じるおそれがない半導体装置およびその製造方法を提
供する。 【解決手段】 固体撮像素子１０は、走査回路部１２、
光電変換部１４、マイクロスプリング１６および接続層
１８を有する。マイクロスプリング１６は、金属等によ
り画素電極３０の上に一端が固着されるとともに上方に
湾曲した舌片状に形成され、許容範囲内で圧縮された状
態で光電変換部側電極４２と接触し、画素電極３０およ
び光電変換部側電極４２を電気的に接続する。接続層１
８は、走査回路部１２および光電変換部１４を構造的に
接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、積層型固体撮像素子として
機能する半導体装置およびその製造方法に関する。
その製造方法に関し、特に、積層型固体撮像素子として
機能する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】２つの素子を厚さ方向に上下に配設して
電気的に接続する方法として、半田バンプあるいは金属
バンプを用いて加熱や圧着により接続する方法や、異方
導電性接着材料を用いて加熱接着により接続する方法が
知られている。これらの接続方法は、フリップチップボ
ンディング技術等として広く実用化されている。
電気的に接続する方法として、半田バンプあるいは金属
バンプを用いて加熱や圧着により接続する方法や、異方
導電性接着材料を用いて加熱接着により接続する方法が
知られている。これらの接続方法は、フリップチップボ
ンディング技術等として広く実用化されている。
【０００３】しかしながら、これらの接続方法は、それ
ぞれ以下のような問題点がある。
ぞれ以下のような問題点がある。
【０００４】半田バンプを用いた半田付けによる接続方
法は、半田の融点まで加熱して接続するため、素子が加
熱に耐え得るものでなければならない。また、装置の小
型化、高度集積化を図るために、半田バンプが接続され
る素子の電極が狭いピッチで高密度に配設されている
と、半田バンプが溶融したときに、溶融した半田バンプ
が隣接する半田バンプに接触し、あるいは隣接する電極
に接触する等して電極間が短絡するおそれがある。この
ため、現状では、電極ピッチが２０μｍ程度以下の素子
を接続することはきわめて難しい。
法は、半田の融点まで加熱して接続するため、素子が加
熱に耐え得るものでなければならない。また、装置の小
型化、高度集積化を図るために、半田バンプが接続され
る素子の電極が狭いピッチで高密度に配設されている
と、半田バンプが溶融したときに、溶融した半田バンプ
が隣接する半田バンプに接触し、あるいは隣接する電極
に接触する等して電極間が短絡するおそれがある。この
ため、現状では、電極ピッチが２０μｍ程度以下の素子
を接続することはきわめて難しい。
【０００５】また、金属バンプを用いた圧着による接続
方法は、加熱操作を伴う場合、半田バンプの場合と同様
に、素子が加熱に耐え得るものでなければならない。ま
た、圧着により素子に応力がかかるため、装置の性能を
劣化させたり、素子を損傷するおそれがある。特に、金
属バンプの高さにバラツキがある場合は、高さの高い金
属バンプ付近に応力が集中し、上記の問題が一層顕著に
なる。また、金属バンプが潰れることによって接続が行
われるため、素子の電極が狭いピッチで配設されている
と、潰れたバンプが隣接する金属バンプや隣接する電極
に接触する等して、電極間が短絡するおそれがあり、上
記半田バンプを用いた場合と同様に、現状では、電極ピ
ッチが２０μｍ程度以下の素子を接続することはきわめ
て難しい。
方法は、加熱操作を伴う場合、半田バンプの場合と同様
に、素子が加熱に耐え得るものでなければならない。ま
た、圧着により素子に応力がかかるため、装置の性能を
劣化させたり、素子を損傷するおそれがある。特に、金
属バンプの高さにバラツキがある場合は、高さの高い金
属バンプ付近に応力が集中し、上記の問題が一層顕著に
なる。また、金属バンプが潰れることによって接続が行
われるため、素子の電極が狭いピッチで配設されている
と、潰れたバンプが隣接する金属バンプや隣接する電極
に接触する等して、電極間が短絡するおそれがあり、上
記半田バンプを用いた場合と同様に、現状では、電極ピ
ッチが２０μｍ程度以下の素子を接続することはきわめ
て難しい。
【０００６】また、異方導電性接着材料を用いた接着に
よる接続方法は、通常、接着剤を硬化温度まで加熱して
硬化させるため、他の接続方法の場合と同様に、素子が
加熱に耐え得るものでなければならない。また、素子の
電極が狭いピッチで配設されていると、隣接する電極間
で異方導電性接着材料に含まれる導電性フィラーが接触
する等して、電極間が短絡するおそれがあり、上記他の
接続方法の場合と同様に、現状では、電極ピッチが２０
μｍ程度以下の素子を接続することはきわめて難しい。
よる接続方法は、通常、接着剤を硬化温度まで加熱して
硬化させるため、他の接続方法の場合と同様に、素子が
加熱に耐え得るものでなければならない。また、素子の
電極が狭いピッチで配設されていると、隣接する電極間
で異方導電性接着材料に含まれる導電性フィラーが接触
する等して、電極間が短絡するおそれがあり、上記他の
接続方法の場合と同様に、現状では、電極ピッチが２０
μｍ程度以下の素子を接続することはきわめて難しい。
【０００７】また、上記の３つの接続方法のいずれにお
いても、半田バンプ等の接続部は２つの素子を電気的に
接続する役割とともに、２つの素子を構造的（機械的あ
るいは物理的）に接続する役割を有するため、２つの素
子の電極間は強固に接続されている。このため、２つの
素子の熱膨張量に差がある場合、環境温度の変動によっ
て接続部に熱応力による歪みが発生し、装置の性能を劣
化させたり、接続部を破壊したりするおそれがある。
いても、半田バンプ等の接続部は２つの素子を電気的に
接続する役割とともに、２つの素子を構造的（機械的あ
るいは物理的）に接続する役割を有するため、２つの素
子の電極間は強固に接続されている。このため、２つの
素子の熱膨張量に差がある場合、環境温度の変動によっ
て接続部に熱応力による歪みが発生し、装置の性能を劣
化させたり、接続部を破壊したりするおそれがある。
【０００８】以上のことをまとめると、従来の上記の３
つの接続方法は、いずれも以下の４つの問題点を同時に
解決することができない。 加熱に耐えられない素子の使用が制約される 接続時の応力により装置の性能が劣化したり素子が損
傷するおそれがある 狭いピッチで電極が配設された素子を接続することが
できない 環境温度の変動による歪みに起因して装置の性能劣化
や接続部の破壊を生じるおそれがあるところで、上記し
た３つの接続方法のいずれかの方法により２つの素子を
接続した半導体装置の例として、積層型固体撮像素子を
挙げることができる。
つの接続方法は、いずれも以下の４つの問題点を同時に
解決することができない。 加熱に耐えられない素子の使用が制約される 接続時の応力により装置の性能が劣化したり素子が損
傷するおそれがある 狭いピッチで電極が配設された素子を接続することが
できない 環境温度の変動による歪みに起因して装置の性能劣化
や接続部の破壊を生じるおそれがあるところで、上記し
た３つの接続方法のいずれかの方法により２つの素子を
接続した半導体装置の例として、積層型固体撮像素子を
挙げることができる。
【０００９】積層型固体撮像素子は、第１の素子が半導
体基板上に画素ごとに電荷蓄積部および電荷読み出し部
等を備えた走査回路部であり、第２の素子が光電変換部
である。積層型固体撮像素子は、接続部を介して走査回
路部上に光電変換部を接続することによって形成され
る。
体基板上に画素ごとに電荷蓄積部および電荷読み出し部
等を備えた走査回路部であり、第２の素子が光電変換部
である。積層型固体撮像素子は、接続部を介して走査回
路部上に光電変換部を接続することによって形成され
る。
【００１０】上記積層型固体撮像素子は、一般的なＣＣ
Ｄ等の撮像素子に比べ、光の利用効率を上げることがで
きるいくつかの利点を有する。第１に、構造的に、開口
率を高くできる。第２に、光電変換部の光電変換膜を非
晶質セレンを主体とする材料で形成したときに高い光電
変換利得を得ることができる。すなわち、光電変換膜に
１．２×１０６Ｖ／ｃｍ以上の電界を印加して光電変換
膜をアバランシェモードで動作させることにより、入射
光によって生成された電荷以上の増倍した電荷を光電変
換膜から取り出すことができ、高い感度と高いＳ／Ｎ比
を得ることができる。
Ｄ等の撮像素子に比べ、光の利用効率を上げることがで
きるいくつかの利点を有する。第１に、構造的に、開口
率を高くできる。第２に、光電変換部の光電変換膜を非
晶質セレンを主体とする材料で形成したときに高い光電
変換利得を得ることができる。すなわち、光電変換膜に
１．２×１０６Ｖ／ｃｍ以上の電界を印加して光電変換
膜をアバランシェモードで動作させることにより、入射
光によって生成された電荷以上の増倍した電荷を光電変
換膜から取り出すことができ、高い感度と高いＳ／Ｎ比
を得ることができる。
【００１１】積層型固体撮像素子について、図１を参照
して具体的に説明する。なお、図１は、積層型固体撮像
素子の２画素分の部分断面図である。以下に説明する他
の従来例および本発明についても、特に断らない限り、
図１と同様に表示する。
して具体的に説明する。なお、図１は、積層型固体撮像
素子の２画素分の部分断面図である。以下に説明する他
の従来例および本発明についても、特に断らない限り、
図１と同様に表示する。
【００１２】積層型固体撮像素子１は、走査回路部２の
上に画素ごとに形成したインジウムバンプ３により、走
査回路部２と光電変換部４とが圧着により接続されてい
る。
上に画素ごとに形成したインジウムバンプ３により、走
査回路部２と光電変換部４とが圧着により接続されてい
る。
【００１３】走査回路部２は、半導体基板６の上に、電
荷蓄積部２ａ、電荷読み出し部２ｂおよびゲート電極２
ｃからなるＭＯＳトランジスタが各画素単位に形成され
ている。電荷蓄積部２ａは、第１電極２ｄ、画素電極２
ｅおよびインジウムバンプ３を通じて光電変換部４に電
気的に接続されている。また、インジウムバンプ３は、
走査回路部２と光電変換部４とを構造的に接続する役割
も担っている。なお、図１中、参照符号２ｆは第２電極
を示し、参照符号５ａ、５ｂ、５ｃは絶縁層を示す。
荷蓄積部２ａ、電荷読み出し部２ｂおよびゲート電極２
ｃからなるＭＯＳトランジスタが各画素単位に形成され
ている。電荷蓄積部２ａは、第１電極２ｄ、画素電極２
ｅおよびインジウムバンプ３を通じて光電変換部４に電
気的に接続されている。また、インジウムバンプ３は、
走査回路部２と光電変換部４とを構造的に接続する役割
も担っている。なお、図１中、参照符号２ｆは第２電極
を示し、参照符号５ａ、５ｂ、５ｃは絶縁層を示す。
【００１４】光電変換部４は、透明基板（透明面板）４
ａの上に、透明電極４ｂを介して非晶質セレンを主体と
する光電変換膜４ｃと、画素ごとに区切られた光電変換
部側電極４ｄとを備える。光電変換部４は、一般に、電
荷注入阻止層等を含む多層構造である（図示せず。）。
ａの上に、透明電極４ｂを介して非晶質セレンを主体と
する光電変換膜４ｃと、画素ごとに区切られた光電変換
部側電極４ｄとを備える。光電変換部４は、一般に、電
荷注入阻止層等を含む多層構造である（図示せず。）。
【００１５】上記のように構成された積層型固体撮像素
子１は、透明電極４ｂと半導体基板６との間に電圧を印
加することにより、光電変換膜４ｃ中に電界を発生させ
た状態で動作する。すなわち、透明基板４ａと透明電極
４ｂとを透過した入射光は、光電変換膜４ｃ中で電荷を
励起する。励起された電荷は、光電変換膜４ｃ中に発生
させた電界によって光電変換部側電極４ｄまで走行し、
さらに、インジウムバンプ３、画素電極２ｅ、第１電極
２ｄを通じて移動し電荷蓄積部２ａに蓄積される。電荷
蓄積部２ａに蓄積された電荷は、ＭＯＳトランジスタの
スイッチングにより電荷読み出し部２ｂに移動し、さら
に第２電極２ｆを通じて電気信号として出力される（読
み出される）。
子１は、透明電極４ｂと半導体基板６との間に電圧を印
加することにより、光電変換膜４ｃ中に電界を発生させ
た状態で動作する。すなわち、透明基板４ａと透明電極
４ｂとを透過した入射光は、光電変換膜４ｃ中で電荷を
励起する。励起された電荷は、光電変換膜４ｃ中に発生
させた電界によって光電変換部側電極４ｄまで走行し、
さらに、インジウムバンプ３、画素電極２ｅ、第１電極
２ｄを通じて移動し電荷蓄積部２ａに蓄積される。電荷
蓄積部２ａに蓄積された電荷は、ＭＯＳトランジスタの
スイッチングにより電荷読み出し部２ｂに移動し、さら
に第２電極２ｆを通じて電気信号として出力される（読
み出される）。
【００１６】上記の積層型固体撮像素子１は、まず、走
査回路部２と光電変換部４とを独立して別々に作製し、
その後、走査回路部２上にインジウムバンプ３を形成
し、光電変換部４と圧着することにより、走査回路部２
と光電変換部４とを接続して、作製される。
査回路部２と光電変換部４とを独立して別々に作製し、
その後、走査回路部２上にインジウムバンプ３を形成
し、光電変換部４と圧着することにより、走査回路部２
と光電変換部４とを接続して、作製される。
【００１７】しかしながら、この走査回路部２および光
電変換部４の上記の接続方法においても、前記した素子
の接続方法と同様の、以下の４つの問題点がある。 非晶質セレンを主体とする光電変換膜は、加熱条件下
で取り扱われるとき、約４０℃以上で非晶質セレンの結
晶化が起こり、光電変換膜としての機能が損なわれる 非晶質セレンを主体とする光電変換膜は柔らかいた
め、圧着する際に損傷し易い 圧着により接続部が潰れたときに、隣接する接続部等
が接触し、隣り合う画素が短絡するおそれがある 走査回路部および光電変換部は異種材料により形成さ
れ熱膨張率が異なるため、環境温度の変動により、装置
の機能が損なわれ、また、接続部が破壊するおそれがあ
る 上記積層型固体撮像素子１の場合、上記のうち、の加
熱に伴う問題点については、接続部として室温で圧着が
可能なインジウムバンプを用い、圧着を室温で行うこと
により解消される。また、の光電変換膜の特性に伴う
問題点についても、接続部として柔らかいインジウムバ
ンプを用いることで軽減される。
電変換部４の上記の接続方法においても、前記した素子
の接続方法と同様の、以下の４つの問題点がある。 非晶質セレンを主体とする光電変換膜は、加熱条件下
で取り扱われるとき、約４０℃以上で非晶質セレンの結
晶化が起こり、光電変換膜としての機能が損なわれる 非晶質セレンを主体とする光電変換膜は柔らかいた
め、圧着する際に損傷し易い 圧着により接続部が潰れたときに、隣接する接続部等
が接触し、隣り合う画素が短絡するおそれがある 走査回路部および光電変換部は異種材料により形成さ
れ熱膨張率が異なるため、環境温度の変動により、装置
の機能が損なわれ、また、接続部が破壊するおそれがあ
る 上記積層型固体撮像素子１の場合、上記のうち、の加
熱に伴う問題点については、接続部として室温で圧着が
可能なインジウムバンプを用い、圧着を室温で行うこと
により解消される。また、の光電変換膜の特性に伴う
問題点についても、接続部として柔らかいインジウムバ
ンプを用いることで軽減される。
【００１８】
【発明が解決しようとする課題】しかしながら、上記
の光電変換膜の特性に伴う問題点については、インジウ
ムバンプの高さにバラツキがある場合、高さの高いイン
ジウムバンプ付近に応力が集中するため、光電変換膜の
損傷を解消することができない。
の光電変換膜の特性に伴う問題点については、インジウ
ムバンプの高さにバラツキがある場合、高さの高いイン
ジウムバンプ付近に応力が集中するため、光電変換膜の
損傷を解消することができない。
【００１９】また、上記の接続部の潰れおよびの２
つの素子の熱膨張率の差に伴う問題点については、いず
れも解決されていない。
つの素子の熱膨張率の差に伴う問題点については、いず
れも解決されていない。
【００２０】本発明は、上記の課題に鑑みてなされたも
のであり、接続する素子材料の耐熱性上の制約がな
く、接続の際の応力や環境温度の変化に起因する熱応
力による装置の機能の劣化や素子の損傷のおそれがな
く、隣り合う接続部が接触して隣り合う電極間の短絡
を生じるおそれがなく、環境温度の変動による装置の
機能の劣化や接続部の破壊のおそれがない半導体装置お
よびその製造方法を提供することを目的とする。
のであり、接続する素子材料の耐熱性上の制約がな
く、接続の際の応力や環境温度の変化に起因する熱応
力による装置の機能の劣化や素子の損傷のおそれがな
く、隣り合う接続部が接触して隣り合う電極間の短絡
を生じるおそれがなく、環境温度の変動による装置の
機能の劣化や接続部の破壊のおそれがない半導体装置お
よびその製造方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】本発明に係る半導体装置
は、第１の素子および第２の素子を厚さ方向に上下に配
設して電気的に接続してなる半導体装置であって、該第
１の素子上に変形可能なマイクロスプリングが設けら
れ、該マイクロスプリングによって該第１の素子および
該第２の素子を電気的に接続してなることを特徴とす
る。ここで、マイクロスプリングの変形する範囲は、弾
性変形領域とともに、ある程度の復元力を発揮して本発
明の効果を奏することができる塑性変形領域の一部を含
む。
は、第１の素子および第２の素子を厚さ方向に上下に配
設して電気的に接続してなる半導体装置であって、該第
１の素子上に変形可能なマイクロスプリングが設けら
れ、該マイクロスプリングによって該第１の素子および
該第２の素子を電気的に接続してなることを特徴とす
る。ここで、マイクロスプリングの変形する範囲は、弾
性変形領域とともに、ある程度の復元力を発揮して本発
明の効果を奏することができる塑性変形領域の一部を含
む。
【００２２】これにより、第１の素子および第２の素子
を接続する際、接続部としてのマイクロスプリングが加
熱処理を受けることがないため、従来の接続部の加熱処
理に起因した、接続する素子材料の耐熱性上の制約がな
い。このため、半導体装置が積層型固体撮像素子であっ
て非晶質セレンを主体とする光電変換膜を用いるとき、
光電変換膜の機能を十全に発揮することができる。
を接続する際、接続部としてのマイクロスプリングが加
熱処理を受けることがないため、従来の接続部の加熱処
理に起因した、接続する素子材料の耐熱性上の制約がな
い。このため、半導体装置が積層型固体撮像素子であっ
て非晶質セレンを主体とする光電変換膜を用いるとき、
光電変換膜の機能を十全に発揮することができる。
【００２３】また、第１の素子および第２の素子は、マ
イクロスプリングによって電気的に接続（導通）が可能
な程度に接触しているだけである。したがって、接続部
に生じる応力は微小であり、応力による歪みはマイクロ
スプリングの変形によって吸収される。このため、接続
箇所に生じる応力や環境温度の変動に起因する熱応力に
よる装置の機能の劣化や素子の損傷のおそれがない。ま
た、マイクロスプリングの高さ寸法にバラツキを生じ、
接続時に高さの高いマイクロスプリングに相対的に大き
な応力がかかったとしても、応力の大きさ自体がもとも
と微小であり、高さ寸法のバラツキはマイクロスプリン
グの変形により吸収されるため、接続部の高さ寸法のバ
ラツキによって生じていた従来の光電変換膜の損傷の問
題も解決される。
イクロスプリングによって電気的に接続（導通）が可能
な程度に接触しているだけである。したがって、接続部
に生じる応力は微小であり、応力による歪みはマイクロ
スプリングの変形によって吸収される。このため、接続
箇所に生じる応力や環境温度の変動に起因する熱応力に
よる装置の機能の劣化や素子の損傷のおそれがない。ま
た、マイクロスプリングの高さ寸法にバラツキを生じ、
接続時に高さの高いマイクロスプリングに相対的に大き
な応力がかかったとしても、応力の大きさ自体がもとも
と微小であり、高さ寸法のバラツキはマイクロスプリン
グの変形により吸収されるため、接続部の高さ寸法のバ
ラツキによって生じていた従来の光電変換膜の損傷の問
題も解決される。
【００２４】また、接続部としてのマイクロスプリング
は、２つの素子を接続する際に溶融や潰れ等による大幅
な変形を伴うことがなく、僅かに変形するに止まるよう
に調製することができるため、隣り合う接続部が接触し
て隣り合う電極間の短絡を生じるおそれがない。このた
め、素子の電極を狭いピッチで配設することができ、装
置の小型化、高度集積化を図ることができる。
は、２つの素子を接続する際に溶融や潰れ等による大幅
な変形を伴うことがなく、僅かに変形するに止まるよう
に調製することができるため、隣り合う接続部が接触し
て隣り合う電極間の短絡を生じるおそれがない。このた
め、素子の電極を狭いピッチで配設することができ、装
置の小型化、高度集積化を図ることができる。
【００２５】なお、マイクロスプリングの高さ寸法にバ
ラツキを生じたとしても、マイクロスプリングの変形の
範囲内で第１の素子および第２の素子を電気的に確実に
接続することができる。また、第１の素子および第２の
素子の熱膨張率の違いにより、環境温度の変化に伴い第
１の素子および第２の素子の電極が相対的にずれを生じ
たとしても、マイクロスプリングの接点が滑り、あるい
は変形して電極の動きに追随するため、第１の素子およ
び第２の素子の電気的な接続が保持される。
ラツキを生じたとしても、マイクロスプリングの変形の
範囲内で第１の素子および第２の素子を電気的に確実に
接続することができる。また、第１の素子および第２の
素子の熱膨張率の違いにより、環境温度の変化に伴い第
１の素子および第２の素子の電極が相対的にずれを生じ
たとしても、マイクロスプリングの接点が滑り、あるい
は変形して電極の動きに追随するため、第１の素子およ
び第２の素子の電気的な接続が保持される。
【００２６】この場合、前記マイクロスプリングが溶断
可能に設けられてなると、一方の素子からマイクロスプ
リングに過大な電流が流れこんだときに、マイクロスプ
リングが溶断することにより他方の素子を保護すること
ができる。このような溶断可能なマイクロスプリング
は、半導体装置の使用条件等に応じて設定される所定の
過大電流が流れこんだときにマイクロスプリングが溶断
する程度にマイクロスプリングの断面積を小さくし、あ
るいは低融点の材料を用いてマイクロスプリングを形成
することで、実現することができる。
可能に設けられてなると、一方の素子からマイクロスプ
リングに過大な電流が流れこんだときに、マイクロスプ
リングが溶断することにより他方の素子を保護すること
ができる。このような溶断可能なマイクロスプリング
は、半導体装置の使用条件等に応じて設定される所定の
過大電流が流れこんだときにマイクロスプリングが溶断
する程度にマイクロスプリングの断面積を小さくし、あ
るいは低融点の材料を用いてマイクロスプリングを形成
することで、実現することができる。
【００２７】また、この場合、前記マイクロスプリング
が高抵抗に形成されてなると、一方の素子からマイクロ
スプリングに過大な電流が流れこんだときに許容最大電
流値内に制限することができ、これにより、他方の素子
を保護することができる。このような高抵抗のマイクロ
スプリングは、半導体装置の使用条件等に応じて設定さ
れる所定の許容最大電流に制限できる程度の抵抗値を有
するようにマイクロスプリングの電流の流れる断面積を
小さく形成し、あるいは比抵抗の高い材料でマイクロス
プリングを形成することで、実現することができる。
が高抵抗に形成されてなると、一方の素子からマイクロ
スプリングに過大な電流が流れこんだときに許容最大電
流値内に制限することができ、これにより、他方の素子
を保護することができる。このような高抵抗のマイクロ
スプリングは、半導体装置の使用条件等に応じて設定さ
れる所定の許容最大電流に制限できる程度の抵抗値を有
するようにマイクロスプリングの電流の流れる断面積を
小さく形成し、あるいは比抵抗の高い材料でマイクロス
プリングを形成することで、実現することができる。
【００２８】また、本発明に係る半導体装置において、
マイクロスプリングとは別に、前記第１の素子および前
記第２の素子の間に接続層が設けられ、該接続層によっ
て該第１の素子および該第２の素子を構造的（機械的あ
るいは物理的）に接続してなると、接続層により第１の
素子および第２の素子の構造的な接続が確保される。言
い換えれば、接続層は、密着により第１の素子および第
２の素子を接続するときの各素子の意図しない変形を防
止するためのストッパ層として機能し、各素子を確実に
接続する。
マイクロスプリングとは別に、前記第１の素子および前
記第２の素子の間に接続層が設けられ、該接続層によっ
て該第１の素子および該第２の素子を構造的（機械的あ
るいは物理的）に接続してなると、接続層により第１の
素子および第２の素子の構造的な接続が確保される。言
い換えれば、接続層は、密着により第１の素子および第
２の素子を接続するときの各素子の意図しない変形を防
止するためのストッパ層として機能し、各素子を確実に
接続する。
【００２９】この場合、前記接続層が紫外線硬化型接着
剤で形成されてなると、加熱処理を伴うことなく第１の
素子および第２の素子の構造的な接続を行うことがで
き、上記した加熱処理に伴う従来の問題点を生じること
がない。
剤で形成されてなると、加熱処理を伴うことなく第１の
素子および第２の素子の構造的な接続を行うことがで
き、上記した加熱処理に伴う従来の問題点を生じること
がない。
【００３０】また、この場合、前記接続層が成膜材料を
成膜して形成されてなると、第１の素子および第２の素
子を密着等させて構造的に接続するときに、加える荷重
がばらついたり荷重の分布が不均一であっても、接続層
の剛性の範囲内であって均一な厚みに形成した接続層と
第２の素子との密着が保たれる範囲内であれば、第１の
素子と第２の素子とを確実に平行に配設することができ
る。
成膜して形成されてなると、第１の素子および第２の素
子を密着等させて構造的に接続するときに、加える荷重
がばらついたり荷重の分布が不均一であっても、接続層
の剛性の範囲内であって均一な厚みに形成した接続層と
第２の素子との密着が保たれる範囲内であれば、第１の
素子と第２の素子とを確実に平行に配設することができ
る。
【００３１】ここで、成膜材料とは、樹脂、無機材料あ
るいは金属材料等であって、塗布あるいは蒸着等により
所定の剛性を有して均一な厚みに形成できるものをい
う。
るいは金属材料等であって、塗布あるいは蒸着等により
所定の剛性を有して均一な厚みに形成できるものをい
う。
【００３２】このとき、前記第２の素子の下面に突出し
て電極が形成され、前記接続層の上面と前記マイクロス
プリングの上端とが同一平面上に形成され、該第２の素
子の下面および該接続層の上面が密着されて配設される
ことにより該電極が該マイクロスプリングの上端に接す
るように配設されてなると、マイクロイスプリングが電
極の厚みの分だけ変形された状態で電極に接続される。
このため、電極の厚みを調整することにより、マイクロ
イスプリングの変形量を正確に制御することができ、変
形量が不十分なときに生じ得るマイクロイスプリングと
電極との接触不良や変形量が過剰なときに生じ得るマイ
クロイスプリングの破壊等のおそれがなく、好適であ
る。
て電極が形成され、前記接続層の上面と前記マイクロス
プリングの上端とが同一平面上に形成され、該第２の素
子の下面および該接続層の上面が密着されて配設される
ことにより該電極が該マイクロスプリングの上端に接す
るように配設されてなると、マイクロイスプリングが電
極の厚みの分だけ変形された状態で電極に接続される。
このため、電極の厚みを調整することにより、マイクロ
イスプリングの変形量を正確に制御することができ、変
形量が不十分なときに生じ得るマイクロイスプリングと
電極との接触不良や変形量が過剰なときに生じ得るマイ
クロイスプリングの破壊等のおそれがなく、好適であ
る。
【００３３】また、この場合、前記第１の素子が、半導
体基板上に画素ごとに電荷蓄積部、電荷読み出し部を備
えてなる走査回路部であり、前記第２の素子が、光電変
換部であり、該走査回路部および該光電変換部を電気的
に接続することにより固体撮像素子として機能するもの
であると、上記の本発明の効果を好適に得ることができ
る。このとき、前記光電変換部が非晶質セレンを主体と
する光電変換膜を有すると、走査回路部および光電変換
部を接続する際に加熱処理を伴うことがないため、光電
変換膜の機能を十全に発揮することができる。
体基板上に画素ごとに電荷蓄積部、電荷読み出し部を備
えてなる走査回路部であり、前記第２の素子が、光電変
換部であり、該走査回路部および該光電変換部を電気的
に接続することにより固体撮像素子として機能するもの
であると、上記の本発明の効果を好適に得ることができ
る。このとき、前記光電変換部が非晶質セレンを主体と
する光電変換膜を有すると、走査回路部および光電変換
部を接続する際に加熱処理を伴うことがないため、光電
変換膜の機能を十全に発揮することができる。
【００３４】また、本発明に係る半導体装置の製造方法
は、マイクロスプリングを形成するプロセスが、第１の
素子上に第１の犠牲層を形成する工程と、第１の素子上
の第１の犠牲層の周囲に第２の犠牲層を形成する工程
と、第１の犠牲層および第２の犠牲層の上にマイクロス
プリングの材料を成膜する工程と、マイクロスプリング
の材料が成膜された第２の犠牲層をリフトオフして除去
する工程と、第１の犠牲層を除去する工程とを含むこと
を特徴とする。
は、マイクロスプリングを形成するプロセスが、第１の
素子上に第１の犠牲層を形成する工程と、第１の素子上
の第１の犠牲層の周囲に第２の犠牲層を形成する工程
と、第１の犠牲層および第２の犠牲層の上にマイクロス
プリングの材料を成膜する工程と、マイクロスプリング
の材料が成膜された第２の犠牲層をリフトオフして除去
する工程と、第１の犠牲層を除去する工程とを含むこと
を特徴とする。
【００３５】これにより、上記の本発明の効果を奏する
マイクロスプリングを好適に形成することができる。
マイクロスプリングを好適に形成することができる。
【００３６】この場合、前記第１の犠牲層を成膜する際
に該第１の犠牲層の材料を用いて同時に接続層の下層を
成膜し、前記第１の犠牲層および第２の犠牲層の上にマ
イクロスプリングの材料を成膜する際に該マイクロスプ
リングの材料を用いて同時に該接続層の下層の上に該接
続層の上層を成膜すると、マイクロスプリングの上端と
接続層の上面とを容易にかつ確実に同一平面上に形成す
ることができて好適である。
に該第１の犠牲層の材料を用いて同時に接続層の下層を
成膜し、前記第１の犠牲層および第２の犠牲層の上にマ
イクロスプリングの材料を成膜する際に該マイクロスプ
リングの材料を用いて同時に該接続層の下層の上に該接
続層の上層を成膜すると、マイクロスプリングの上端と
接続層の上面とを容易にかつ確実に同一平面上に形成す
ることができて好適である。
【００３７】
【発明の実施の形態】本発明に係る半導体装置およびそ
の製造方法の好適な実施の形態（以下、本実施の形態例
という。）について、半導体装置として走査回路部と光
電変換膜とを予め別々に形成した後、電気的に接続する
ように接合する積層型固体撮像素子（以下、単に固体撮
像素子という。）を例にとり、図を参照して、以下に説
明する。
の製造方法の好適な実施の形態（以下、本実施の形態例
という。）について、半導体装置として走査回路部と光
電変換膜とを予め別々に形成した後、電気的に接続する
ように接合する積層型固体撮像素子（以下、単に固体撮
像素子という。）を例にとり、図を参照して、以下に説
明する。
【００３８】まず、本実施の形態の第１の例に係る固体
撮像素子について、図２および図３を参照して説明す
る。
撮像素子について、図２および図３を参照して説明す
る。
【００３９】本実施の形態の第１の例に係る固体撮像素
子１０は、図２に示すように、走査回路部（第１の素
子）１２と、光電変換部（第２の素子）１４と、走査回
路部１２および光電変換部１４を電気的に接続するため
のマイクロスプリング１６と、図３（Ｃ）に示す接続層
１８とを有する。
子１０は、図２に示すように、走査回路部（第１の素
子）１２と、光電変換部（第２の素子）１４と、走査回
路部１２および光電変換部１４を電気的に接続するため
のマイクロスプリング１６と、図３（Ｃ）に示す接続層
１８とを有する。
【００４０】走査回路部１２は、図１に示す従来の積層
型固体撮像素子１の走査回路部２と同様に構成されてい
る。すなわち、走査回路部１２は、半導体基板２０の上
に、電荷蓄積部２２、電荷読み出し部２４およびゲート
電極２６からなるＭＯＳトランジスタが各画素単位に形
成されている。電荷蓄積部２２は、第１電極２８を介し
て画素電極３０に接続されている。一方、電荷読み出し
部２４は、出力線である第２電極３２に接続されてい
る。なお、図２中、参照符号３４ａ、３４ｂ、３４ｃは
絶縁層を示す。
型固体撮像素子１の走査回路部２と同様に構成されてい
る。すなわち、走査回路部１２は、半導体基板２０の上
に、電荷蓄積部２２、電荷読み出し部２４およびゲート
電極２６からなるＭＯＳトランジスタが各画素単位に形
成されている。電荷蓄積部２２は、第１電極２８を介し
て画素電極３０に接続されている。一方、電荷読み出し
部２４は、出力線である第２電極３２に接続されてい
る。なお、図２中、参照符号３４ａ、３４ｂ、３４ｃは
絶縁層を示す。
【００４１】光電変換部１４は、図１に示す従来の積層
型固体撮像素子１の光電変換部４と同様に構成されてい
る。すなわち、光電変換部１４は、透明基板（透明面
板）３６に例えばＩＴＯ薄膜等からなる透明電極３８を
介して光電変換膜４０が形成され、さらに、光電変換部
側電極４２が画素ごとに形成されている。なお、光電変
換膜４０は従来例で説明したように、好ましくは電荷注
入層を含む多層構造であり、例えば、酸化セリウム、非
晶質セレンおよび三硫化アンチモンの３層構造に形成さ
れる（図示せず。）。
型固体撮像素子１の光電変換部４と同様に構成されてい
る。すなわち、光電変換部１４は、透明基板（透明面
板）３６に例えばＩＴＯ薄膜等からなる透明電極３８を
介して光電変換膜４０が形成され、さらに、光電変換部
側電極４２が画素ごとに形成されている。なお、光電変
換膜４０は従来例で説明したように、好ましくは電荷注
入層を含む多層構造であり、例えば、酸化セリウム、非
晶質セレンおよび三硫化アンチモンの３層構造に形成さ
れる（図示せず。）。
【００４２】マイクロスプリング１６は、金属などの導
電性材料により、走査回路部の画素電極３０の上に形成
される。マイクロスプリング１６は、図２中上方に凸に
湾曲した舌片状に形成され、下部が画素電極３０に固着
されるとともに、圧縮された状態で上部が光電変換部側
電極４２と接触している。マイクロスプリング１６は、
従来例のバンプのような走査回路部１２および光電変換
部１４を構造的に接続する役割は有していない。
電性材料により、走査回路部の画素電極３０の上に形成
される。マイクロスプリング１６は、図２中上方に凸に
湾曲した舌片状に形成され、下部が画素電極３０に固着
されるとともに、圧縮された状態で上部が光電変換部側
電極４２と接触している。マイクロスプリング１６は、
従来例のバンプのような走査回路部１２および光電変換
部１４を構造的に接続する役割は有していない。
【００４３】接続層１８は、例えば紫外線硬化型の接着
剤を材料として、走査回路部１２および光電変換部１４
の周縁部を構造的に接続するように形成される。
剤を材料として、走査回路部１２および光電変換部１４
の周縁部を構造的に接続するように形成される。
【００４４】上記のように構成される本実施の形態の第
１の例に係る固体撮像素子１０の製造方法について、以
下説明する。
１の例に係る固体撮像素子１０の製造方法について、以
下説明する。
【００４５】走査回路部１２は、一般的な半導体集積回
路プロセスにより、容易に作製することができる。作製
方法の詳細は省略する。
路プロセスにより、容易に作製することができる。作製
方法の詳細は省略する。
【００４６】光電変換部１４は、従来の積層型固体撮像
素子と同様に、一般的な真空蒸着法やスパッタ法等によ
り、透明基板３６上に、順次、透明電極３８、光電変換
膜４０および光電変換部側電極４２を形成することで作
製することができる。
素子と同様に、一般的な真空蒸着法やスパッタ法等によ
り、透明基板３６上に、順次、透明電極３８、光電変換
膜４０および光電変換部側電極４２を形成することで作
製することができる。
【００４７】ここで、マイクロスプリング１６の作製方
法ならびに接続層１８を用いた走査回路部１２および光
電変換部１４の接続方法について説明する。
法ならびに接続層１８を用いた走査回路部１２および光
電変換部１４の接続方法について説明する。
【００４８】まず、図３を参照して、走査回路部１２お
よび光電変換部１４の接続方法から先に説明する。な
お、図３では、走査回路部１２のＭＯＳトランジスタ等
の一部の部材については図示を省いている。
よび光電変換部１４の接続方法から先に説明する。な
お、図３では、走査回路部１２のＭＯＳトランジスタ等
の一部の部材については図示を省いている。
【００４９】前記の方法によって予め独立して作製され
た光電変換部１４を準備する（図３（Ａ））。
た光電変換部１４を準備する（図３（Ａ））。
【００５０】一方、同じく予め独立して作製された走査
回路部１２を準備する（図３（Ｂ））。マイクロスプリ
ング１６は、外力が作用していない図３（Ｂ）の状態に
おいて、頂部までの高さ寸法としてＨ１の寸法を有す
る。
回路部１２を準備する（図３（Ｂ））。マイクロスプリ
ング１６は、外力が作用していない図３（Ｂ）の状態に
おいて、頂部までの高さ寸法としてＨ１の寸法を有す
る。
【００５１】走査回路部１２の周縁部に紫外線硬化型接
着剤１８ａを塗布する（図３（Ｂ）参照）。そして、図
示しないフリップチップボンダ等の装置を用いて走査回
路部１２および光電変換部１４を厚み方向に上下に平行
に重ね、全体に均一な荷重を加え、室温で紫外線硬化型
接着剤を硬化させて、走査回路部１２および光電変換部
１４の間に所定の厚みになるように接続層１８を形成す
る。これにより、走査回路部１２および光電変換部１４
が接続される（図３（Ｃ））。この場合、接続層１８の
厚み（高さ）を大きくする必要があるときは、適当なス
ペーサを併用してもよい。接着剤として室温で硬化する
ものを用いているため、加熱処理を伴うことなく接続す
ることができ、走査回路部１２および光電変換部１４の
それぞれを構成する各部材が熱に曝されることがない。
なお、必要に応じて紫外線硬化型以外の適宜の接着剤を
用いることもできる。
着剤１８ａを塗布する（図３（Ｂ）参照）。そして、図
示しないフリップチップボンダ等の装置を用いて走査回
路部１２および光電変換部１４を厚み方向に上下に平行
に重ね、全体に均一な荷重を加え、室温で紫外線硬化型
接着剤を硬化させて、走査回路部１２および光電変換部
１４の間に所定の厚みになるように接続層１８を形成す
る。これにより、走査回路部１２および光電変換部１４
が接続される（図３（Ｃ））。この場合、接続層１８の
厚み（高さ）を大きくする必要があるときは、適当なス
ペーサを併用してもよい。接着剤として室温で硬化する
ものを用いているため、加熱処理を伴うことなく接続す
ることができ、走査回路部１２および光電変換部１４の
それぞれを構成する各部材が熱に曝されることがない。
なお、必要に応じて紫外線硬化型以外の適宜の接着剤を
用いることもできる。
【００５２】接続状態において、マイクロスプリング１
６は圧縮されて変形し、頂部までの高さ寸法がＨ２に変
化している。このときの接続によるマイクロスプリング
１６の変形量（Ｈ１−Ｈ２）は、マイクロスプリング１
６の高さ寸法にバラツキがあるときの最も高さの低いマ
イクロスプリング１６が復元力によって光電変換部側電
極４２に確実に当接する程度に変形し、一方、最も高さ
が高いマイクロスプリング１６が変形の限界を超えて破
壊しない程度に、さらにまた、走査回路部１２、光電変
換部１４およびマイクロスプリング１６の熱膨張率の違
いにより、環境温度が変化したときに光電変換部側電極
４２と画素電極３０が相対的に位置ずれを起こした場合
にも、マイクロスプリング１６が追随して変形する余裕
を持った状態の変形量に調製する。マイクロスプリング
１６の高さ寸法Ｈ１は、例えば、５μｍ程度であり、高
さ寸法Ｈ２は、例えば、４．５μｍ程度である。
６は圧縮されて変形し、頂部までの高さ寸法がＨ２に変
化している。このときの接続によるマイクロスプリング
１６の変形量（Ｈ１−Ｈ２）は、マイクロスプリング１
６の高さ寸法にバラツキがあるときの最も高さの低いマ
イクロスプリング１６が復元力によって光電変換部側電
極４２に確実に当接する程度に変形し、一方、最も高さ
が高いマイクロスプリング１６が変形の限界を超えて破
壊しない程度に、さらにまた、走査回路部１２、光電変
換部１４およびマイクロスプリング１６の熱膨張率の違
いにより、環境温度が変化したときに光電変換部側電極
４２と画素電極３０が相対的に位置ずれを起こした場合
にも、マイクロスプリング１６が追随して変形する余裕
を持った状態の変形量に調製する。マイクロスプリング
１６の高さ寸法Ｈ１は、例えば、５μｍ程度であり、高
さ寸法Ｈ２は、例えば、４．５μｍ程度である。
【００５３】つぎに、マイクロスプリング１６の作製方
法について、図４を参照して説明する。なお、図４で
は、走査回路部１２のＭＯＳトランジスタ等の一部の部
材については図示を省いている。
法について、図４を参照して説明する。なお、図４で
は、走査回路部１２のＭＯＳトランジスタ等の一部の部
材については図示を省いている。
【００５４】まず、感光性ポリイミド等の感光性樹脂を
用い、例えばフォトリソグラフィ法により、走査回路部
１２の画素電極３０の上に、画素電極３０の周縁を露出
させた状態で、第１の犠牲層４４を形成する（図４
（Ａ））。このとき、第１の犠牲層４４は、図４（Ａ）
に示すように半割り円筒に近い形で形成することが好ま
しいが、これに限らず、段差状に上方に突出し、あるい
は断面が矩形状であってもよい。第１の犠牲層４４を前
者のように半割り円筒に近い形で形成するには、フォト
リソグラフィ時の露光量を調節すればよい。
用い、例えばフォトリソグラフィ法により、走査回路部
１２の画素電極３０の上に、画素電極３０の周縁を露出
させた状態で、第１の犠牲層４４を形成する（図４
（Ａ））。このとき、第１の犠牲層４４は、図４（Ａ）
に示すように半割り円筒に近い形で形成することが好ま
しいが、これに限らず、段差状に上方に突出し、あるい
は断面が矩形状であってもよい。第１の犠牲層４４を前
者のように半割り円筒に近い形で形成するには、フォト
リソグラフィ時の露光量を調節すればよい。
【００５５】つぎに、例えばフォトレジストを用い、例
えばフォトリソグラフィ法により、第１の犠牲層４４を
略露出させた状態で、第１の犠牲層４４の周囲の半導体
基板２０上に第２の犠牲層４６を形成する（図４
（Ｂ））。このとき、第１の犠牲層４４の一側（図４
（Ｂ）中矢印Ｘ１で示す。）を第２の犠牲層４６で覆う
とともに、対向する一側（図４（Ｂ）中矢印Ｘ２で示
す。）の第１の犠牲層４４を第２の犠牲層４６から露出
させておく。また、この後の工程で第２の犠牲層４６を
リフトオフして容易に除去できるように、第２の犠牲層
４６は、断面形状が下方に向けて幅狭なテーパ状に形成
することが望ましい。
えばフォトリソグラフィ法により、第１の犠牲層４４を
略露出させた状態で、第１の犠牲層４４の周囲の半導体
基板２０上に第２の犠牲層４６を形成する（図４
（Ｂ））。このとき、第１の犠牲層４４の一側（図４
（Ｂ）中矢印Ｘ１で示す。）を第２の犠牲層４６で覆う
とともに、対向する一側（図４（Ｂ）中矢印Ｘ２で示
す。）の第１の犠牲層４４を第２の犠牲層４６から露出
させておく。また、この後の工程で第２の犠牲層４６を
リフトオフして容易に除去できるように、第２の犠牲層
４６は、断面形状が下方に向けて幅狭なテーパ状に形成
することが望ましい。
【００５６】つぎに、真空蒸着法やスパッタ法等によ
り、マイクロスプリング１６の材料である金属１６ａ
を、第２の犠牲層４６ならびに第１の犠牲層４４および
画素電極３０の露出部分の上に堆積する（図４
（Ｃ））。なお、金属１６ａは、チタン、クロム、金等
の金属を単独で堆積してもよく、また、これらの金属を
積層して堆積してもよい。
り、マイクロスプリング１６の材料である金属１６ａ
を、第２の犠牲層４６ならびに第１の犠牲層４４および
画素電極３０の露出部分の上に堆積する（図４
（Ｃ））。なお、金属１６ａは、チタン、クロム、金等
の金属を単独で堆積してもよく、また、これらの金属を
積層して堆積してもよい。
【００５７】つぎに、ウエット法等により、堆積した金
属１６ａごと第２の犠牲層４６をリフトオフして取り除
く（図４（Ｄ））。
属１６ａごと第２の犠牲層４６をリフトオフして取り除
く（図４（Ｄ））。
【００５８】最後に、プラズマアッシング法等により、
第１の犠牲層４４を除去することで、画素電極３０に一
端が固着され、舌片状に屈曲して上方に突出したマイク
ロスプリング１６が完成する（図４（Ｅ））。
第１の犠牲層４４を除去することで、画素電極３０に一
端が固着され、舌片状に屈曲して上方に突出したマイク
ロスプリング１６が完成する（図４（Ｅ））。
【００５９】上記のように構成された本実施の形態例に
係る固体撮像素子１０の作用は、基本的には従来例の積
層型固体撮像素子１と同様である。透明基板３６を介し
て透明電極３８を透過した入射光によって光電変換膜４
０の中に電荷が発生し、透明電極３８に電圧を印加する
ことにより光電変換膜４０中に生じた電界によって電荷
が光電変換用電極４２まで走行する。さらに、マイクロ
スプリング１６、画素電極３０、第１電極２８を介して
電荷蓄積部２２まで移動し、電荷蓄積部２２に電荷が蓄
積される。電荷蓄積部２２に蓄積された電荷は、ＭＯＳ
トランジスタのスイッチングにより電荷読み出し部２４
に移動し、さらに第２電極３２を介して電気信号として
出力される（読み出される）。
係る固体撮像素子１０の作用は、基本的には従来例の積
層型固体撮像素子１と同様である。透明基板３６を介し
て透明電極３８を透過した入射光によって光電変換膜４
０の中に電荷が発生し、透明電極３８に電圧を印加する
ことにより光電変換膜４０中に生じた電界によって電荷
が光電変換用電極４２まで走行する。さらに、マイクロ
スプリング１６、画素電極３０、第１電極２８を介して
電荷蓄積部２２まで移動し、電荷蓄積部２２に電荷が蓄
積される。電荷蓄積部２２に蓄積された電荷は、ＭＯＳ
トランジスタのスイッチングにより電荷読み出し部２４
に移動し、さらに第２電極３２を介して電気信号として
出力される（読み出される）。
【００６０】本実施の形態例に係る固体撮像素子１０
は、走査回路部１２および光電変換部１４を接続する
際、接続部としてのマイクロスプリング１６が加熱処理
を受けることがないため、従来の接続部の加熱処理に起
因した、接続する走査回路部１２および光電変換部１４
の材料の耐熱性上の制約がない。このため、非晶質セレ
ンを主体とする光電変換膜４０の機能を十全に発揮する
ことができる。
は、走査回路部１２および光電変換部１４を接続する
際、接続部としてのマイクロスプリング１６が加熱処理
を受けることがないため、従来の接続部の加熱処理に起
因した、接続する走査回路部１２および光電変換部１４
の材料の耐熱性上の制約がない。このため、非晶質セレ
ンを主体とする光電変換膜４０の機能を十全に発揮する
ことができる。
【００６１】また、走査回路部１２および光電変換部１
４が、マイクロスプリング１６によって電気的に接続可
能な程度に接触しているだけであるため、接続箇所の応
力による固体撮像素子１０の機能の劣化や走査回路部１
２および光電変換部１４の損傷のおそれがなく、また、
環境温度の変動による固体撮像素子１０の機能の劣化や
走査回路部１２および光電変換部１４の損傷のおそれも
ない。さらにまた、マイクロスプリング１６の高さ寸法
にバラツキを生じ、接続時に高さの高いマイクロスプリ
ング１６の部分に相対的に大きな応力がかかったとして
も、応力の大きさ自体が微小であり、マイクロスプリン
グ１６の高さ寸法のバラツキはマイクロスプリング１６
の変形により吸収されるため、接続部の高さ寸法のバラ
ツキによって生じていた従来の光電変換膜の損傷の問題
が一層軽減される。
４が、マイクロスプリング１６によって電気的に接続可
能な程度に接触しているだけであるため、接続箇所の応
力による固体撮像素子１０の機能の劣化や走査回路部１
２および光電変換部１４の損傷のおそれがなく、また、
環境温度の変動による固体撮像素子１０の機能の劣化や
走査回路部１２および光電変換部１４の損傷のおそれも
ない。さらにまた、マイクロスプリング１６の高さ寸法
にバラツキを生じ、接続時に高さの高いマイクロスプリ
ング１６の部分に相対的に大きな応力がかかったとして
も、応力の大きさ自体が微小であり、マイクロスプリン
グ１６の高さ寸法のバラツキはマイクロスプリング１６
の変形により吸収されるため、接続部の高さ寸法のバラ
ツキによって生じていた従来の光電変換膜の損傷の問題
が一層軽減される。
【００６２】また、接続部としてのマイクロスプリング
１６が走査回路部１２および光電変換部１４を接続する
際に溶融や潰れ等による大幅な変形を伴うことがなく、
僅かに変形するに止まるように形成することができるた
め、隣り合う接続部としてのマイクロスプリング１６が
接触して隣り合う電極間の短絡を生じるおそれがない。
このため、走査回路部１２の画素電極３０および光電変
換部１４の光電変換部側電極４２を狭いピッチで配設す
ることができ、固体撮像素子１０の小型化、高度集積化
（高精細化）を図ることができる。
１６が走査回路部１２および光電変換部１４を接続する
際に溶融や潰れ等による大幅な変形を伴うことがなく、
僅かに変形するに止まるように形成することができるた
め、隣り合う接続部としてのマイクロスプリング１６が
接触して隣り合う電極間の短絡を生じるおそれがない。
このため、走査回路部１２の画素電極３０および光電変
換部１４の光電変換部側電極４２を狭いピッチで配設す
ることができ、固体撮像素子１０の小型化、高度集積化
（高精細化）を図ることができる。
【００６３】また、接続層１８により、加熱処理を伴う
ことなく走査回路部１２および光電変換部１４が構造的
に接続されているため、上記した加熱処理に伴う従来の
問題点を生じることがない。
ことなく走査回路部１２および光電変換部１４が構造的
に接続されているため、上記した加熱処理に伴う従来の
問題点を生じることがない。
【００６４】なお、マイクロスプリング１６の高さ寸法
にバラツキを生じたとしても、マイクロスプリング１６
の変形の範囲内で走査回路部１２および光電変換部１４
を電気的に確実に接続することができる。また、環境温
度の変化に伴い、走査回路部１２および光電変換部１４
の熱膨張率の違いにより画素電極３０と光電変換部側電
極４２が相対的にずれを生じたとしても、マイクロスプ
リング１６の接点が滑り、あるいは変形して追随するた
め、走査回路部１２および光電変換部１４の電気的な接
続が保持される。
にバラツキを生じたとしても、マイクロスプリング１６
の変形の範囲内で走査回路部１２および光電変換部１４
を電気的に確実に接続することができる。また、環境温
度の変化に伴い、走査回路部１２および光電変換部１４
の熱膨張率の違いにより画素電極３０と光電変換部側電
極４２が相対的にずれを生じたとしても、マイクロスプ
リング１６の接点が滑り、あるいは変形して追随するた
め、走査回路部１２および光電変換部１４の電気的な接
続が保持される。
【００６５】つぎに、本実施の形態の第１の例に係る固
体撮像素子１０において、マイクロスプリング１６が溶
断可能に設けられると、光電変換部１４からマイクロス
プリング１６に過大な電流が流れこんだときに、マイク
ロスプリング１６が溶断することにより、走査回路部１
２を保護することができる。このような溶断可能なマイ
クロスプリング１６は、固体撮像素子１０の使用条件等
に応じて設定される所定の過大電流が流れこんだときに
マイクロスプリング１６が溶断する程度にマイクロスプ
リング１６の断面積を小さくし、あるいは低融点の材料
を用いてマイクロスプリング１６を形成することで、実
現することができる。
体撮像素子１０において、マイクロスプリング１６が溶
断可能に設けられると、光電変換部１４からマイクロス
プリング１６に過大な電流が流れこんだときに、マイク
ロスプリング１６が溶断することにより、走査回路部１
２を保護することができる。このような溶断可能なマイ
クロスプリング１６は、固体撮像素子１０の使用条件等
に応じて設定される所定の過大電流が流れこんだときに
マイクロスプリング１６が溶断する程度にマイクロスプ
リング１６の断面積を小さくし、あるいは低融点の材料
を用いてマイクロスプリング１６を形成することで、実
現することができる。
【００６６】また、本実施の形態の第１の例に係る固体
撮像素子１０において、マイクロスプリング１６が高抵
抗に形成されると、光電変換部１４からマイクロスプリ
ング１６に過大な電流が流れこんだときに許容最大電流
値内に制限することができ、これにより、走査回路部１
２を保護することができる。このような高抵抗のマイク
ロスプリング１６は、固体撮像素子１０の使用条件等に
応じて設定される所定の許容最大電流に制限できる程度
の抵抗値を有するようにマイクロスプリング１６の電流
の流れる断面積を小さく形成し、あるいは比抵抗の高い
材料でマイクロスプリング１６を形成することで、実現
することができる。
撮像素子１０において、マイクロスプリング１６が高抵
抗に形成されると、光電変換部１４からマイクロスプリ
ング１６に過大な電流が流れこんだときに許容最大電流
値内に制限することができ、これにより、走査回路部１
２を保護することができる。このような高抵抗のマイク
ロスプリング１６は、固体撮像素子１０の使用条件等に
応じて設定される所定の許容最大電流に制限できる程度
の抵抗値を有するようにマイクロスプリング１６の電流
の流れる断面積を小さく形成し、あるいは比抵抗の高い
材料でマイクロスプリング１６を形成することで、実現
することができる。
【００６７】つぎに、マイクロスプリング１６の変形例
について、図５、図６を参照して説明する。
について、図５、図６を参照して説明する。
【００６８】第１の変形例に係るマイクロスプリング４
６は、図５に示すように、半割り円筒に近い形状に形成
され、両側が画素電極３０に固着されている。この構造
では、マイクロスプリング４６は両側で画素電極３０に
固着されているため、マイクロスプリング１６に比べて
画素電極３０との接続の信頼性がより高い。
６は、図５に示すように、半割り円筒に近い形状に形成
され、両側が画素電極３０に固着されている。この構造
では、マイクロスプリング４６は両側で画素電極３０に
固着されているため、マイクロスプリング１６に比べて
画素電極３０との接続の信頼性がより高い。
【００６９】第２の変形例に係るマイクロスプリング４
８は、図６に示すように、湾曲した２足を有するテーブ
ル状に形成され、天地逆にして２足を上方に向けて画素
電極３０に固着されている。この構造では、マイクロス
プリング４８は、光電変換部側電極４２との接点を２つ
有するため、マイクロスプリング１６に比べて光電変換
部側電極４２との接続の信頼性がより高い。
８は、図６に示すように、湾曲した２足を有するテーブ
ル状に形成され、天地逆にして２足を上方に向けて画素
電極３０に固着されている。この構造では、マイクロス
プリング４８は、光電変換部側電極４２との接点を２つ
有するため、マイクロスプリング１６に比べて光電変換
部側電極４２との接続の信頼性がより高い。
【００７０】上記第１の変形例に係るマイクロスプリン
グ４６および第２の変形例に係るマイクロスプリング４
８は、本実施の形態の第１の例に係るマイクロスプリン
グ１６と同様の方法によって作製することができる。
グ４６および第２の変形例に係るマイクロスプリング４
８は、本実施の形態の第１の例に係るマイクロスプリン
グ１６と同様の方法によって作製することができる。
【００７１】なお、本発明のマイクロスプリングは、そ
の機能を損なわない範囲で上記マイクロスプリング１
６、４６、４８以外の自由な形状とすることができる。
の機能を損なわない範囲で上記マイクロスプリング１
６、４６、４８以外の自由な形状とすることができる。
【００７２】つぎに、本実施の形態の第２の例に係る固
体撮像素子およびその製造方法について、図７および図
８を参照して説明する。
体撮像素子およびその製造方法について、図７および図
８を参照して説明する。
【００７３】本実施の形態の第２の例に係る固体撮像素
子は、接続層の構成が本実施の形態の第１の例の接続層
１８と異なる点を除くと、本実施の形態の第１の例に係
る固体撮像素子１０と同じ構成を有し、基本的に同じ作
用を奏する。そのため、以下の説明において、本実施の
形態の第１および第２の例の固体撮像素子の同一の構成
要素については同一の参照符号を付すとともに、特に説
明を加えるものを除き重複する説明を省く。なお、以下
の他の実施例についても同様である。
子は、接続層の構成が本実施の形態の第１の例の接続層
１８と異なる点を除くと、本実施の形態の第１の例に係
る固体撮像素子１０と同じ構成を有し、基本的に同じ作
用を奏する。そのため、以下の説明において、本実施の
形態の第１および第２の例の固体撮像素子の同一の構成
要素については同一の参照符号を付すとともに、特に説
明を加えるものを除き重複する説明を省く。なお、以下
の他の実施例についても同様である。
【００７４】まず、本実施の形態の第２の例に係る固体
撮像素子について、図７の走査回路部と光電変換部との
接続方法の手順に沿って説明する。
撮像素子について、図７の走査回路部と光電変換部との
接続方法の手順に沿って説明する。
【００７５】まず、予め独立して作製された光電変換部
１４を準備する（図７（Ａ））。
１４を準備する（図７（Ａ））。
【００７６】光電変換部１４は、両面が平面に研磨され
た光学ガラス等で作製された透明基板３６上に、透明電
極３８および光電変換膜４０が順次真空蒸着法やスパッ
タ法等により形成され、さらに光電変換部側電極４２が
真空蒸着法等により光電変換膜４０上に厚みＴ１だけ突
設して形成されている。このため、光電変換部１４の下
面、言い換えれば光電変換膜４０の下面４０ａは平面性
よく作製されている。また、同様に、光電変換部側電極
４２は厚みＴ１が０．１〜１μｍ程度に制御性よく形成
されている。
た光学ガラス等で作製された透明基板３６上に、透明電
極３８および光電変換膜４０が順次真空蒸着法やスパッ
タ法等により形成され、さらに光電変換部側電極４２が
真空蒸着法等により光電変換膜４０上に厚みＴ１だけ突
設して形成されている。このため、光電変換部１４の下
面、言い換えれば光電変換膜４０の下面４０ａは平面性
よく作製されている。また、同様に、光電変換部側電極
４２は厚みＴ１が０．１〜１μｍ程度に制御性よく形成
されている。
【００７７】一方、同じく予め独立して作製された走査
回路部（第１の素子）５０を準備する（図７（Ｂ））。
回路部（第１の素子）５０を準備する（図７（Ｂ））。
【００７８】走査回路部５０は、画素電極３０の上にマ
イクロスプリング１６が形成されるとともに、周縁部に
接続層５２が形成されている。
イクロスプリング１６が形成されるとともに、周縁部に
接続層５２が形成されている。
【００７９】接続層５２は、例えばポリイミド等の感光
性樹脂を材料として半導体基板２０の周縁部の上に形成
された第１層（下層）５４と、前記したチタン等の金属
を材料として第１層５４の上に形成された、厚みの薄い
第２層５６とで構成される。第１層５４および第２層５
６はそれぞれ均一な厚みで形成されており、このため接
続層５２の上面（第２層の上面５６ａ）は平面性がよ
く、また、接続層５２は所定の剛性を持って形成されて
いる。
性樹脂を材料として半導体基板２０の周縁部の上に形成
された第１層（下層）５４と、前記したチタン等の金属
を材料として第１層５４の上に形成された、厚みの薄い
第２層５６とで構成される。第１層５４および第２層５
６はそれぞれ均一な厚みで形成されており、このため接
続層５２の上面（第２層の上面５６ａ）は平面性がよ
く、また、接続層５２は所定の剛性を持って形成されて
いる。
【００８０】接続層５２は、第２層５６の上面５６ａが
マイクロスプリング１６の上端と、図７（Ｂ）中、Ｓ−
Ｓ´で示す同一平面上に形成される。
マイクロスプリング１６の上端と、図７（Ｂ）中、Ｓ−
Ｓ´で示す同一平面上に形成される。
【００８１】走査回路部５０および光電変換部１４を厚
み方向に上下に重ね、走査回路部５０上に形成した接続
層５２に光電変換部１４の光電変換膜４０を密着させ
る。この状態で、光電変換部１４の周縁部分と接続層５
２とに例えば紫外線硬化型接着剤５８を塗布し、室温で
紫外線硬化型接着剤５８を接着、硬化させて、走査回路
部５０および光電変換部１４を固定する。
み方向に上下に重ね、走査回路部５０上に形成した接続
層５２に光電変換部１４の光電変換膜４０を密着させ
る。この状態で、光電変換部１４の周縁部分と接続層５
２とに例えば紫外線硬化型接着剤５８を塗布し、室温で
紫外線硬化型接着剤５８を接着、硬化させて、走査回路
部５０および光電変換部１４を固定する。
【００８２】このとき、接続層５２に光電変換部１４の
光電変換膜４０を密着させた際に、光電変換部側電極４
２によってマイクロスプリング１６が押下され、マイク
ロスプリング１６は光電変換部側電極４２の厚みＴ１の
分だけ図７（Ｃ）中下方に撓んで変形した状態となる。
光電変換膜４０を密着させた際に、光電変換部側電極４
２によってマイクロスプリング１６が押下され、マイク
ロスプリング１６は光電変換部側電極４２の厚みＴ１の
分だけ図７（Ｃ）中下方に撓んで変形した状態となる。
【００８３】これにより、本実施の形態の第２の例に係
る固体撮像素子６０が完成する（図７（Ｃ））。
る固体撮像素子６０が完成する（図７（Ｃ））。
【００８４】本実施の形態の第２の例に係る固体撮像素
子６０は、接続層５２の上面（第２層５６の上面５６
ａ）が平面性よく形成されており、また、真空蒸着法等
により形成した光電変換部１４の下面（光電変換膜４０
の下面４０ａ）も平面性よく形成されているので、接続
層５２に光電変換部１４の光電変換膜４０を密着させた
だけで、走査回路部５０および光電変換部１４を確実に
平行に配設することができる。このため、高精度のフリ
ップチップボンダ等の特別の装置を使用する必要がな
い。また、走査回路部５０および光電変換部１４を接続
するために加える荷重がばらついたり荷重の分布が不均
一になったとしても、光電変換部４０の下面および接続
層５２の上面の密着性が保たれる限り、言い換えれば接
続層５２の剛性が維持され、接続層５２が変形しない限
り、走査回路部５０および光電変換部１４は平行に保持
される。
子６０は、接続層５２の上面（第２層５６の上面５６
ａ）が平面性よく形成されており、また、真空蒸着法等
により形成した光電変換部１４の下面（光電変換膜４０
の下面４０ａ）も平面性よく形成されているので、接続
層５２に光電変換部１４の光電変換膜４０を密着させた
だけで、走査回路部５０および光電変換部１４を確実に
平行に配設することができる。このため、高精度のフリ
ップチップボンダ等の特別の装置を使用する必要がな
い。また、走査回路部５０および光電変換部１４を接続
するために加える荷重がばらついたり荷重の分布が不均
一になったとしても、光電変換部４０の下面および接続
層５２の上面の密着性が保たれる限り、言い換えれば接
続層５２の剛性が維持され、接続層５２が変形しない限
り、走査回路部５０および光電変換部１４は平行に保持
される。
【００８５】また、固体撮像素子６０は、接続層５２に
光電変換部１４の光電変換膜４０を密着させた状態で走
査回路部５０および光電変換部１４が接続されるため、
光電変換部側電極４２の厚みＴ１を制御することにより
マイクロスプリング１６に加わる力が過不足のないよう
に制御することができ、光電変換部側電極４２とマイク
ロスプリング１６との電気的接続の不良や、マイクロス
プリング１６の破壊等を招くことがない。さらに、接続
層５２の第２層５６の上面５６ａがマイクロスプリング
１６の上端と同一平面上に形成されているため、接続層
５２に光電変換部１４の光電変換膜４０を密着させただ
けで、マイクロスプリング１６を所定量正確に変形させ
ることができる。
光電変換部１４の光電変換膜４０を密着させた状態で走
査回路部５０および光電変換部１４が接続されるため、
光電変換部側電極４２の厚みＴ１を制御することにより
マイクロスプリング１６に加わる力が過不足のないよう
に制御することができ、光電変換部側電極４２とマイク
ロスプリング１６との電気的接続の不良や、マイクロス
プリング１６の破壊等を招くことがない。さらに、接続
層５２の第２層５６の上面５６ａがマイクロスプリング
１６の上端と同一平面上に形成されているため、接続層
５２に光電変換部１４の光電変換膜４０を密着させただ
けで、マイクロスプリング１６を所定量正確に変形させ
ることができる。
【００８６】つぎに、本実施の形態の第２の例に係る固
体撮像素子６０のマイクロスプリング１６および接続層
５２の作製方法について、図８を参照して説明する。な
お、図８では、走査回路部５０のＭＯＳトランジスタ等
の一部の部材については図示を省いている。
体撮像素子６０のマイクロスプリング１６および接続層
５２の作製方法について、図８を参照して説明する。な
お、図８では、走査回路部５０のＭＯＳトランジスタ等
の一部の部材については図示を省いている。
【００８７】本実施の形態の第２の例に係る固体撮像素
子６０のマイクロスプリング１６および接続層５２の作
製方法は、基本的には、前記した本実施の形態の第１の
例に係る固体撮像素子１０のマイクロスプリング１６の
作製方法をそのまま用いることができる。
子６０のマイクロスプリング１６および接続層５２の作
製方法は、基本的には、前記した本実施の形態の第１の
例に係る固体撮像素子１０のマイクロスプリング１６の
作製方法をそのまま用いることができる。
【００８８】まず、感光性ポリイミド等の感光性樹脂を
用い、例えばスピンコーティング法等により塗布して、
走査回路部５０上の全面に３〜１０μｍ程度の厚みの樹
脂膜６２を成膜する（図８（Ａ））。このとき、走査回
路部５０の表面には画素電極３０をはじめ半導体プロセ
スに起因する凹凸があるが、スピンコーティング法等に
より上記の厚みに塗布することにより、樹脂膜６２の表
面は略平坦な面に形成される。
用い、例えばスピンコーティング法等により塗布して、
走査回路部５０上の全面に３〜１０μｍ程度の厚みの樹
脂膜６２を成膜する（図８（Ａ））。このとき、走査回
路部５０の表面には画素電極３０をはじめ半導体プロセ
スに起因する凹凸があるが、スピンコーティング法等に
より上記の厚みに塗布することにより、樹脂膜６２の表
面は略平坦な面に形成される。
【００８９】つぎに、フォトリソグラフィ法により、樹
脂膜６２をパターニングし、マイクロスプリング形成箇
所に第１の犠牲層６４を、また、マイクロスプリング形
成箇所の外周の接続層形成箇所に第１層相当部５４ａ
を、それぞれ形成する（図８（Ｂ））。このとき、パタ
ーニング前の樹脂膜６２の表面が平坦であるため、第１
の犠牲層６４の上端と第１層相当部５４ａの上面とは、
図８（Ｂ）中Ｓ１−Ｓ１´で示す同一平面上に形成され
る。
脂膜６２をパターニングし、マイクロスプリング形成箇
所に第１の犠牲層６４を、また、マイクロスプリング形
成箇所の外周の接続層形成箇所に第１層相当部５４ａ
を、それぞれ形成する（図８（Ｂ））。このとき、パタ
ーニング前の樹脂膜６２の表面が平坦であるため、第１
の犠牲層６４の上端と第１層相当部５４ａの上面とは、
図８（Ｂ）中Ｓ１−Ｓ１´で示す同一平面上に形成され
る。
【００９０】つぎに、フォトレジストを用い、フォトリ
ソグラフィ法により、樹脂膜６６を形成する（図８
（Ｃ））。樹脂膜６６は、マイクロスプリング形成箇所
および接続層形成箇所を開口しておくとともに、リフト
オフを行うのに適するように断面形状が下方に向けて幅
狭なテーパ状に形成しておく。
ソグラフィ法により、樹脂膜６６を形成する（図８
（Ｃ））。樹脂膜６６は、マイクロスプリング形成箇所
および接続層形成箇所を開口しておくとともに、リフト
オフを行うのに適するように断面形状が下方に向けて幅
狭なテーパ状に形成しておく。
【００９１】つぎに、真空蒸着法やスパッタ法等によ
り、マイクロスプリング１６の材料である金属１６ａ
を、樹脂膜６６、第１の犠牲層６４および第１層相当部
５４ａの上に均一な厚みに堆積する（図８（Ｄ））。な
お、金属１６ａは、チタン、クロム、金等の金属を単独
で堆積してもよく、また、これらの金属を積層して堆積
してもよい。
り、マイクロスプリング１６の材料である金属１６ａ
を、樹脂膜６６、第１の犠牲層６４および第１層相当部
５４ａの上に均一な厚みに堆積する（図８（Ｄ））。な
お、金属１６ａは、チタン、クロム、金等の金属を単独
で堆積してもよく、また、これらの金属を積層して堆積
してもよい。
【００９２】つぎに、ウエット法等により、堆積した金
属１６ａごと樹脂膜６６をリフトオフして取り除く（図
８（Ｅ））。
属１６ａごと樹脂膜６６をリフトオフして取り除く（図
８（Ｅ））。
【００９３】最後に、プラズマアッシング法等により、
第１の犠牲層６４を除去することで、マイクロスプリン
グ１６および第１層５４および第２層５６からなる接続
層５２を備えた走査回路部５０が完成する（図４
（Ｆ））。マイクロスプリング１６の上端と接続層の上
面とは、図８（Ｆ）中Ｓ２−Ｓ２´で示す同一平面上に
形成される。このとき、第１層５４の側面５４ｂがオー
バーエッチングされるが機能的には問題を生じない。
第１の犠牲層６４を除去することで、マイクロスプリン
グ１６および第１層５４および第２層５６からなる接続
層５２を備えた走査回路部５０が完成する（図４
（Ｆ））。マイクロスプリング１６の上端と接続層の上
面とは、図８（Ｆ）中Ｓ２−Ｓ２´で示す同一平面上に
形成される。このとき、第１層５４の側面５４ｂがオー
バーエッチングされるが機能的には問題を生じない。
【００９４】上記のマイクロスプリング１６および接続
層５２の作製方法は、接続層５２を形成するための特別
の工程を付加することなくマイクロスプリング１６の作
製と同時に接続層５２を作製することができ、マイクロ
スプリング１６の上端と接続層５２の上面とを容易にか
つ確実に同一平面上に形成することができる。
層５２の作製方法は、接続層５２を形成するための特別
の工程を付加することなくマイクロスプリング１６の作
製と同時に接続層５２を作製することができ、マイクロ
スプリング１６の上端と接続層５２の上面とを容易にか
つ確実に同一平面上に形成することができる。
【００９５】つぎに、固体撮像素子６０の変形例につい
て、図９を参照して説明する。
て、図９を参照して説明する。
【００９６】固体撮像素子６８は、図９に示すように、
透明電極７０および光電変換膜７２が接続層７４の内側
の領域に形成され、接続層７４が透明基板３６に直接接
する構造となっている点が固体撮像素子６０と異なる。
透明電極７０および光電変換膜７２が接続層７４の内側
の領域に形成され、接続層７４が透明基板３６に直接接
する構造となっている点が固体撮像素子６０と異なる。
【００９７】上記のように構成した固体撮像素子６８
は、透明電極７０が接続層７４にかからない（覆わな
い）ので、透明電極７０に高電圧を印加した場合であっ
ても接続層７４が絶縁破壊を起こすおそれがない。
は、透明電極７０が接続層７４にかからない（覆わな
い）ので、透明電極７０に高電圧を印加した場合であっ
ても接続層７４が絶縁破壊を起こすおそれがない。
【００９８】以上、本実施の形態の第２の例およびその
変形例について説明したが、本実施の形態の第２の例お
よびその変形例に係る固体撮像素子の接続層は、各実施
例のように電気的接続部としてのマイクロスプリングと
組み合わせるのみでなく、電気的接続部としての従来の
マイクロバンプと組み合わせてもよい。
変形例について説明したが、本実施の形態の第２の例お
よびその変形例に係る固体撮像素子の接続層は、各実施
例のように電気的接続部としてのマイクロスプリングと
組み合わせるのみでなく、電気的接続部としての従来の
マイクロバンプと組み合わせてもよい。
【００９９】マイクロバンプと接続層を組み合わせた固
体撮像素子の参考例について、図１０を参照して説明す
る。
体撮像素子の参考例について、図１０を参照して説明す
る。
【０１００】走査回路部１００に形成されたマイクロバ
ンプ１０２は、ポリイミド樹脂を心材１０４ａとし、表
面は金属層１０６ａで覆われている。一方、接続層１０
８も、マイクロバンプ１０２と同様に、ポリイミド樹脂
で形成した第１層１０４ｂおよび金属層からなる第２層
１０６ｂにより構成されている（図１０（Ａ））。この
場合、心材１０４ａおよび第１層１０４ｂはそれぞれの
表面が同一平面上に形成され、さらに金属層１０６ａお
よび第２層１０６ｂが同一の厚みで、それぞれの表面が
同一平面上に形成される。これらマイクロバンプ１０２
および接続層１０８は、本実施の形態の第２の例と略同
様の作製手順で形成される。すなわち、マイクロバンプ
１０２の心材１０４ａとなる樹脂層の開口部を変更する
とともにマイクロスプリングの第１犠牲層を除去する工
程を省略する点のみが本実施の形態の第２の例と異な
る。
ンプ１０２は、ポリイミド樹脂を心材１０４ａとし、表
面は金属層１０６ａで覆われている。一方、接続層１０
８も、マイクロバンプ１０２と同様に、ポリイミド樹脂
で形成した第１層１０４ｂおよび金属層からなる第２層
１０６ｂにより構成されている（図１０（Ａ））。この
場合、心材１０４ａおよび第１層１０４ｂはそれぞれの
表面が同一平面上に形成され、さらに金属層１０６ａお
よび第２層１０６ｂが同一の厚みで、それぞれの表面が
同一平面上に形成される。これらマイクロバンプ１０２
および接続層１０８は、本実施の形態の第２の例と略同
様の作製手順で形成される。すなわち、マイクロバンプ
１０２の心材１０４ａとなる樹脂層の開口部を変更する
とともにマイクロスプリングの第１犠牲層を除去する工
程を省略する点のみが本実施の形態の第２の例と異な
る。
【０１０１】そして、本実施の形態の第２の例と同様の
方法により、走査回路部１００の上に光電変換部１４を
重ねて、接続し、固定して、固体撮像素子１１０が完成
する（図１０（Ｂ））。
方法により、走査回路部１００の上に光電変換部１４を
重ねて、接続し、固定して、固体撮像素子１１０が完成
する（図１０（Ｂ））。
【０１０２】上記参考例においても、接続層１０８の効
果が発揮され、マイクロバンプ１０２の変形量を一定に
制御することができる。
果が発揮され、マイクロバンプ１０２の変形量を一定に
制御することができる。
【０１０３】
【発明の効果】本発明に係る半導体装置によれば、第１
の素子および第２の素子を厚さ方向に上下に配設して電
気的に接続してなる半導体装置であって、第１の素子上
に変形可能なマイクロスプリングが設けられ、マイクロ
スプリングによって第１の素子および第２の素子を電気
的に接続してなるため、従来の接続部の加熱処理に起因
した接続する素子材料の耐熱性上の制約がない。また、
接続箇所の応力による装置の機能の劣化や素子の損傷の
おそれがなく、さらにまた、環境温度の変動による装置
の機能の劣化や素子の損傷のおそれもない。またさら
に、接続部の高さ寸法のバラツキによって生じていた従
来の光電変換膜の損傷の問題が一層軽減される。さら
に、隣り合う接続部が接触して隣り合う電極間の短絡を
生じるおそれがない。このため、素子の電極を狭いピッ
チで配設することができ、装置の小型化、高度集積化を
図ることができる。
の素子および第２の素子を厚さ方向に上下に配設して電
気的に接続してなる半導体装置であって、第１の素子上
に変形可能なマイクロスプリングが設けられ、マイクロ
スプリングによって第１の素子および第２の素子を電気
的に接続してなるため、従来の接続部の加熱処理に起因
した接続する素子材料の耐熱性上の制約がない。また、
接続箇所の応力による装置の機能の劣化や素子の損傷の
おそれがなく、さらにまた、環境温度の変動による装置
の機能の劣化や素子の損傷のおそれもない。またさら
に、接続部の高さ寸法のバラツキによって生じていた従
来の光電変換膜の損傷の問題が一層軽減される。さら
に、隣り合う接続部が接触して隣り合う電極間の短絡を
生じるおそれがない。このため、素子の電極を狭いピッ
チで配設することができ、装置の小型化、高度集積化を
図ることができる。
【０１０４】また、本発明に係る半導体装置によれば、
マイクロスプリングが溶断可能に設けられてなるため、
一方の素子からマイクロスプリングに過大な電流が流れ
こんだときに、他方の素子を保護することができる。
マイクロスプリングが溶断可能に設けられてなるため、
一方の素子からマイクロスプリングに過大な電流が流れ
こんだときに、他方の素子を保護することができる。
【０１０５】また、本発明に係る半導体装置によれば、
マイクロスプリングが高抵抗に形成されてなるため、一
方の素子からマイクロスプリングに過大な電流が流れこ
んだときに他方の素子を保護することができる。
マイクロスプリングが高抵抗に形成されてなるため、一
方の素子からマイクロスプリングに過大な電流が流れこ
んだときに他方の素子を保護することができる。
【０１０６】また、本発明に係る半導体装置によれば、
第１の素子および第２の素子の間に接続層が設けられ、
接続層によって第１の素子および第２の素子を構造的に
接続してなるため、接続層により第１の素子および第２
の素子の構造的な接続が確保される。
第１の素子および第２の素子の間に接続層が設けられ、
接続層によって第１の素子および第２の素子を構造的に
接続してなるため、接続層により第１の素子および第２
の素子の構造的な接続が確保される。
【０１０７】また、本発明に係る半導体装置によれば、
接続層が紫外線硬化型接着剤で形成されたものであるた
め、加熱処理を伴うことなく第１の素子および第２の素
子の構造的な接続を行うことができ、加熱処理に伴う従
来の問題点を生じることがない。
接続層が紫外線硬化型接着剤で形成されたものであるた
め、加熱処理を伴うことなく第１の素子および第２の素
子の構造的な接続を行うことができ、加熱処理に伴う従
来の問題点を生じることがない。
【０１０８】また、本発明に係る半導体装置によれば、
接続層が成膜材料を成膜して形成されたものであるた
め、第１の素子および第２の素子を密着させて構造的に
接続するときに加える荷重がばらついたりあるいは荷重
の分布が不均一であっても、接続層の剛性の範囲内であ
って均一な厚みに形成した接続層と第２の素子との密着
が保たれる範囲内であれば、第１の素子と第２の素子と
を確実に平行に配設することができる。
接続層が成膜材料を成膜して形成されたものであるた
め、第１の素子および第２の素子を密着させて構造的に
接続するときに加える荷重がばらついたりあるいは荷重
の分布が不均一であっても、接続層の剛性の範囲内であ
って均一な厚みに形成した接続層と第２の素子との密着
が保たれる範囲内であれば、第１の素子と第２の素子と
を確実に平行に配設することができる。
【０１０９】また、本発明に係る半導体装置によれば、
第２の素子の下面に突出して電極が形成され、接続層の
上面とマイクロスプリングの上端とが同一平面上に形成
され、第２の素子の下面および接続層の上面が密着され
て配設されることにより電極が該マイクロスプリングの
上端に接するように配設されてなるため、電極の厚みを
調整することにより、マイクロイスプリングの変形量を
正確に制御することができ、変形量が不十分なときに生
じ得るマイクロイスプリングと電極との接触不良や変形
量が過剰なときに生じ得るマイクロイスプリングの破壊
等のおそれがない。
第２の素子の下面に突出して電極が形成され、接続層の
上面とマイクロスプリングの上端とが同一平面上に形成
され、第２の素子の下面および接続層の上面が密着され
て配設されることにより電極が該マイクロスプリングの
上端に接するように配設されてなるため、電極の厚みを
調整することにより、マイクロイスプリングの変形量を
正確に制御することができ、変形量が不十分なときに生
じ得るマイクロイスプリングと電極との接触不良や変形
量が過剰なときに生じ得るマイクロイスプリングの破壊
等のおそれがない。
【０１１０】また、本発明に係る半導体装置によれば、
第１の素子が、半導体基板上に画素ごとに電荷蓄積部、
電荷読み出し部を備えてなる走査回路部であり、第２の
素子が、光電変換部であり、走査回路部および光電変換
部を電気的に接続することにより固体撮像素子として機
能するものであるため、上記の本発明の効果を好適に得
ることができる。
第１の素子が、半導体基板上に画素ごとに電荷蓄積部、
電荷読み出し部を備えてなる走査回路部であり、第２の
素子が、光電変換部であり、走査回路部および光電変換
部を電気的に接続することにより固体撮像素子として機
能するものであるため、上記の本発明の効果を好適に得
ることができる。
【０１１１】また、本発明に係る半導体装置によれば、
光電変換部が非晶質セレンを主体とする光電変換膜を有
するため、光電変換膜の機能を十全に発揮することがで
きる。
光電変換部が非晶質セレンを主体とする光電変換膜を有
するため、光電変換膜の機能を十全に発揮することがで
きる。
【０１１２】また、本発明に係る半導体装置の製造方法
によれば、マイクロスプリングを形成するプロセスが、
第１の素子上に第１の犠牲層を形成する工程と、第１の
素子上の第１の犠牲層の周囲に第２の犠牲層を形成する
工程と、第１の犠牲層および第２の犠牲層の上にマイク
ロスプリングの材料を成膜する工程と、マイクロスプリ
ングの材料が成膜された第２の犠牲層をリフトオフして
除去する工程と、第１の犠牲層を除去する工程とを含む
ため、上記の本発明の効果を奏するマイクロスプリング
を好適に形成することができる。
によれば、マイクロスプリングを形成するプロセスが、
第１の素子上に第１の犠牲層を形成する工程と、第１の
素子上の第１の犠牲層の周囲に第２の犠牲層を形成する
工程と、第１の犠牲層および第２の犠牲層の上にマイク
ロスプリングの材料を成膜する工程と、マイクロスプリ
ングの材料が成膜された第２の犠牲層をリフトオフして
除去する工程と、第１の犠牲層を除去する工程とを含む
ため、上記の本発明の効果を奏するマイクロスプリング
を好適に形成することができる。
【０１１３】また、本発明に係る半導体装置の製造方法
によれば、第１の犠牲層を成膜する際に第１の犠牲層の
材料を用いて同時に接続層の下層を成膜し、第１の犠牲
層および第２の犠牲層の上にマイクロスプリングの材料
を成膜する際にマイクロスプリングの材料を用いて同時
に接続層の下層の上に接続層の上層を成膜するため、マ
イクロスプリングの上端と接続層の上面とを容易にかつ
確実に同一平面上に形成することができる。
によれば、第１の犠牲層を成膜する際に第１の犠牲層の
材料を用いて同時に接続層の下層を成膜し、第１の犠牲
層および第２の犠牲層の上にマイクロスプリングの材料
を成膜する際にマイクロスプリングの材料を用いて同時
に接続層の下層の上に接続層の上層を成膜するため、マ
イクロスプリングの上端と接続層の上面とを容易にかつ
確実に同一平面上に形成することができる。
【図１】従来の積層型固体撮像素子の２画素分の断面図
である。
である。
【図２】本実施の形態の第１の例に係る積層型固体撮像
素子の２画素分の断面図である。
素子の２画素分の断面図である。
【図３】走査回路部と光電変換部とを接続して本実施の
形態の第１の例に係る積層型固体撮像素子を作製すると
きの接続方法を説明するためのものであり、（Ａ）は準
備した光電変換部を示す図であり、（Ｂ）は準備した走
査回路部を示す図であり、（Ｃ）は接続層を介して走査
回路部と光電変換部とを接続した状態を示す図である。
形態の第１の例に係る積層型固体撮像素子を作製すると
きの接続方法を説明するためのものであり、（Ａ）は準
備した光電変換部を示す図であり、（Ｂ）は準備した走
査回路部を示す図であり、（Ｃ）は接続層を介して走査
回路部と光電変換部とを接続した状態を示す図である。
【図４】本実施の形態の第１の例に係る積層型固体撮像
素子のマイクロスプリングの作製方法を説明するための
ものであり、（Ａ）は第１の犠牲層を形成した状態を示
す図であり、（Ｂ）は第２の犠牲層を形成した状態を示
す図であり、（Ｃ）は金属を成膜した状態を示す図であ
り、（Ｄ）は第２の犠牲層を除去した状態を示す図であ
り、（Ｅ）は第１の犠牲層を除去してマイクロスプリン
グを完成した状態を示す図である。
素子のマイクロスプリングの作製方法を説明するための
ものであり、（Ａ）は第１の犠牲層を形成した状態を示
す図であり、（Ｂ）は第２の犠牲層を形成した状態を示
す図であり、（Ｃ）は金属を成膜した状態を示す図であ
り、（Ｄ）は第２の犠牲層を除去した状態を示す図であ
り、（Ｅ）は第１の犠牲層を除去してマイクロスプリン
グを完成した状態を示す図である。
【図５】本実施の形態の第１の例に係る積層型固体撮像
素子のマイクロスプリングの第１の変形例を示す図であ
る。
素子のマイクロスプリングの第１の変形例を示す図であ
る。
【図６】本実施の形態の第１の例に係る積層型固体撮像
素子のマイクロスプリングの第２の変形例を示す図であ
る。
素子のマイクロスプリングの第２の変形例を示す図であ
る。
【図７】走査回路部と光電変換部とを接続して本実施の
形態の第２の例に係る積層型固体撮像素子を作製すると
きの接続方法を説明するためのものであり、（Ａ）は準
備した光電変換部を示す図であり、（Ｂ）は準備した走
査回路部を示す図であり、（Ｃ）は接続層を介して走査
回路部と光電変換部とを接続した状態を示す図である。
形態の第２の例に係る積層型固体撮像素子を作製すると
きの接続方法を説明するためのものであり、（Ａ）は準
備した光電変換部を示す図であり、（Ｂ）は準備した走
査回路部を示す図であり、（Ｃ）は接続層を介して走査
回路部と光電変換部とを接続した状態を示す図である。
【図８】本実施の形態の第２の例に係る積層型固体撮像
素子のマイクロスプリングおよび接続層の作製方法を説
明するためのものであり、（Ａ）はマイクロスプリング
の第１の犠牲層および接続層の第１層のもととなる樹脂
層を形成した状態を示す図であり、（Ｂ）は第１の犠牲
層および第１層を形成した状態を示す図であり、（Ｃ）
はマイクロスプリングの第２の犠牲層および接続層の第
２層のもととなる樹脂層を形成した状態を示す図であ
り、（Ｄ）は金属を成膜した状態を示す図であり、
（Ｅ）は第２の犠牲層を除去した状態を示す図であり、
（Ｆ）は第１の犠牲層を除去してマイクロスプリングお
よび接続層を完成した状態を示す図である。
素子のマイクロスプリングおよび接続層の作製方法を説
明するためのものであり、（Ａ）はマイクロスプリング
の第１の犠牲層および接続層の第１層のもととなる樹脂
層を形成した状態を示す図であり、（Ｂ）は第１の犠牲
層および第１層を形成した状態を示す図であり、（Ｃ）
はマイクロスプリングの第２の犠牲層および接続層の第
２層のもととなる樹脂層を形成した状態を示す図であ
り、（Ｄ）は金属を成膜した状態を示す図であり、
（Ｅ）は第２の犠牲層を除去した状態を示す図であり、
（Ｆ）は第１の犠牲層を除去してマイクロスプリングお
よび接続層を完成した状態を示す図である。
【図９】本実施の形態の第２の例に係る積層型固体撮像
素子の変形例を示す図である。
素子の変形例を示す図である。
【図１０】本実施の形態の第２の例の接続層を用いた参
考例の積層型固体撮像素子を説明するためのものであ
り、（Ａ）はマイクロバンプおよび接続層が形成された
走査回路部を示す図であり、（Ｂ）は完成した参考例の
積層型固体撮像素子を示す図である。
考例の積層型固体撮像素子を説明するためのものであ
り、（Ａ）はマイクロバンプおよび接続層が形成された
走査回路部を示す図であり、（Ｂ）は完成した参考例の
積層型固体撮像素子を示す図である。
１０、６０、６８ 固体撮像素子
１２、５０ 走査回路部
１４ 光電変換部
１６、４６、４８ マイクロスプリング
１６ａ 金属
１８、５２、７４ 接続層
１８ａ、５８ 紫外線硬化型接着剤
２０ 半導体基板
２２ 電荷蓄積部
２４ 電荷読み出し部
２６ ゲート電極
２８ 第１電極
３０ 画素電極
３２ 第２電極
３６ 透明基板
３８、７０ 透明電極
４０、７２ 光電変換膜
４２ 光電変換部側電極
４４、６４ 第１の犠牲層
４６ 第２の犠牲層
５４ 第１層
５４ａ 第１層相当部
５６ 第２層
６２、６６ 樹脂膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/146 Ｈ０１Ｌ 27/14 Ｆ
31/02 31/02 Ｂ
Ｈ０４Ｎ 5/335 21/92 ６０２Ｇ
６０４Ｃ
(72)発明者 江刺 正喜
東京都世田谷区砧一丁目10番11号 日本放
送協会 放送技術研究所内
Ｆターム(参考） 4M118 AA08 AA10 AB01 BA19 CA15
CB05 CB14 HA24 HA29
5C024 CY47 EX43
5F044 RR00 RR02
5F088 AA05 AB05 BA13 BA18 BB03
JA01 JA09 JA20
Claims (11)
- 【請求項１】 第１の素子および第２の素子を厚さ方向
に上下に配設して電気的に接続してなる半導体装置であ
って、 該第１の素子上に変形可能なマイクロスプリングが設け
られ、該マイクロスプリングによって該第１の素子およ
び該第２の素子を電気的に接続してなることを特徴とす
る半導体装置。 - 【請求項２】 前記マイクロスプリングが溶断可能に設
けられてなることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記マイクロスプリングが高抵抗に形成
されてなることを特徴とする請求項１または２に記載の
半導体装置。 - 【請求項４】 前記第１の素子および前記第２の素子の
間に接続層が設けられ、該接続層によって該第１の素子
および該第２の素子を構造的に接続してなることを特徴
とする請求項１〜３のいずれか１項に記載の半導体装
置。 - 【請求項５】 前記接続層は、紫外線硬化型接着剤で形
成されてなることを特徴とする請求項４記載の半導体装
置。 - 【請求項６】 前記接続層は、成膜材料を成膜して形成
されてなることを特徴とする請求項４記載の半導体装
置。 - 【請求項７】 前記第２の素子の下面に突出して電極が
形成され、 前記接続層の上面と前記マイクロスプリングの上端とが
同一平面上に形成され、 該第２の素子の下面および該接続層の上面が密着されて
配設されることにより該電極が該マイクロスプリングの
上端に接するように配設されてなることを特徴とする請
求項６記載の半導体装置。 - 【請求項８】 前記第１の素子が、半導体基板上に画素
ごとに電荷蓄積部、電荷読み出し部を備えてなる走査回
路部であり、 前記第２の素子が、光電変換部であり、 該走査回路部および該光電変換部を電気的に接続するこ
とにより固体撮像素子として機能することを特徴とする
請求項１〜４、６、７のいずれか１項に記載の半導体装
置。 - 【請求項９】 前記光電変換部が非晶質セレンを主体と
する光電変換膜を有することを特徴とする請求項８記載
の半導体装置。 - 【請求項１０】 請求項１〜４、６〜９のいずれか１項
に記載の半導体装置の製造方法であって、 マイクロスプリングを形成するプロセスが、第１の素子
上に第１の犠牲層を成膜する工程と、第１の素子上の第
１の犠牲層の周囲に第２の犠牲層を成膜する工程と、第
１の犠牲層および第２の犠牲層の上にマイクロスプリン
グの材料を成膜する工程と、マイクロスプリングの材料
が成膜された第２の犠牲層をリフトオフして除去する工
程と、第１の犠牲層を除去する工程とを含むことを特徴
とする半導体装置の製造方法。 - 【請求項１１】 前記第１の犠牲層を成膜する際に該第
１の犠牲層の材料を用いて同時に接続層の下層を成膜
し、前記第１の犠牲層および第２の犠牲層の上にマイク
ロスプリングの材料を成膜する際に該マイクロスプリン
グの材料を用いて同時に該接続層の下層の上に該接続層
の上層を成膜することを特徴とする請求項１０記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002128656A JP4167443B2 (ja) | 2002-01-30 | 2002-04-30 | 固体撮像素子 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002022036 | 2002-01-30 | ||
| JP2002-22036 | 2002-01-30 | ||
| JP2002128656A JP4167443B2 (ja) | 2002-01-30 | 2002-04-30 | 固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003298012A true JP2003298012A (ja) | 2003-10-17 |
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ID=29404769
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005114749A1 (en) * | 2004-05-21 | 2005-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2006173611A (ja) * | 2004-12-14 | 2006-06-29 | Palo Alto Research Center Inc | ばね構造の形成方法 |
| JP2007214191A (ja) * | 2006-02-07 | 2007-08-23 | Sumitomo Heavy Ind Ltd | 放射線検出器および放射線検査装置 |
| JP2008270787A (ja) * | 2007-03-26 | 2008-11-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2008142968A1 (ja) * | 2007-05-21 | 2008-11-27 | Shimadzu Corporation | 撮像素子およびそれを備えた撮像装置 |
| US7554169B2 (en) | 2002-12-17 | 2009-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2010501115A (ja) * | 2006-08-17 | 2010-01-14 | エヌエックスピー ビー ヴィ | 基板と基板上の突起電極との間の応力低減 |
| KR101194452B1 (ko) | 2004-02-27 | 2012-10-24 | 헵타곤 마이크로 옵틱스 피티이. 리미티드 | 광전자 기기 상의 마이크로 광학 기기 |
| WO2013065101A1 (ja) | 2011-10-31 | 2013-05-10 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| WO2014109014A1 (ja) | 2013-01-09 | 2014-07-17 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| JP2015524155A (ja) * | 2012-02-15 | 2015-08-20 | オラクル・インターナショナル・コーポレイション | 圧縮可能な構造を用いたマルチチップモジュールにおけるアライメントの維持 |
| WO2017081798A1 (ja) * | 2015-11-12 | 2017-05-18 | 株式会社島津製作所 | 半導体装置、半導体検出器並びにそれらの製造方法、半導体チップまたは基板 |
-
2002
- 2002-04-30 JP JP2002128656A patent/JP4167443B2/ja not_active Expired - Fee Related
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8153506B2 (en) | 2002-12-17 | 2012-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7554169B2 (en) | 2002-12-17 | 2009-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7939831B2 (en) | 2002-12-17 | 2011-05-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| KR101194452B1 (ko) | 2004-02-27 | 2012-10-24 | 헵타곤 마이크로 옵틱스 피티이. 리미티드 | 광전자 기기 상의 마이크로 광학 기기 |
| US8258512B2 (en) | 2004-05-21 | 2012-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| WO2005114749A1 (en) * | 2004-05-21 | 2005-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR101197084B1 (ko) | 2004-05-21 | 2012-11-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
| US7691686B2 (en) | 2004-05-21 | 2010-04-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2006173611A (ja) * | 2004-12-14 | 2006-06-29 | Palo Alto Research Center Inc | ばね構造の形成方法 |
| JP4704904B2 (ja) * | 2004-12-14 | 2011-06-22 | パロ・アルト・リサーチ・センター・インコーポレーテッド | ばね構造の形成方法 |
| JP2007214191A (ja) * | 2006-02-07 | 2007-08-23 | Sumitomo Heavy Ind Ltd | 放射線検出器および放射線検査装置 |
| JP2010501115A (ja) * | 2006-08-17 | 2010-01-14 | エヌエックスピー ビー ヴィ | 基板と基板上の突起電極との間の応力低減 |
| US8619003B2 (en) | 2007-03-26 | 2013-12-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with wireless communication |
| US8902123B2 (en) | 2007-03-26 | 2014-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with wireless communication |
| JP2008270787A (ja) * | 2007-03-26 | 2008-11-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2008142968A1 (ja) * | 2007-05-21 | 2008-11-27 | Shimadzu Corporation | 撮像素子およびそれを備えた撮像装置 |
| WO2013065101A1 (ja) | 2011-10-31 | 2013-05-10 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| JP2015524155A (ja) * | 2012-02-15 | 2015-08-20 | オラクル・インターナショナル・コーポレイション | 圧縮可能な構造を用いたマルチチップモジュールにおけるアライメントの維持 |
| WO2014109014A1 (ja) | 2013-01-09 | 2014-07-17 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| US10468365B2 (en) | 2015-11-12 | 2019-11-05 | Shimadzu Corporation | Semiconductor device and semiconductor detector, methods for manufacturing same, and semiconductor chip or substrate |
| WO2017081798A1 (ja) * | 2015-11-12 | 2017-05-18 | 株式会社島津製作所 | 半導体装置、半導体検出器並びにそれらの製造方法、半導体チップまたは基板 |
| JPWO2017081798A1 (ja) * | 2015-11-12 | 2018-08-30 | 株式会社島津製作所 | 半導体装置、半導体検出器並びにそれらの製造方法、半導体チップまたは基板 |
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| A977 | Report on retrieval |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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