CN103247588A - 包括各向异性导电层的微电子器件及其形成方法 - Google Patents

包括各向异性导电层的微电子器件及其形成方法 Download PDF

Info

Publication number
CN103247588A
CN103247588A CN2013100426160A CN201310042616A CN103247588A CN 103247588 A CN103247588 A CN 103247588A CN 2013100426160 A CN2013100426160 A CN 2013100426160A CN 201310042616 A CN201310042616 A CN 201310042616A CN 103247588 A CN103247588 A CN 103247588A
Authority
CN
China
Prior art keywords
electrode
substrate
microelectronic component
insulating barrier
conducting particles
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2013100426160A
Other languages
English (en)
Inventor
李晋硕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of CN103247588A publication Critical patent/CN103247588A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01B—CABLES; CONDUCTORS; INSULATORS; SELECTION OF MATERIALS FOR THEIR CONDUCTIVE, INSULATING OR DIELECTRIC PROPERTIES
    • H01B5/00—Non-insulated conductors or conductive bodies characterised by their form
    • H01B5/16—Non-insulated conductors or conductive bodies characterised by their form comprising conductive material in insulating or poorly conductive material, e.g. conductive rubber
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
    • H05K3/323—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives by applying an anisotropic conductive adhesive layer over an array of pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09709—Staggered pads, lands or terminals; Parallel conductors in different planes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base

Abstract

公开了一种包括各向异性导电层的微电子器件及其形成方法。该微电子器件包括：第一基板；布置在所述第一基板上的第一电极；覆盖所述第一电极的绝缘层，所述绝缘层包括在所述第一电极上的开口；和在所述绝缘层上的各向异性导电膜，所述各向异性导电膜包括通过所述开口电连接至所述第一电极的导电粒子。

Description

包括各向异性导电层的微电子器件及其形成方法
相关申请的交叉引用
本申请要求2012年2月8日在韩国知识产权局提交的韩国专利申请No.10-2012-0012882的优先权，该申请的公开内容通过引用整体合并于此。
技术领域
示例实施例涉及微电子器件及其形成方法，并且更具体地，涉及包括各向异性导电层的微电子器件及其形成方法。
背景技术
使用各向异性导电膜（ACF）的互连方法广泛用于电连接两个基板，每个基板具有多个电极。ACF包括分散在基体中的多个导电粒子，例如，多个导电粒子布置在待彼此连接的两个基板的电极之间并且电连接这两个基板。通过ACF连接的基板可以是例如普通的印刷电路板（PCB）、柔性印刷电路（FPC）和集成电路芯片中的一种或多种。
用于传送和接收大量数据的一些应用包括诸多电极。在小型应用的情况中，每单位面积的电极数量增加，从而缩短电极之间的距离。如果电极之间的距离缩短，则ACF的导电粒子可能接触不必要的电极，从而造成电极之间的短路以及互连故障。
发明内容
示例实施例提供一种包括ACF的微电子器件，该微电子器件可以通过防止电极之间的短路来增加电极的密度。
示例实施例还提供一种用于形成包括ACF的微电子器件的方法，该微电子器件可以通过防止电极之间的短路来增加电极的密度。
根据实施例，提供一种微电子器件，该微电子器件包括：第一基板；布置在所述第一基板上的第一电极；覆盖所述第一电极的绝缘层，所述绝缘层包括在所述第一电极上的开口；和在所述绝缘层上的各向异性导电膜，所述各向异性导电膜包括通过所述开口电连接至所述第一电极的导电粒子。
所述开口可以包括具有与所述导电粒子相对应的形状的侧壁。
所述开口可以包括具有弯曲截面的侧壁。
所述开口的侧壁可以具有弧形截面。
所述第一电极和所述导电粒子可以通过所述开口彼此接触。
所述开口的面对所述第一电极的表面的宽度可以等于或小于所述开口的面对所述各向异性导电膜的表面的宽度。
所述微电子器件可以进一步包括：面对所述第一基板的第二基板，所述各向异性导电膜布置在所述第一基板和所述第二基板之间；和位于所述第二基板上的第二电极，所述第二电极面对所述第一电极并且与所述第一电极重叠，并且所述第二电极和所述导电粒子彼此电连接。
所述绝缘层的厚度可以等于或小于所述导电粒子的最小宽度。
所述导电粒子可以位于所述第一电极上，所述第一电极中的每一个第一电极电连接至布置在该第一电极上的相应导电粒子。
每一个第一电极可以通过所述开口电连接至在该第一电极上的所述导电粒子。
每一个第一电极可以与相应的开口完全重叠，使得在相邻的第一电极之间不存在开口。
所述绝缘层可以是与所有的所述第一电极同时重叠的单个层。
所述微电子器件可以进一步包括：面对所述第一基板的第二基板，所述各向异性导电膜布置在所述第一基板和所述第二基板之间；和位于所述第二基板上的多个第二电极，所述第二电极面对所述第一电极并且与所述第一电极重叠，所述第二电极和所述导电粒子彼此电连接，并且布置在所述第一电极和所述第二电极的重叠区域上的所述导电粒子分别电连接至所述第二电极。
所述第一电极中的每一个第一电极可以具有第一区域和第二区域，所述第二区域具有小于所述第一区域的宽度。
所述多个第二电极可以与所述多个第一电极的第一区域重叠。
所述多个第一电极中的相邻第一电极之间的最短距离可以是所述多个第一电极中的一个第一电极的第一区域和与所述一个第一电极相邻的第一电极的第二区域之间的距离。
所述多个第二电极可以排列成多行，所述多个第二电极中的相邻第二电极位于所述多行中的不同行中。
根据另一实施例，还提供一种形成微电子器件的方法，该方法包括：在第一基板上形成第一电极；形成覆盖所述第一电极的绝缘层；在所述绝缘层上提供各向异性导电膜，所述各向异性导电膜包括分散在基体中的导电粒子；在第二基板上形成第二电极；在所述各向异性导电膜上排列具有所述第二电极的第二基板，使得所述第一电极和所述第二电极彼此重叠；以及挤压所述第一基板和所述第二基板，使得所述第一电极和所述第二电极相对彼此挤压，其中所述各向异性导电膜在所述第一电极和所述第二电极之间。
挤压所述第一基板和所述第二基板可以包括：通过所述导电粒子在所述绝缘层中形成开口，使得所述导电粒子电连接至所述第一电极。
可以仅仅在所述第一电极和所述第二电极的重叠区域中形成所述开口，使得相邻的第一电极之间的区域或者相邻的第二电极之间的区域不包括开口。
附图说明
通过参照附图详细描述示例实施例的优选实施例，示例实施例的上述及其它特征和优点将变得更加明显，在附图中：
图1是根据实施例的微电子器件的截面图；
图2是布置在图1所示第一基板上的第一电极的排列的平面图；
图3是沿图2的线III-III'截取的截面图；
图4是布置在图1所示第二基板上的第二电极的排列的平面图；
图5是沿图4的线V-V'截取的截面图；
图6是图1的部分VI的放大图；
图7是根据另一实施例的微电子器件的截面图；
图8是根据又一实施例的微电子器件的截面图；
图9是根据又一实施例的微电子器件的截面图；
图10是位于图9所示第一基板上的第一电极的排列的平面图；
图11是沿图10的线XI-XI'截取的截面图；
图12是布置在图9所示第二基板上的第二电极的排列的平面图；
图13是沿图12的线XIII-XIII'截取的截面图；以及
图14至图18是根据实施例的用于形成微电子器件的方法中各阶段的截面图。
具体实施方式
现在将在下文中参照其中示出本发明优选实施例的附图更充分地描述示例实施例。然而，示例实施例可以采用不同的形式来具体实现，而不应当被解释为限于在本文中阐述的实施例。相反地，提供这些实施例，使得本公开内容将是详尽和完整的，并且将向本领域技术人员充分地传达本发明的范围。在整篇说明书中，相同的附图标记始终指代相同的部件。在附图中，为清楚起见，层和区域的厚度可以被放大。
还将理解，当层被提及位于另一层或基板“上”时，其可以直接位于另一层或基板上，或者也可以存在中间层。相比之下，当元件被提及为“直接”位于另一元件“上”时，不存在中间元件。
图1是根据实施例的微电子器件的截面图。
参照图1，根据实施例的微电子器件可以包括第一基板110、布置在第一基板110上的第一电极120、覆盖第一电极120的绝缘层300、布置在绝缘层300上的各向异性导电膜（ACF）400、面对第一基板110的第二基板210、以及布置在第二基板210上以面对第一电极110同时与第一电极110重叠的第二电极220，其中各向异性导电膜400布置在第一基板110和第二基板210之间。
第一基板110可以包括各种类型的基板。例如，第一基板110可以包括普通的印刷电路板（PCB）、柔性印刷电路（FPC）、集成电路芯片、半导体晶片、诸如玻璃或塑料的绝缘基板，等等。第一基板110可以包括位于其表面上或者内部的连接导线。进一步，第一基板110可包括至少一个绝缘层和穿过绝缘层的通孔或触点。
第一电极120形成在第一基板110上。第一电极120可以是形成在第一基板110上的、用于将包括在第一基板110中的连接导线连接至除第一基板110以外的电子器件中或第一基板110中的其它导线的电极。
应注意，尽管图1图示出位于第一基板110上的5个第一电极120，但第一电极120的数量并不限于此。将参照图2和图3更详细地描述第一电极120。图2是位于第一基板110上的第一电极120的排列的平面图，并且图3是沿图2的线III-III'截取的截面图。
参照图2和图3，多个第一电极120中的至少一个可具有第一区域121a和第二区域121b，第一区域121a具有第一宽度，第二区域121b连接至第一区域121a并且具有小于第一宽度的第二宽度。在这里，“宽度”可以沿与特定图案的延伸方向相交的方向测量。第一区域121a可以是通过延伸第二区域121b的宽度而形成的延伸部分。在一些实施例中，第一区域121a形成在末端，并且第二区域121b沿一个方向延伸，以连接至连接导线。尽管未示出，但第一电极120可以仅仅包括第一区域，而不包括第二区域，因此第一电极120的第一区域可以通过通孔连接至第一基板110的连接导线。应注意，尽管图2图示出具有长方形的第一区域，但示例实施例并不限于此，例如，第一区域可以具有多边形（例如菱形、六边形）、圆形等等。
第一电极120可以彼此平行排列。在一些实施例中，相邻的第一电极的第一区域121a可以被排列为彼此不重叠。例如，如图2中所示，电极122和124的第一区域121a可以被排列为与电极121、123和125的第二区域121b相邻。也就是说，电极122和124的第一区域121a中的每一个到相应电极121、123和125的相邻第二区域121b之间的距离可以小于电极122和124的第一区域121a中的每一个到电极121、123和125的相邻第一区域121a之间的距离。换言之，第一电极120可以被排列为每隔一个电极沿垂直轴（即与连接两个相邻的第一电极120的线基本垂直的轴）具有偏移，以使第一电极120的第一区域121a与直接相邻的第一电极的第一区域121a不重叠。
如此，电极121、123和125延伸得比电极122和124长，例如，在第一基板110上延伸到更远的距离，从而电极121、123和125的第一区域121a可以位于电极122和124的终端边缘的外侧。在一些实施例中，电极121、123和125的第一区域121a可以位于同一条线上，例如，可以彼此重叠。类似地，电极122和124的第一区域可以位于同一条线上，例如，可以彼此重叠。然而，电极122和124的第一区域121a所位于的线可以不同于电极121、123和125的第一区域121a所位于的线。例如，用于连接电极122和124的第一区域121a的中心的第一条线与用于连接电极121、123和125的第一区域121a的中心的第二条线可以不重叠，从而第一条线和第二条线可以限定两行第一区域121a。在一些实施例中，第一区域121a可以被排列为使得在这两行中没有重叠区域。在一些实施例中，第一区域121a可以被排列成三行或更多行，并且第一区域121a的各列可以交替排列在每一行中。
在所图示的结构下，由于具有相对大宽度的第一区域121a彼此不直接相邻，因此直接相邻的第一电极120的第二区域121b之间的距离可以缩短，同时在第一电极120的每个第一区域121a到相邻第一电极120之间保持足够长的距离。因此，根据实施例，通过相对宽的第一区域121a可容易实现不同基板的电极之间的连接，同时由于相邻电极之间的距离增大而降低了在该相邻电极之间发生短路的可能性。从而，可以防止由于电极之间不希望的短路而导致的互连故障的可能性，或者基本将该可能性降至最低。
返回参照图1，第二基板210被布置为面对第一基板110并且与第一基板110间隔开预定的距离。第二基板210可以包括各种类型的基板。例如，第二基板210可以包括PCB、FPC、集成电路芯片、半导体晶片、诸如玻璃或塑料的绝缘基板，等等。
第二基板210的类型可以与第一基板110的类型相同或不同。第二基板210可以包括位于其表面上或内部的连接导线。进一步，第二基板210可以包括至少一个绝缘层和穿过绝缘层的通孔或触点。
第二电极220形成在第二基板210上。第二电极220可以是形成在第二基板210上的、用于将包括在第二基板210中的连接导线连接至除第二基板210以外的电子器件中或第二基板210中的其它导线的电极。
应注意，尽管图1图示出位于第二基板210上的2个第二电极220，但第二电极的数量并不限于此。将参照图4和图5更详细地描述第二电极220。图4是位于第二基板210上的第二电极220的排列的平面图，并且图5是沿图4的线V-V'截取的截面图。
参照图4和图5，多个第二电极220可以通过被绝缘层覆盖的通孔或导线连接至第二基板210的连接导线。多个第二电极220可以分别连接至第一电极120。除了多个第二电极220之外，未连接至多个第一电极120的电极也可以进一步排列在第二基板210上。
为了将多个第二电极220分别电连接至多个第一电极120，多个第二电极220和多个第一电极120可以被排列为彼此面对。例如，多个第二电极220和多个第一电极120可以被排列为彼此重叠，以便彼此电连接。
在一些实施例中，多个第二电极220可以被排列为与多个第一电极120的第一区域121a重叠。当第一电极120的第一区域121a如图2所示交替排列时，第二电极220也可以交替排列，例如第二电极220可以仅仅被放置在第一电极120的相应第一区域121a的上方。例如，当第一电极120的第一区域121a被排列成两行，并且第一区域的各列关于每一行交替排列时，多个第二电极220也可以排列成两行，并且第二电极220的各列可以关于每一行交替排列。
在一些实施例中，多个第二电极220的形状可以与重叠的第一区域121a的形状基本相同。例如，如果第一电极120的第一区域为长方形，则与第一电极120的第一区域121a重叠的第二电极220也可以是长方形。如果第一电极120的第一区域121a为圆形，则与第一电极120的第一区域121a重叠的第二电极220也可以是圆形。多个第二电极220的形状可以与第一区域121a的形状基本相同。第二电极220相对于第一区域121a可以具有任何适合的尺寸，即较大、较小或相同。
返回参照图1，绝缘层300可以形成在第一基板110和第一电极120上，以覆盖多个第一电极120。根据实施例，如图1所示，绝缘层300可以形成为一个整体，以完全以及例如连续地覆盖多个第一电极120。从而，可以通过将绝缘层300形成为一个整体，例如同时覆盖所有第一电极120的单个连续层，来简化形成绝缘层300的过程。
绝缘层300可以由普通的绝缘材料制成。例如，绝缘层300可以由能够通过外部压力破裂的材料制成。例如，绝缘层300可以包括穿过绝缘层300的开口300a，例如通过由将在下文中描述的导电粒子施加给绝缘层300的外部压力而形成的开口。在一些实施例中，开口可以形成在绝缘层的与第一电极120中的至少一个重叠的区域中，例如，开口可以形成在第一电极120和第二电极220的重叠区域中。在下文中将参照图6更为详细地描述绝缘层300。
返回参照图1，ACF400布置在绝缘层300和第二基板210之间。ACF400可以包括包含树脂的基体和分散在基体中的多个导电粒子410。基体可以包括热固化树脂或热塑性树脂。在一些实施例中，基体可以通过热被融化或者通过紫外光被固化。ACF400可以通过导电粒子410将第一基板110机械地（例如物理地）连接至第二基板210，例如，导电粒子410可以被固定地排列为连接第一基板110和第二基板210。
具体地，多个导电粒子410由导电材料制成。例如，多个导电粒子410可以被配置为使得Ni和Au顺序涂覆在聚苯乙烯珠的表面上。不过，示例实施例的各方面并不限于此。在一些实施例中，导电粒子410可以具有各种形状，例如球形或近似球形。
多个导电粒子410可以向绝缘层300施加压力，以在绝缘层中形成开口。导电粒子410通过开口电连接至第一电极120。例如，如图1所示，布置在第二个第一电极122和第二个第二电极222之间的区域中的导电粒子410可以通过绝缘层300中的开口电连接至第二个第一电极122，而布置在第四个第一电极124和第四个第二电极224之间的区域中的导电粒子410可以通过绝缘层300中的开口电连接至第四个第一电极124。在一些实施例中，导电粒子410和第一电极120彼此接触，以彼此电连接。另外，由于ACF400的基体包括能够近距离传送电流的材料，因此只要导电粒子410和第一电极120彼此相邻（即使它们彼此不一定直接接触），导电粒子410就可以通过开口电连接至第一电极120。
从多个导电粒子410施加给绝缘层300的压力可以是在第二基板210与第一基板110挤压的过程中传送给导电粒子410的压力。布置在第一电极120和第二电极220的重叠区域中的导电粒子410在第一基板110和第二基板210的挤压过程中将压力传送给绝缘层300，从而在第一电极120和第二电极220之间的重叠区域处的绝缘层300中形成开口。当压力被施加以挤压第一基板110和第二基板210时，多个第一电极120和多个第二电极220之间的距离通过布置在多个第一电极120和多个第二电极220的重叠区域中的导电粒子410而可以维持不变，例如，等于导电粒子410的直径。
布置在多个第一电极120和多个第二电极220的非重叠区域中的导电粒子410排列在第一基板110和第二基板210之间的距离大于导电粒子410中每一个的宽度的区域中。因此，即使向第一基板110和第二基板210施加压力，布置在多个第一电极120和多个第二电极220的非重叠区域中的导电粒子410相比于在多个第一电极120和多个第二电极220的重叠区域中的粒子410可以受到较小的压力。因此，可能不能在位于第一电极120和第二电极220不重叠的区域中的绝缘层300中形成开口。
布置在多个第一电极120和多个第二电极220的重叠区域中的导电粒子410电连接至第二电极220。例如，布置在第二个第一电极122和第二个第二电极222之间的区域中的导电粒子410可以电连接至第二个第二电极222，而布置在第四个第一电极124和第四个第二电极224之间的区域中的导电粒子410可以电连接至第四个第二电极224。在一些实施例中，导电粒子410和第二电极220彼此接触，以彼此电连接。另外，由于基体包括能够近距离传送电流的材料，因此只要导电粒子410和第二电极220彼此相邻（即使它们彼此不一定直接接触），导电粒子410就可以电连接至第二电极220。
在多个第一电极120和多个第二电极220当中，重叠的电极连接至布置在它们之间的重叠区域中的导电粒子410。因此，多个第一电极120和多个第二电极220彼此电连接。也就是说，根据实施例，通过位于多个第一电极120和多个第二电极220的重叠区域中的导电粒子410在绝缘层300中形成开口，使得多个第一电极120和多个第二电极220可以彼此电连接。同时，在位于多个第一电极120和多个第二电极220的非重叠区域中的绝缘层300中不形成开口，使得位于非重叠区域中的电极彼此绝缘。
更详细地，例如，重叠的第二个第一电极122和第二个第二电极222彼此电连接。然而，由于在与第二个第一电极122和第二个第二电极222相邻的第一个第一电极121和第三个第一电极123中不形成开口，因此第一个第一电极121和第三个第一电极123与其它电极绝缘。因此，第一个第一电极121和第三个第一电极123不通过导电粒子410电连接至第二个第一电极122或第二个第二电极222。从而，可以降低在第二个第一电极122或第二个第二电极222与相邻电极（例如第一个第一电极121和第三个第一电极123）之间发生短路的可能性。也就是说，根据示例实施例，可以降低相邻电极之间不希望的短路发生的可能性。在这里，描述基于第二个第一电极122和第二个第二电极222的重叠区域的截面以及第四个第一电极124和第四个第二电极224的重叠区域的截面。鉴于第一个第一电极121和第一个第二电极221、第三个第一电极123和第三个第二电极223、以及第五个第一电极125和第五个第二电极225的重叠区域的截面，开口可以形成在覆盖第一个第一电极121、第三个第一电极123和第五个第一电极125的绝缘层300中。
根据实施例，由于可以防止电极之间的不希望的短路，因此即使互连之间的距离进一步缩短，也可以将电极之间的不希望短路的可能性维持在预定的容差水平以下。因此，相比于常规情况，可以增大电极密度，并且可以通过布置在基板的相同面积上的电极传送大量数据。
在下文中将参照图6更为详细地描述绝缘层300。图6是由图1中的部分VI指示的绝缘层300的放大图。
参照图6，绝缘层300包括通过导电粒子410形成的开口300a。在一些实施例中，开口300a可以形成为使得绝缘层300通过从导电粒子410向绝缘层300施加的压力而破裂。因此，开口的侧壁301的形状可以被形成为与导电粒子410的形状相对应。例如，如果导电粒子410为球形，则侧壁301可以具有弧形截面。如果导电粒子410为近似球形，则侧壁301可以具有弯曲截面。在一些实施例中，当导电粒子410布置在开口中时，绝缘层300的开口的侧壁301和导电粒子410可以彼此完全接触。
在一些实施例中，开口300a可以在导电粒子410穿入绝缘层时形成。因此，导电粒子410可以在绝缘层300的第一表面，即面对第二基板210的表面中形成开口的孔，并且可以穿过绝缘层300以在绝缘层300的第二表面，即面对第一基板110的表面中形成孔。在面对第一基板110的表面中的孔的宽度w2可以等于或小于在面对第二基板210的表面中的孔的宽度w1。
在一些实施例中，绝缘层300的厚度d可以等于或小于导电粒子410的宽度。如果导电粒子410不是球形，则绝缘层的厚度d可以等于或小于导电粒子410的最小宽度。如果绝缘层300的厚度d等于或小于导电粒子410的最小宽度，则分散在开口中的导电粒子410可以同时接触第一电极120和第二电极220，从而将第一电极120和第二电极220彼此电连接。
图7是根据另一实施例的微电子器件的截面图。
参照图7，微电子器件包括第一基板110、布置在第一基板110上的第一电极120、覆盖第一电极120的绝缘层500、布置在绝缘层500上的ACF400、面对第一基板110的第二基板210、以及布置在第二基板210上以面对并且与第一电极120重叠的第二电极220，其中ACF400布置在第一基板110和第二基板210之间。
绝缘层500可以被布置为覆盖位于第一基板110的面对第二基板210的一个表面上的多个第一电极120。绝缘层500可以不形成为一个整体，而是可以被划分为布置在多个第一电极120可以被覆盖的区域中。例如，绝缘层500可以包括多个分离的（例如不连续的）部分，使得每个分离部分可以位于相应的第一电极120上。由于绝缘层500仅仅布置在为覆盖多个第一电极120所需的区域中，例如绝缘层500的分开部分可以不位于相邻的第一电极120之间，因此相比于形成为一个整体的绝缘层，可以减少用于形成绝缘层所必需的原料的消耗。即使绝缘层500被划分为布置在多个第一电极120可以被覆盖的区域中，开口也不可能通过从导电粒子410向绝缘层500施加的压力形成在多个第一电极120和多个第二电极220的非重叠区域的绝缘层500中，从而防止电极的不希望的短路。
图8是根据又一实施例的微电子器件的截面图。
参照图8，微电子器件可以包括第一基板110、布置在第一基板110上的第一电极120、面对第一基板110并与第一基板110隔开的第二基板210、布置在第二基板210上以面对并与第一电极120重叠的第二电极220、覆盖第二电极220的绝缘层600、以及布置在绝缘层600和第一基板110之间的ACF400。
绝缘层600可以形成在第二基板210的面对第一基板110的表面上。绝缘层600可以被形成为连续覆盖多个第二电极220。如果绝缘层600形成为一个整体，则可以简化制造过程。另外，在一些实施例中，尽管未示出，但绝缘层600可以不形成一个整体，而可以被划分为布置在多个第二电极220可以被覆盖的区域中。如果绝缘层600被划分布置在多个第二电极220可以被覆盖的区域中，则减少用于形成绝缘层所必需的原料的消耗，从而降低成本。
多个第二电极220电连接至布置在穿过绝缘层600的开口中的导电粒子410。布置在开口中的导电粒子410电连接至第一电极120，从而允许重叠的多个第一电极120和多个第二电极220彼此电连接。例如，分散在第二个第一电极122和第二个第二电极222之间的导电粒子通过开口连接至第二个第二电极222，同时接触或者靠近第二个第一电极122，从而建立电连接。因此，分散在第二个第一电极122和第二个第二电极222之间的导电粒子410可以将第二个第一电极122和第二个第二电极222彼此电连接。
在多个第二电极220和与重叠的多个第一电极120相邻的第一电极之间发生短路的可能性得以降低。例如，第二个第二电极222和第二个第一电极122彼此重叠。第二个第一电极122与第一个第一电极121和第三个第一电极123相邻。开口通过从导电粒子410向第二个第二电极222的侧壁施加的压力形成在绝缘层600中，并且导电粒子410布置在开口中。因此，在第一个第一电极121或第三个第一电极123与第二个第二电极222之间可能发生短路。然而，由于从导电粒子410向第二个第二电极222的侧壁施加足以在绝缘层600中形成开口的压力，因此降低了在第二个第二电极222与第一电极121或第三个第一电极123之间发生短路的可能性。也就是说，在一些实施例中，多个第二电极220和与重叠的多个第一电极120相邻的第一电极之间发生短路的可能性得以降低。
尽管未示出，不过在一些实施例中，微电子器件可以被形成为既包括如图5所示的形成于第一基板110上的绝缘层300，又包括如图8所示的形成于第二基板210上的绝缘层600。
图9是根据又一实施例的微电子器件的截面图。
参照图9，微电子器件可以包括第一基板1110、布置在第一基板1110上的第一电极1120、覆盖第一电极1120的绝缘层1300、布置在绝缘层1300上的ACF1400、面对第一基板1110的第二基板1210、以及布置在第二基板1210上以面对并与第一电极1120重叠的第二电极1220，其中ACF1400介于第一基板1110和第二基板1210之间。例如，多个第一电极1120可以排列在第一基板1110上。
将参照图10和图11进一步详细地描述第一电极。图10是图示布置在图9所示的第一基板上的第一电极的排列的平面图，并且图11是沿图10的线XI-XI'截取的截面图。
参照图10和图11，多个第一电极1120中的每一个可以具有预定宽度。如果多个第一电极1120的宽度基本不变，则能够简化并且方便电极制造过程。
返回参照图9，第二电极1220形成在第二基板1210上。第二电极1220可以是形成在第二基板1210上的、用于将包括在第二基板1210中的连接导线连接至除第二基板1210以外的电子器件中或第二基板1210中的其它导线的电极。
在一些实施例中，多个第二电极1220可以是能够连接至形成于第一基板1110上的多个第一电极1120的电极，并且第二基板1210除了包括多个第二电极1220之外可以进一步包括未连接至第一电极1120的电极。
将参照图12和图13进一步详细地描述第二电极。图12是图示布置在图9所示的第二基板上的第二电极的排列的平面图，并且图13是沿图12的线XIII-XIII'截取的截面图。
为了将多个第二电极1220电连接至多个第一电极1120，第一基板1110和第二基板1210可以被布置为使得多个第二电极1220和多个第一电极1120具有介于它们之间的ACF1400。因此，多个第二电极1220和多个第一电极1120可以被布置为在至少一些区域中彼此重叠。
多个第二电极1220可以被形成为与多个第一电极1120的仅仅一些区域重叠。例如，如图12所示，多个第二电极1220排列成两行，并且多个第二电极1220的列可以关于每一行交替排列。在一些实施例中，多个第二电极1220还可以排列为使得这两行在任何区域中均可以彼此不重叠。尽管未示出，不过在一些实施例中，多个第二电极1220还可以排列为三行或更多行，并且第二电极1220的列可以交替排列在每一行中。
在所图示的结构下，第一电极1120和第二电极1220的重叠区域可以被布置为沿水平方向彼此不相邻，并且在第一电极1120和第二电极1220的重叠区域中能够获得相对大的水平距离。在之后将描述的一些实施例中，由于开口仅仅形成在位于第一电极1120和第二电极1220的重叠区域中的绝缘层1300中，因此可以降低在相邻电极之间发生不希望的短路的可能性。
返回参照图9，绝缘层1300形成在第一基板1110的面对第二基板1210的表面上。绝缘层1300可以被形成为覆盖多个第一电极1120。从而，通过将绝缘层1300形成为一个整体能够简化形成绝缘层1300的过程。
尽管未示出，不过绝缘层1300可以不形成一个整体，而可以被划分为布置在多个第一电极1120可以被覆盖的区域中。如果绝缘层1300被划分为多个部分，则减少用于形成绝缘层所必需的原料的消耗，从而降低成本。
布置在第一电极1120和第二电极1220的重叠区域中的导电粒子1410可以在形成于第一电极1120上的绝缘层1300中形成开口。在一些实施例中，导电粒子1410可以在位于第一电极1120和第二电极1220的重叠区域中的绝缘层1300中形成开口。形成开口的导电粒子1410可以通过开口电连接至第一电极1120。
由于布置在第一电极1120和第二电极1220的非重叠区域中的导电粒子1410未受到足够大的压力，因此开口可能未形成在绝缘层1300中。也就是说，如图9所示，开口未形成在覆盖第一个第一电极1121、第三个第一电极1123或第五个第一电极1125的绝缘层1300中，使得这些电极与其它相邻的电极绝缘。因此，在第二个第一电极1122和第一个第一电极1121或第三个第一电极1123之间发生短路的可能性得以降低，其中第二个第一电极1122在形成于其上的绝缘层1300中具有开口。也就是说，彼此相邻的第一电极1120之间发生短路的可能性得以降低。在这里，描述基于第二个第一电极1122和第二个第二电极1222的重叠区域以及第四个第一电极1124和第四个第二电极1224的重叠区域的截面。鉴于第一个第一电极1121和第一个第二电极1221、第三个第一电极1123和第三个第二电极1223、以及第五个第一电极1125和第五个第二电极1225的重叠区域的截面，开口可以形成在覆盖第一个第一电极1121、第三个第一电极1123和第五个第一电极1125的绝缘层1300中。
例如，除了第二个第二电极1222电连接至第二个第一电极1122之外，第二个第二电极1222与第一个第一电极1121和第三个第一电极1123相邻。如上所述，由于开口未形成在位于第一个第一电极1121和第三个第一电极1123上的绝缘层1300中，因此第一个第一电极1121和第三个第一电极1123与其它电极电绝缘。因此，在第二个第二电极1222和第一个第一电极1121或第三个第一电极1123之间发生短路的可能性得以降低。也就是说，可以降低在多个第二电极1220和旨在电连接至多个第二电极1220的多个第一电极1120当中的第一电极1120之间发生短路的可能性。
在下文中，将参照图14至图18描述根据实施例的用于形成微电子器件的方法。图14至图18是根据示例实施例中的实施例的用于形成微电子器件的方法中各阶段的截面图。
参照图14，根据实施例的形成微电子器件包括制备第一基板110和形成于第一基板110上的多个第一电极120。
参照图15，在第一基板110的上面布置有多个第一电极120的表面上形成绝缘层300，以覆盖多个第一电极120。绝缘层300可以利用掩模通过屏蔽法（screenmethod）形成。尽管图15图示出绝缘层300形成为一个整体，不过绝缘层（例如图7的绝缘层500）可以被分成多个部分以覆盖彼此分离的第一电极120。
参照图16，可以在绝缘层300上形成包括基体和分散在基体中的多个导电粒子410的ACF400。ACF400可以通过在绝缘层300上提供各向异性导电层来形成。在一些实施例中，各向异性导电层通常包括各向异性导电膜和附着到各向异性导电膜的薄膜。将各向异性导电层布置为使得基体与绝缘层相邻，并且然后去除薄膜，从而在绝缘层300上形成ACF400，如图16所示。
参照图17，在其上布置有第一基板110的ACF400的另一表面上布置第二基板210。在第二基板210上形成多个第二电极220，并且可以将第二基板210和多个第二电极220排列为，使得多个第二电极220面对第一基板110。在一些实施例中，可以将第二基板210排列为，使得多个第二电极220和多个第一电极120在尽可能多的区域中彼此重叠。
如图17所示，在排列第二基板210之后，如果沿相反方向向第一基板110和第二基板210施加压力，则通过布置在第一电极120和第二电极220的重叠区域中的导电粒子410在绝缘层300中形成开口，从而形成图1所示的微电子器件。
可替代地，代替图15所示的阶段，制备第二基板210，并且可以在第二基板210的上面形成有第二电极220的表面上形成ACF400，如图18所示。之后，可以在其上布置有第二基板210的ACF400的另一表面上布置覆盖第一基板110和第一电极120（如图14所示）的绝缘层300。如图17所示，可以将第二基板210配置为使得多个第二电极220面对第一基板110。另外，如果沿相反方向向第一基板110和第二基板210施加压力，则通过导电粒子410在绝缘层300中形成开口，从而形成图1所示的微电子器件。
尽管参照本发明的示例性实施例具体示出并描述了示例实施例，但是本领域普通技术人员应当理解，在不背离所附权利要求所限定的示例实施例的精神和范围的情况下，可以在示例实施例中进行形式上和细节上的各种修改。因此，期望当前实施例在各方面被考虑为说明性的而不是限制性的，引用所附权利要求而非上述描述来指示本发明的范围。

Claims (20)

1.一种微电子器件，包括：
第一基板；
布置在所述第一基板上的第一电极；
覆盖所述第一电极的绝缘层，所述绝缘层包括在所述第一电极上的开口；和
在所述绝缘层上的各向异性导电膜，所述各向异性导电膜包括通过所述开口电连接至所述第一电极的导电粒子。
2.根据权利要求1所述的微电子器件，其中所述开口包括具有与所述导电粒子相对应的形状的侧壁。
3.根据权利要求1所述的微电子器件，其中所述开口包括具有弯曲截面的侧壁。
4.根据权利要求3所述的微电子器件，其中所述开口的侧壁具有弧形截面。
5.根据权利要求1所述的微电子器件，其中所述第一电极和所述导电粒子通过所述开口彼此接触。
6.根据权利要求1所述的微电子器件，其中所述开口的面对所述第一电极的表面的宽度等于或小于所述开口的面对所述各向异性导电膜的表面的宽度。
7.根据权利要求1所述的微电子器件，进一步包括：
面对所述第一基板的第二基板，所述各向异性导电膜布置在所述第一基板和所述第二基板之间；和
位于所述第二基板上的第二电极，所述第二电极面对所述第一电极并且与所述第一电极重叠，并且所述第二电极和所述导电粒子彼此电连接。
8.根据权利要求1所述的微电子器件，其中所述绝缘层的厚度等于或小于所述导电粒子的最小宽度。
9.根据权利要求1所述的微电子器件，其中所述导电粒子位于所述第一电极上，所述第一电极中的每一个第一电极电连接至布置在该第一电极上的相应导电粒子。
10.根据权利要求9所述的微电子器件，其中每一个第一电极通过所述开口电连接至在该第一电极上的所述导电粒子。
11.根据权利要求9所述的微电子器件，其中每一个第一电极与相应的开口完全重叠，使得在相邻的第一电极之间不存在开口。
12.根据权利要求9所述的微电子器件，其中所述绝缘层是与所有的所述第一电极同时重叠的单个层。
13.根据权利要求9所述的微电子器件，进一步包括：
面对所述第一基板的第二基板，所述各向异性导电膜布置在所述第一基板和所述第二基板之间；和
位于所述第二基板上的第二电极，所述第二电极面对所述第一电极并且与所述第一电极重叠，所述第二电极和所述导电粒子彼此电连接，并且布置在所述第一电极和所述第二电极的重叠区域上的所述导电粒子分别电连接至所述第二电极。
14.根据权利要求13所述的微电子器件，其中所述第一电极中的每一个第一电极具有第一区域和第二区域，所述第二区域具有小于所述第一区域的宽度。
15.根据权利要求14所述的微电子器件，其中所述第二电极与所述第一电极的第一区域重叠。
16.根据权利要求14所述的微电子器件，其中所述第一电极中的相邻第一电极之间的最短距离是所述第一电极中的一个第一电极的第一区域和与所述一个第一电极相邻的第一电极的第二区域之间的距离。
17.根据权利要求13所述的微电子器件，其中所述第二电极排列成多行，所述第二电极中的相邻第二电极位于所述多行中的不同行中。
18.一种形成微电子器件的方法，该方法包括：
在第一基板上形成第一电极；
形成覆盖所述第一电极的绝缘层；
在所述绝缘层上提供各向异性导电膜，所述各向异性导电膜包括分散在基体中的导电粒子；
在第二基板上形成第二电极；
在所述各向异性导电膜上排列具有所述第二电极的第二基板，使得所述第一电极和所述第二电极彼此重叠；以及
挤压所述第一基板和所述第二基板，使得所述第一电极和所述第二电极相对彼此挤压，其中所述各向异性导电膜在所述第一电极和所述第二电极之间。
19.根据权利要求18所述的形成微电子器件的方法，其中挤压所述第一基板和所述第二基板包括：通过所述导电粒子在所述绝缘层中形成开口，使得所述导电粒子电连接至所述第一电极。
20.根据权利要求19所述的形成微电子器件的方法，其中仅仅在所述第一电极和所述第二电极的重叠区域中形成所述开口，使得相邻的第一电极之间的区域或者相邻的第二电极之间的区域不包括开口。
CN2013100426160A 2012-02-08 2013-02-04 包括各向异性导电层的微电子器件及其形成方法 Pending CN103247588A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2012-0012882 2012-02-08
KR1020120012882A KR20130091521A (ko) 2012-02-08 2012-02-08 이방성 도전층을 포함하는 미세 전자 소자 및 미세 전자 소자 형성 방법

Publications (1)

Publication Number Publication Date
CN103247588A true CN103247588A (zh) 2013-08-14

Family

ID=48901902

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2013100426160A Pending CN103247588A (zh) 2012-02-08 2013-02-04 包括各向异性导电层的微电子器件及其形成方法

Country Status (4)

Country Link
US (1) US20130199824A1 (zh)
KR (1) KR20130091521A (zh)
CN (1) CN103247588A (zh)
TW (1) TWI604767B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106104930A (zh) * 2014-03-20 2016-11-09 迪睿合株式会社 各向异性导电膜及其制备方法
CN107784952A (zh) * 2017-11-17 2018-03-09 京东方科技集团股份有限公司 一种显示面板及其制备方法、显示装置
CN110134270A (zh) * 2018-02-08 2019-08-16 三星显示有限公司 力传感器构件和包括该力传感器构件的显示装置
CN110943110A (zh) * 2019-11-25 2020-03-31 武汉华星光电半导体显示技术有限公司 一种显示装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812625B2 (en) * 2014-02-18 2017-11-07 Nichia Corporation Light-emitting device having resin member with conductive particles
CN114078945A (zh) * 2021-11-16 2022-02-22 合肥维信诺科技有限公司 邦定结构及显示装置
US11903143B2 (en) * 2021-12-20 2024-02-13 Microsoft Technology Licensing, Llc Soldering printed circuits using radiant heat

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08138773A (ja) * 1994-11-02 1996-05-31 Ricoh Co Ltd 印刷配線板の電極部構造
JPH0997814A (ja) * 1995-09-28 1997-04-08 Nec Corp 電子部品の接続構造及び製造方法
CN1071493C (zh) * 1995-10-19 2001-09-19 Lg半导体株式会社 一种tab带和使用该tab带的半导体器件
US20050211464A1 (en) * 2003-01-08 2005-09-29 Byun Jeong I Method of microelectrode connection and connected structure of use threof
US20090039495A1 (en) * 2005-10-05 2009-02-12 Sharp Kabushiki Kaisha Wiring substrate and display device including the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5001542A (en) * 1988-12-05 1991-03-19 Hitachi Chemical Company Composition for circuit connection, method for connection using the same, and connected structure of semiconductor chips
JPH0527251A (ja) * 1991-07-23 1993-02-05 Ricoh Co Ltd 液晶表示素子の電極接続装置
JP3415845B2 (ja) * 1993-07-27 2003-06-09 シチズン時計株式会社 電気的接続構造及びその電気的接続方法
FR2726397B1 (fr) * 1994-10-28 1996-11-22 Commissariat Energie Atomique Film conducteur anisotrope pour la microconnectique
TW460991B (en) * 1999-02-04 2001-10-21 United Microelectronics Corp Structure of plug that connects the bonding pad
JP3491595B2 (ja) * 2000-02-25 2004-01-26 ソニーケミカル株式会社 異方導電性接着フィルム
JP3886401B2 (ja) * 2002-03-25 2007-02-28 ソニーケミカル＆インフォメーションデバイス株式会社 接続構造体の製造方法
CN100380741C (zh) * 2003-06-25 2008-04-09 日立化成工业株式会社 电路连接材料、电路构件的连接结构及其制造方法
KR20060085750A (ko) * 2005-01-25 2006-07-28 삼성전자주식회사 표시장치
WO2007039959A1 (ja) * 2005-10-05 2007-04-12 Sharp Kabushiki Kaisha 配線基板及びそれを備えた表示装置
JP4432949B2 (ja) * 2006-09-15 2010-03-17 パナソニック株式会社 電気部品の接続方法
CN101256998B (zh) * 2008-04-10 2010-06-16 日月光半导体制造股份有限公司 利用各向异性导电胶层的半导体装置及其制造方法
EP2426787A4 (en) * 2009-04-28 2013-11-20 Hitachi Chemical Co Ltd CIRCUIT CONNECTING MATERIAL, FILM-TYPE CIRCUIT CONNECTING MATERIAL USING THE CIRCUIT CONNECTING MATERIAL, CIRCUIT MEMBER CONNECTING STRUCTURE, AND CIRCUIT ELEMENT CONNECTING METHOD

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08138773A (ja) * 1994-11-02 1996-05-31 Ricoh Co Ltd 印刷配線板の電極部構造
JPH0997814A (ja) * 1995-09-28 1997-04-08 Nec Corp 電子部品の接続構造及び製造方法
CN1071493C (zh) * 1995-10-19 2001-09-19 Lg半导体株式会社 一种tab带和使用该tab带的半导体器件
US20050211464A1 (en) * 2003-01-08 2005-09-29 Byun Jeong I Method of microelectrode connection and connected structure of use threof
US20090039495A1 (en) * 2005-10-05 2009-02-12 Sharp Kabushiki Kaisha Wiring substrate and display device including the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106104930A (zh) * 2014-03-20 2016-11-09 迪睿合株式会社 各向异性导电膜及其制备方法
CN107784952A (zh) * 2017-11-17 2018-03-09 京东方科技集团股份有限公司 一种显示面板及其制备方法、显示装置
CN110134270A (zh) * 2018-02-08 2019-08-16 三星显示有限公司 力传感器构件和包括该力传感器构件的显示装置
CN110943110A (zh) * 2019-11-25 2020-03-31 武汉华星光电半导体显示技术有限公司 一种显示装置
US11957006B2 (en) 2019-11-25 2024-04-09 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Display device

Also Published As

Publication number Publication date
TWI604767B (zh) 2017-11-01
TW201340813A (zh) 2013-10-01
KR20130091521A (ko) 2013-08-19
US20130199824A1 (en) 2013-08-08

Similar Documents

Publication Publication Date Title
CN103247588A (zh) 包括各向异性导电层的微电子器件及其形成方法
KR100600688B1 (ko) 이방성 도전체, 표시 장치, 표시 장치 제조 방법 및도전성 부재
US20080055291A1 (en) Chip film package and display panel assembly having the same
US7208835B2 (en) Integrated circuit package and assembly thereof
KR20140128739A (ko) 도전성 입자 및 이를 포함하는 표시 장치
KR20140059548A (ko) 회로 기판의 접속 구조
US8197284B2 (en) Printed circuit board assembly and connecting method thereof
US10257943B2 (en) Electronic device with integrated circuit chip provided with an external electrical connection network
US20020109227A1 (en) Metal bump
US9607960B1 (en) Bonding structure and flexible device
US10643931B2 (en) Semiconductor chip, electronic device including the same, and method of connecting the semiconductor chip to the electronic device
US7144758B2 (en) Manufacturing method of semiconductor device, including differently spaced bump electrode arrays
JP4554983B2 (ja) 液晶表示装置
US7312142B2 (en) Method for making cable with a conductive bump array, and method for connecting the cable to a task object
CN101820721B (zh) 电路板用的基材、电路板以及电路板的制造方法
US11880110B2 (en) Array substrate and display panel
KR100766181B1 (ko) 다층 이방성 도전 필름
CN110197863B (zh) 发光二极体显示装置及像素安装方法
KR102657124B1 (ko) 반도체 칩, 이를 구비한 전자장치 및 반도체 칩의 연결방법
JP2007027483A (ja) 回路装置および表示装置および異方性導電膜
KR100761596B1 (ko) 돌기형 전극을 구비한 반도체 디바이스 및 이를 이용한반도체 패키지
KR20180041296A (ko) 표시 패널
CN117409745A (zh) 一种驱动电路板、显示模组及显示装置
CN116828932A (zh) 显示基板及显示装置
KR20220089571A (ko) 안정된 전기 연결을 위한 양면 회로 패널

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20130814