JP2007027483A - 回路装置および表示装置および異方性導電膜 - Google Patents
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Abstract
【課題】 基板の端子2とICチップのバンプを異方性導電膜で高密度実装する際に生じるショートを解決する。
【解決手段】 接続するバンプに対応した端子位置に異方性導電層5を配置し、更に導電粒子が異方性導電層より少ない接着フィルム4を異方性導電層5を覆うように配置して、加熱加圧圧着により基板とICチップを接続する。
【選択図】 図3
【解決手段】 接続するバンプに対応した端子位置に異方性導電層5を配置し、更に導電粒子が異方性導電層より少ない接着フィルム4を異方性導電層5を覆うように配置して、加熱加圧圧着により基板とICチップを接続する。
【選択図】 図3
Description
本発明は、基板やパッシブマトリクス液晶パネルやアクティブマトリクス液晶パネルやプラズマディスプレイや有機ELディスプレイ、無機ELディスプレイ、SED、FEDなどのフラットパネルディスプレイなどと表示を駆動するドライバICとを異方性導電膜で実装する構造に関する。
従来の表示装置、例えば、STN型液晶表示装置は、セグメント電極が表面に形成された透明基板と、コモン電極が形成された対向透明基板を対向して、液晶を挟んで保持した表示パネルを備えており、金バンプを形成したドライバICが異方性導電膜により表示パネルの端子に接続されている。セグメント電極やコモン電極には0.1μmのITOが用いられる。金バンプは、ドライバICの製造工程における回路形成後にウエハの状態で形成される。具体的には、形成する箇所をフォトレジストで開口し、その所定の位置に約15μmの高さに電気メッキ法で形成する。金バンプは、アルミパッド上にあるパッシベーション膜の開口部上に形成する。パッシベーションの厚みは、約1μmあり、金バンプの表面にはこのパッシベーションの段差ができるため、約2μmの高さバラツキが生じる。その後ダイシング工程で製品に切断する。現在、ドライバICの接続ピッチは微細化が進み30μmピッチで量産されている。異方性導電膜は、導電粒子を含む接着フィルムであるが、近年は微細ピッチによるバンプ間の導電粒子によるショートを防止するために二層構造の異方性導電膜3が使用される。図9に、二層構造の異方性導電膜を模式的に示す。二層構造の異方性導電膜3は導電粒子を含まない12μmの接着フィルム4とプラスチック粒子にニッケルと金を積層メッキした導電粒子を配合した12μmの異方性導電層5とを積層し一体形成している。一層の異方性導電膜では、ドライバICのバンプ側にある導電粒子は、接続時に流動し、接続に寄与する率が低く、逆にショートの発生の確率が大きくなるため微細用には不向きであり、二層構造の異方性導電膜が採用されている。その導電粒子には絶縁皮膜樹脂をコートしてある。導電粒子は、φ3〜10μmである。異方性導電膜は、微細接続とともに接続に寄与する導電粒子数を安定するために、導電粒子の径を小さくすると共に配合量を増やす方法がある。しかし、前述のようにバンプの高さバラツキは約2μmあり、3μmの導電粒子では粒子のつぶれが悪く、安定した導通が得られない。そのため、導電粒子には小さくともφ4〜5μmのものが使用される。
ドライバICが30μmピッチの場合、金バンプの幅は18μmで、バンプの隙間は12μmである。表示パネルとドライバICの異方性導電膜3による接続は、まず表示パネルの端子をクリーニングする。IPA等の有機溶剤をポリエステル系のクリーンウエス染み込ませて拭き取り清掃する。短時間で処理するために拭き取り洗浄後は、すばやくドライエアーを吹き付け乾燥する。次に異方性導電膜を仮付けする。異方性導電膜は、二層構造で、導電粒子を配合した異方性導電層は表示パネルのパターン側に、導電粒子のない接着フィルムはドライバICのバンプ側になるように貼り付ける。異方性導電膜の供給方法は、セパレーターフィルム上に異方性導電膜を形成したフィルムを50mや100mの長さをリールにして供給する。セパレーターはテフロンやPETフィルムである。セパレーターは片面の場合や両面の場合がある。両面セパレーターの場合は、直前に転写面側のセパレーターを巻き取っておく。貼り付ける異方性導電膜を長さ分だけリールから引き出して、セパレーターが切れないように異方性導電膜をハーフカットする。引き出された異方性導電膜を熱圧着ヘッドによりセパレーター側から加熱加圧して、表示パネルの端子上に異方性導電膜を転写する。所定の位置に形成した表示パネルのアライメントマークとドライバICのアライメントマークをビジョンで認識し、X軸、Y軸、Θ軸を補正して所定の位置にセットし、表示パネルの端子上に転写した異方性導電膜上にドライバICを約100℃,1Mpa,1秒の条件で仮圧着する。異方性導電膜の電気的接続工程は、300℃に加熱した圧着ヘッドを50μmのテフロンシートを挟んでドライバIC上から加熱加圧する。これにより、異方性導電膜の導電粒子を約0.5〜2μmの厚みに潰し表示パネルの端子とドライバICのバンプを接続するとともに、約200℃の温度に異方性導電膜が到達することにより、接着剤が硬化する。約5秒間の圧着を行った後圧着ヘッドが上昇して接続は完了する。導電粒子7のつぶれが70%以上しかない場合は、電気的接続抵抗の信頼性が悪くなる。
このとき、導電粒子の配合量によって、ショートが発生する。図11に、圧着ヘッドによりドライバICと表示パネル1を異方性導電層5で接続するときの様子を示す。異方性導電層5の厚みを、ドライバIC6のバンプの高さより厚くすることで、表示パネル1の端子とドライバIC6の面を接着することができる。そのため、圧着時に余分な異方性導電膜の接着剤は、図11(c)の状態からドライバIC6の外周方向へバンプの隙間を通って流れる。そのとき、図11(d)に示すようにバンプの隙間が狭いと、隣接するバンプの間に導電粒子7が数珠つなぎになり、ショートが生ずる。これを防ぐために、導電粒子7とともに絶縁粒子を配合した方法が知られている。(例えば、特許文献1を参照)。または導電粒子の表面に絶縁皮膜をコーティングし、導電粒子がつぶれることによりこの絶縁皮膜を破壊して導通をとり、隣接した電極間に導電粒子が数珠つなぎになったとしてもこの絶縁皮膜でショートを防止する方法が知られている(例えば、特許文献2を参照)。また、導電粒子を含まない接着剤膜の両端に導電粒子を配合した異方性導電膜を配置し、これを圧着して接続することにより余分な導電粒子によるショートを防止する方法が知られている(例えば、特許文献3を参照)。
特開平6−349339号公報(第1図)
特開2005−63904号公報
特開平5−94844号公報(図1、図3)
しかしながら、半導体の配線の微細化にともない、バンプピッチが20μmまで量産されるようになり、微細化に伴いバンプ間の間隔が狭くなることによって次の問題が存在した。(1)20μmピッチレベルの狭ピッチに伴いバンプの面積を極力小さくした。500〜1000平方ミクロンのバンプ面積では、導電粒子によるショートが発生しない範囲で導電粒子を異方性導電層に混合しても、導電粒子がバンプと表示パネルの端子間に安定して信頼性が保障できる3個以上の導電粒子で接続ができなかった。導電粒子のサイズをφ3μmにしても、3個以上の接続粒子の数確保は、安定性が得られなかった。(2)20μmピッチの場合、隣接するバンプ間隔が狭くなる。5〜10μmピッチでは導電粒子がこのバンプ間に詰まり、絶縁皮膜付きの導電粒子でもショートが多発した。この模様を示す画像を図12に示す。このように、絶縁皮膜付の導電粒子でも表面の絶縁皮膜が剥がれてしまい、確実にショートを防止できなかった。また、φ3μmの導電粒子では、つぶれが安定しないため、バンプの高さバラツキを抑える必要があり、バンプ高さを10〜5μmにした場合、高さばらつきは押さえられるが、異方性導電膜の厚みをバンプの高さにあわせて薄型化ができない。最小厚み8ミクロンでは、ドライバIC外周から異方性導電膜の接着剤のはみ出し量が多くなり、多くの導電粒子がバンプの間に流れ込みショートが同様に多発した。
また、導電粒子を配合しない接着剤膜の両脇に導電粒子を配合した異方性導電膜を配置する方法では、導電粒子が多く同じくショートが発生する。そのため、バンプのサイズを1000〜2500平方ミクロンの大きさで、2段もしくは3段の千鳥形状に配置した。千鳥配置では、ドライバICの面積が大きくなり高価なものとなる。
そこで、本発明は、20μmピッチ等の狭ピッチであり、かつ、バンプ間のスペースが12μm以下でも、バンプ間での導電粒子のショートの発生が無く、またバンプ面積を小さくできかつ千鳥配置ではない1列のバンプレイアウトのドライバICでも、安定して接続できる安価な実装方法を提供することにある。
本発明では、ガラスエポキシや紙フェノール,セラミック,ガラス等の絶縁基板もしくはポリエステル,PET,ポリイミド,アラミド,液晶ポリマーなどの絶縁フィルムに導電ペーストや銅やアルミなどの金属箔もしくは、その表面に半田,ニッケル,ニッケルと金メッキ,スズメッキなどのメッキをしたパターンを形成した回路基板や半導体素子や、液晶や有機ELや無機ELやFEDやプラズマなどの表示パネルなどと、金やニッケルやアルミからなるバンプを有する半導体とを、半田,ニッケルの球形やフレーク状の導電粒子や樹脂ボールにニッケルメッキ,樹脂ボールにニッケルメッキとその表面に金メッキをした導電粒子とで接続してなる回路装置または、表示装置において、少なくとも接続する回路基板や半導体素子や表示パネルの側の端子もしくは半導体のバンプの周囲に接着剤に導電粒子を配合した異方性導電層を配置する。この異方性導電層を配置した範囲の少なくとも1部を含み、半導体の領域には導電粒子を配合しないもしくは、異方性導電層より導電粒子の配合率が少ない接着剤を配置して半導体と基板や表示パネルや半導体素子とを接着保持することとした。また、異方性導電膜は、導電粒子の無い接着フィルム上、必要なエリアにのみ導電粒子の配合した接着剤を配置し、接続に寄与しないエリアからショートの発生に影響する導電粒子を除いた構成にした。
本発明の接続方法によりドライバICのバンプのレイアウトを千鳥にする必要が無く、ドライバICの外形サイズを縮小することがでた。それにより安価なドライバICにすることができた。また、本発明の接続方法により導電粒子によるショート不良がほぼ発生しない安定した歩留まりを得ることができた。また、異方性導電膜の高価な導電粒子を少なくすることができる。よって安価な回路装置、安価な表示装置を供給することができた。
本発明では、ドライバICにはバンプが形成され、表示パネルには、ドライバICのバンプと対応した位置に端子が形成されている。導電粒子を配合した異方性導電層を、表示パネルの端子の所定位置に印刷する。異方性導電層として異方性導電ペーストや異方性導電膜を用いることもできる。導電粒子を配合しない接着フィルムをドライバICの外形より大きい寸法で、表示パネルの端子部に仮付けする。ドライバICのバンプと表示パネルの端子を位置あわせしてドライバICを仮付けする。加熱ヘッドによりドライバIC側から加圧して、ドライバICのバンプと表示パネルの端子に挟まった導電粒子を潰し電気的接続を取ると共に接着フィルムを硬化させる。
すなわち、本発明の回路装置は、基板に形成された端子と半導体チップに設けられたバンプの間に、樹脂に導電粒子が分散配合された異方性導電層を配置し、この異方性導電層より導電粒子の配合率が少ない接着剤を、異方性導電層と端子またはバンプとの間に配置することにより半導体チップを基板に接着保持した回路装置であって、異方性導電層はバンプの周辺または端子の周辺に設けられており、接着剤はこの異方性導電層を覆うように設けられている。また、接着剤は導電粒子を含んでいなくともよい。
また、本発明の表示装置は、前述の基板が表示パネルを構成する基板であり、異方性導電層は半導体チップのバンプの周辺または表示パネルの基板に形成された端子の周辺に設けられ、この接着剤が異方性導電層を覆うように設けられている。
また、本発明の異方性導電膜は、導電粒子を含む樹脂フィルムと、樹脂フィルムより少ない比率で導電粒子を含む接着フィルムが積層されており、接着フィルム上にこの樹脂フィルムが部分的に配置されている。
以下に本発明の実施例を図面に基づいて説明する。図1は、表示パネル1の端子と駆動用のドライバIC6の接続工程を示す図である。図1(a)は表示パネル1の端子の断面図で、0.4mmのガラス基板9の表面に0.2μmのITOでドライバIC6を接続するパターン2が20μピッチで形成してある。表面をクリーンウエスにIPAを染み込ませて拭き取り清掃する。図1(b)は、異方性導電層5を表示パネル1の端子に印刷した状態を示す断面図である。異方性導電層5を接続するバンプの外形方向の長さに対して、同等か、もしくはバンプに対して内側には、約3倍の範囲で印刷する。画像認識によりパターン2を認識して、所定の位置にディスペンサー方式で異方性導電層5を印刷する。導電粒子7は、プラスクッチ粒子にニッケルと金メッキにさらに絶縁皮膜を形成してある。本実施例では、導電粒子の直径を約4μm、主成分がエポキシ系の熱硬化型接着剤を接着剤として用いた。印刷の厚みは、約4〜8μmである。図2は、異方性導電層5を印刷した表示パネル1の端子の上面図である。図1(c)は導電粒子7を含まない接着剤シート4を仮付けした状態を示す断面図である。図3に接着剤シート4を貼り付けた状態の上面図を示す。接着剤シートは、ドライバIC側に仮付けしても問題は無いが、表示パネルの端子側に仮付けしたほうが、転写の安定性がよい。図1(d)はドライバIC6を位置合わせして仮付けした状態を示す断面図である。ドライバIC6のバンプ面から見た模式図を図4に示す。ドライバICのサイズは20×2mmであり、バンプのサイズは、10μm幅で長さが100μmである。20μmピッチで4辺に形成してある。バンプは均一なピッチで1列にドライバICの四辺に配置している。図1(e)は加熱した圧着ヘッドをドライバIC側から加熱加圧して導電粒子7を潰して電気的接続をすると共に接着剤を熱により硬化した状態の断面を示す模式図である。このときの異方性導電層3の状態を図5に示す。まず、図5(a)に示すようにドライバIC6のバンプ8が導電粒子を含まない接着フィルム4に沈み込んでいく。次に、図5(b)に示すようにバンプ8の周辺からドライバIC6の回路面に導電粒子を含まない接着フィルム4が接し平面方向に広がる。導電粒子7とバンプが接触し始める。次に、図5(c)に示すようにドライバICの回路面全体に接着剤が密着し、更に余分な接着剤をドライバICの外周方向へ押し出しながら導電粒子を潰す。このときバンプ間にある導電粒子は導電粒子を含まない接着剤に押し出され、バンプ間には導電粒子がほぼ残らない。導電粒子はドライバIC6のバンプ8とパターン2との接続した導電粒子以外は、ドライバIC6のバンプ8より外側にほぼ流れでるか、残ったとしてもショートの発生はほぼ無い。接着剤が硬化して圧着ヘッドが上昇し、接続が完了する。
異方性導電層5は、ディスペンサーやスクリーン印刷やインクジェットなどの方法で形成してもよい。異方性導電層5は、塗布後プリキュアして溶剤を飛ばしたほうが、チクソ性が高くなり、導電粒子のない接着フィルムを貼ることによる導電粒子7の広がりを防止することができる。異方性導電層5は、図6に示すように表示パネル1のパターン2のみに印刷することにより、より一層狭ピッチや小面積のバンプに対応ができる。
導電粒子7を含まない接着フィルム4には、ショートに影響の無い範囲で導電粒子7を配合しても特に問題は無い。また、この導電粒子を含まない接着フィルム4は液状で塗布してもよい。但し、塗布量の安定性はフィルムより悪い。また、液状の接着剤を使う場合は、熱硬化接着剤に含まれる溶剤成分がアウトガスとなり気泡になりやすいため、圧着ヘッドの温度を低く圧着時間を長くする必要がある場合がある。
異方性導電ペーストを使用せず、異方性導電フィルムを使う場合は、導電粒子7を含まない接着フィルム4上に導電粒子7を配合した異方性導電層5を積層した異方性導電膜3を使う。この異方性導電膜3の側面図を図7に示す。またこの異方性導電膜3の上面図を図8に示す。ドライバICのバンプと対応した位置に導電粒子7を配合した接着フィルム5を形成してある。この場合異方性導電膜3と表示パネル1の端子は位置あわせをして仮付けする必要がある。
本実施例では、表示パネル1とドライバICの接続であったが、FPCやCOFやTABなどのフィルム基板への実装やPCBなどの回路基板へのドライバICやその他のIC実装でも同様である。更にICとICのフェイストゥフェイスの実装でも同様である。ICとICのフェイストゥフェイスの実装の場合には、どちらもバンプを有していてもよいし、どちらか一方にバンプを形成していてもよい。異方性導電層は、ドライバICの全てのバンプに対応する必要は無く、例えばダミーバンプ等は接続する必要が無いので、表示パネル1のダミーバンプと対応する位置に塗布しておく必要が無い。
表示パネル1に印刷した異方性導電層は、表示パネル1に印刷することに限定するわけではなくドライバICのバンプ側に印刷してもよい。その場合、導電粒子を含まない接着シートは、ドライバIC側でも、表示パネル1側でもどちらに仮付けしてもよい。異方性導電層は、ショートに影響の無い例えばドライバICの中心部と対応する表示パネルの箇所に印刷しても問題は無い。本発明では、バンプ配置を1列に限定するものではない。バンプの配置は千鳥配置でも、エリア配置でもよい。
1 表示パネル
2 パターン
3 異方性導電膜
4 接着フィルム
5 異方性導電層
6 ドライバIC
7 導電粒子
8 バンプ
9 ガラス基板
2 パターン
3 異方性導電膜
4 接着フィルム
5 異方性導電層
6 ドライバIC
7 導電粒子
8 バンプ
9 ガラス基板
Claims (4)
- 基板に形成された端子と半導体チップに設けられたバンプの間に、樹脂に導電粒子が分散配合された異方性導電層を配置し、前記異方性導電層より導電粒子の配合率が少ない接着剤を、前記異方性導電層と前記端子または前記バンプとの間に配置して、前記半導体チップを前記基板に接着保持した回路装置であって、
前記異方性導電層は前記バンプの周辺または前記端子の周辺に設けられ、前記接着剤は前記異方性導電層を覆うように設けられたことを特徴とする回路装置。 - 前記接着剤が導電粒子を含まないことを特徴とする請求項1に記載の回路装置。
- 表示パネルに形成された端子と半導体チップに設けられたバンプの間に、樹脂に導電粒子が分散配合された異方性導電層を配置し、前記異方導電層より導電粒子の配合率が少ない接着剤を、前記異方性導電層と前記端子または前記バンプとの間に配置して、前記半導体チップを前記表示パネルに接着保持した表示装置であって、
前記異方性導電層は前記半導体チップのバンプの周辺または前記表示パネルの端子の周辺に設けられ、前記接着剤は前記異方性導電層を覆うように設けられたことを特徴とする表示装置。 - 導電粒子を含む樹脂フィルムと、前記樹脂フィルムより少ない比率で導電粒子を含む接着フィルムが積層され、前記接着フィルム上に、前記樹脂フィルムが部分的に配置されたことを特徴とする異方性導電膜。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005208669A JP2007027483A (ja) | 2005-07-19 | 2005-07-19 | 回路装置および表示装置および異方性導電膜 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005208669A JP2007027483A (ja) | 2005-07-19 | 2005-07-19 | 回路装置および表示装置および異方性導電膜 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007027483A true JP2007027483A (ja) | 2007-02-01 |
Family
ID=37787843
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005208669A Pending JP2007027483A (ja) | 2005-07-19 | 2005-07-19 | 回路装置および表示装置および異方性導電膜 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007027483A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010239153A (ja) * | 2010-06-24 | 2010-10-21 | Sony Chemical & Information Device Corp | 半導体装置の製造方法 |
WO2017171738A1 (en) | 2016-03-30 | 2017-10-05 | Intel Corporation | Hybrid microelectronic substrates |
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2005
- 2005-07-19 JP JP2005208669A patent/JP2007027483A/ja active Pending
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US11114353B2 (en) | 2016-03-30 | 2021-09-07 | Intel Corporation | Hybrid microelectronic substrates |
US11923257B2 (en) | 2016-03-30 | 2024-03-05 | Intel Corporation | Hybrid microelectronic substrates |
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