JP2004342993A - 半導体装置、電子デバイス、電子機器および半導体装置の製造方法 - Google Patents

半導体装置、電子デバイス、電子機器および半導体装置の製造方法 Download PDF

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protruding electrode
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Hideki Yuzawa
秀樹 湯澤
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Abstract

【課題】配線部のファインピッチ化を可能としつつ、半導体チップのマウント位置の精度を緩和する。
【解決手段】千鳥配列された第２列目の突出電極４´の底面の幅Ｗ２を、第１列目の突出電極４の底面の幅Ｗ１より小さくするとともに、第２列目の突出電極４´の底面の長さＬ２を、第１列目の突出電極４の底面の長さＬ１より長くなるように構成する
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置、電子デバイス、電子機器および半導体装置の製造方法に関し、特に、フリップチップ実装に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、例えば、特許文献１に開示されているように、配線基板上に形成された接続端子上に突出電極を接合することにより、半導体チップを配線基板上に実装する方法がある。
図４（ａ）は、従来の接続端子および突出電極の配置方法を示す平面図、図４（ｂ）は、配線基板上に実装された半導体チップの構成を示す断面図である。
【０００３】
図４において、配線基板４１上には、配線部４２´および配線部４２´に接続された接続端子４２が形成され、半導体チップ４３には、矩形状の突出電極４４が設けられている。ここで、接続端子４２および突出電極４４は、例えば、図４（ａ）に示すように、千鳥状に配列することができる。そして、半導体チップ４３に設けられた突出電極４４が接続端子４２上に接合されることにより、半導体チップ４３が配線基板４１上にフェースダウン実装されている。そして、半導体チップ４３と配線基板４１との間に封止樹脂４５を注入することにより、半導体チップ４３の表面を封止することができる。
【０００４】
【特許文献１】
特開２０００−２６９６１１号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、回路パターンの微細化に伴って、配線部４２´がファインピッチ化されると、配線部４２´に隣接する突出電極４４´との間の間隔Ｄ３が狭くなる。このため、半導体チップ４３のマウント位置の精度が厳しくなり、配線部４２´のファインピッチ化に制約がかかるという問題があった。
【０００６】
そこで、本発明の目的は、配線部のファインピッチ化を可能としつつ、半導体チップのマウント位置の精度を緩和することが可能な半導体装置、電子デバイス、電子機器および半導体装置の製造方法を提供することである。
【０００７】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体チップと、前記半導体チップの表面から突出して設けられ、それぞれが第１の重心を有する複数の第１の突起電極を含む第１の突起電極列であって、前記第１の重心を繋いだ第１の線分上に設けられた前記第１の突起電極列と、前記半導体チップの表面から突出して設けられ、それぞれが第２の重心を有する複数の第２の突起電極を含む第２の突起電極列であって、前記第２の重心を繋いだ第２の線分上に設けられた前記第２の突起電極列と、を含み、前記第１の線分と前記第２の線分とは、前記前記第１の線分と前記第２の線分との短手方向に離間して位置し、前記第１の突起電極の幅は、前記第２の突起電極の幅よりも小さく、前記第１の突起電極の長さは、前記第２の突起電極の長さよりも大きいことを特徴とする。
【０００８】
これにより、第１列目の突出電極の幅を広げることを可能として、第１列目の突出電極を接続端子に安定して接合させることが可能となるとともに、第２列目の突出電極の幅を狭めることが可能として、第２列目の突出電極に隣接する配線部との間隔を広げることが可能となる。このため、配線部のファインピッチ化を可能としつつ、半導体チップのマウント位置の精度を緩和することが可能となり、マウント工程の負担増を抑制しつつ、配線部のファインピッチ化を促進することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記第１の突出電極と前記第２の突出電極とは、前記基板側の表面の面積が実質的に等しいことを特徴とする。
これにより、幅及び長さが異なる第１と第２の突起電極とを有していても、第１と第２の突起電極とにかかる荷重を均一化することができる。このため、突起電極下のパッシベーション膜等へのダメージを避けることができる。さらに、突起電極の強度も均一化することができるため、半導体チップを実装する際等に突起電極が剥離するのを防止することができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記半導体チップが搭載された配線パターンを有する配線基板であって、前記第１の突出電極及び前記第２の突起電極が配線パターンに接合された前記配線基板をさらに備えることを特徴とする。
これにより、配線基板の配線パターンがファインピッチ化されている場合においても、半導体チップの搭載時の位置精度の緩和を図りつつ、半導体チップを配線基板に実装することが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記半導体チップと前記配線基板との間には、樹脂層が設けられていることを特徴とする。
これにより、配線基板の配線部がファインピッチ化されている場合においても、突出電極の接合時の温度上昇を抑制しつつ、半導体チップを回路基板に安定して実装することが可能となる。
【００１２】
また、本発明の一態様に係る電子デバイスによれば、電子部品と、前記電子部品の表面から突出して設けられ、それぞれが第１の重心を有する複数の第１の突起電極を含む第１の突起電極列であって、前記第１の重心を繋いだ第１の線分上に設けられた前記第１の突起電極列と、前記電子部品の表面から突出して設けられ、それぞれが第２の重心を有する複数の第２の突起電極を含み第２の突起電極列であって、前記第２の重心を繋いだ第２の線分上に設けられた前記第２の突起電極列と、を含み、前記第１の線分と前記第２の線分とは、前記前記第１の線分と前記第２の線分との短手方向に離間して位置し、前記第１の突起電極の幅は、前記第２の突起電極の幅よりも小さく、前記第１の突起電極の長さは、前記第２の突起電極の長さよりも大きいことを特徴とする。
【００１３】
これにより、第１の突出電極を安定して配線パターンに接合させることが可能となるとともに、第２の突出電極に接合する配線間の間隔を広げることが可能となり、配線パターンに含まれる配線のファインピッチ化を可能としつつ、電子部品の搭載時の位置の精度を緩和することが可能となる。
また、本発明の一態様に係る電子機器によれば、半導体チップと、前記半導体チップに電気的に接続される配線パターンを含む配線基板と、前記配線基板を介して前記半導体チップに電気的に接続する電子部品と、前記半導体チップと前記配線基板との間に設けられ、それぞれが第１の重心を有する複数の第１の突起電極を含む第１の突起電極列であって、前記第１の重心を繋いだ第１の線分上に設けられた前記第１の突起電極列と、前記半導体チップと前記配線基板との間に設けられ、それぞれが第２の重心を有する複数の第２の突起電極を含む第２の突起電極列であって、前記第２の重心を繋いだ第２の線分上に設けられた前記第２の突起電極列と、を含み、前記第１の線分と前記第２の線分とは、前記前記第１の線分と前記第２の線分との短手方向に離間して位置し、前記第１の突起電極の幅は、前記第２の突起電極の幅よりも小さく、前記第１の突起電極の長さは、前記第２の突起電極の長さよりも大きいことを特徴とする。
【００１４】
これにより、配線のファインピッチ化を可能としつつ、半導体チップの搭載時の位置の精度を緩和することが可能となり、電子機器の小型・軽量化を図ることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体チップに、前記半導体チップから突出して設けられた第１の突起電極列と第２の突起電極列とであって、それぞれが第１の重心を有する複数の第１の突起電極を含み前記第１の重心を繋いだ第１の線分上に設けられた前記第１の突起電極列と、それぞれが第２の重心を有する第２の突起電極を含み、前記第２の重心を繋いだ第２の線分上に設けられた前記第２の突起電極列と、を前記第１の突起電極の幅が前記第２の突起電極の幅よりも小さくなり、かつ、前記第１の突起電極の長さが前記第２の突起電極の長さよりも大きくなるように設ける工程と、前記第１の突起電極列及び前記第２の突起電極列とを介して、前記半導体チップを配線パターンを含む配線基板に搭載し、前記第１の突起電極列及び前記第２の突起電極列と前記配線パターンとを電気的に接続する工程と、を含むことを特徴とする。
【００１５】
これにより、配線基板の配線がファインピッチ化されている場合においても、半導体チップの搭載位置精度を緩和することが可能となることから、製造工程の負担増を抑制しつつ、半導体チップを回路基板に実装することが可能となる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置、電子デバイスおよびそれら製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置の構成を示す断面図、
図１（ｂ）は、本発明の第１実施形態に係る接続端子および突出電極の構成を示す平面図である。
【００１７】
図１において、配線基板１上には、配線部２´および配線部２´に接続された接続端子２が形成され、半導体チップ３には突出電極４が設けられている。なお、接続端子２および突出電極４は、例えば、図１（ｂ）に示すように、千鳥状に配列することができる。そして、異方性導電シート５を介して突出電極４が接続端子２上にＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合されることにより、半導体チップ３が配線基板１上に実装されている。ＡＣＦの代わりに、ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）、絶縁性接着剤、絶縁性樹脂等を設けてもよい。
ここで、第１の突出電極４と第２の突出電極４´とは、千鳥配列されている。第２の突出電極４´の底面の幅Ｗ２は、第１列目の突出電極４の底面の幅Ｗ１より小さくなるとともに、第２列目の突出電極４´の底面の長さＬ２は、第１列目の突出電極４の底面の長さＬ１より長くなるように構成することができる。また、第１列目の突出電極４と第２列目の突出電極４´とは、各突出電極４、４´の配列方向に重複しないように、半導体チップ３の長辺または短辺いずれか少なくとも一方に沿って配列することができる。ここで、千鳥配列とは、第１の重心を有する第１の突起電極を含む第１の突起電極列が、第１の重心を繋いだ第１の線分上に設けられており、第２の重心を有する複数の第２の突起電極を含む第２の突起電極列が、第２の重心を繋いだ第２の線分上に設けられている。この際に、第１の線分と第２の線分は、各線分の短手方向に離間して設けられている。
【００１８】
これにより、第１列目の突出電極４の幅Ｗ１を広げることを可能として、第１列目の突出電極４を安定して接続端子２´に接合させることが可能となるとともに、第２列目の突出電極の幅４´を狭めることが可能として、第２列目の突出電極４´と第２列目の突出電極４´に隣接する配線部２´との間隔Ｄ１を広げることが可能となる。このため、配線部２´同士の間隔Ｄ２を狭めた場合においても、第２列目の突出電極４´と第２列目の突出電極４´に隣接する配線部２´との間隔Ｄ１を確保することが可能となり、配線部２´のファインピッチ化を可能としつつ、半導体チップ３のマウント位置精度を緩和することが可能となる。
【００１９】
なお、第１列目の突出電極４と第２列目の突出電極４´とは、底面の面積が実質的に等しいことが好ましい。これにより、第２列目の突出電極４´の底面の幅Ｗ２は、第１列目の突出電極４の底面の幅Ｗ１より小さくなるとともに、第２列目の突出電極４´の底面の長さＬ２は、第１列目の突出電極４の底面の長さＬ１より長くなるように構成した場合においても、異方性導電シート５に含まれる導電粒子の補足面積を一致させることが可能となり、配線部２´のファインピッチ化を促進することを可能としつつ、ＡＣＦ接合を安定して行うことが可能となる。
【００２０】
なお、突出電極４としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができる。また、配線部２´および接続端子２としては、例えば、銅箔パターン、配線基板１としては、例えば、フィルム基板、ガラス基板などを用いることができる。また、上述した実施形態では、ＡＣＦ接合により半導体チップ３を配線基板１上に実装する方法について説明したが、例えば、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合などのその他の接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。
【００２１】
本発明は、半導体チップ３を用いて説明を行ったが、本実施の形態に限定されるものではなく、半導体チップ３を電子素子に置き換えることもできる。電子素子としては、コンデンサ、抵抗等が挙げられる。
図２は、図１の半導体装置の製造方法を示す断面図である。
図２（ａ）において、配線基板１上に形成された銅箔のパターニングを行うことにより、接続端子２および配線部２´を配線基板１上に形成する。
【００２２】
次に、図２（ｂ）に示すように、接続端子２が設けられた配線基板１上に異方性導電シート５を貼り付ける。そして、突出電極４が接続端子２上に配置されように、半導体チップ３の位置合わせを行う。
次に、図２（ｃ）に示すように、突出電極４が接続端子２上に配置された状態で、半導体チップ３に上から荷重をかけることにより、異方性導電シート５を介して突出電極４を接続端子２上にＡＣＦ接合する。
【００２３】
これにより、回路基板の配線部２´がファインピッチ化されている場合においても、半導体チップ３のマウント位置精度を緩和することが可能となり、製造工程の負担増を抑制しつつ、半導体チップ３を回路基板に実装することが可能となる。
図３（ａ）は、図３（ｂ）のＡ−Ａ線で切断した断面図、図３（ｂ）は、本発明の第２実施形態に係る液晶モジュールの概略構成を示す平面図である。
【００２４】
図３において、液晶モジュールには、液晶パネルＰＮおよび液晶パネルＰＮを駆動する液晶ドライバＤＲが設けられている。ここで、液晶ドライバＤＲには、駆動用回路などが形成された半導体チップ１３が設けられている。そして、異方性導電シート１５を介して、半導体チップ１３が配線基板１１上に実装されている。
【００２５】
また、液晶パネルＰＮには、ガラス基板３１、３４が設けられ、ガラス基板３１にはＩＴＯなどの透明電極３２が形成されている。透明電極３２が形成されたガラス基板３１とガラス基板３４との間には液晶層３３が設けられ、液晶層３３はシール材３５でシールされている。
ここで、配線基板１１上には、配線部１２ａ、１２ｂが設けられている。そして、配線部１２ａのアウタリードは、ＡＣＦなどの接続端子２２を介してプリント基板２１に接続されるとともに、配線部１２ｂのアウタリードは、ＡＣＦなどの接続端子３６を介して透明電極３２に接続されている。
【００２６】
一方、配線部１２ａ、１２ｂのインナーリードは、例えば、異方性導電シート１５を介して半導体チップ１３の突出電極１４にＡＣＦ接合されている。ここで、配線部１２ａ、１２ｂのインナーリードおよび突出電極１４は、例えば、図１（ｂ）に示すように、千鳥状に配列することができる。また、半導体チップ１３に千鳥配列された第１列目の突出電極１４より幅が小さく、長さが長く、第１列目の突出電極１４と配列方向に重複しないように、第２列目の突出電極１４を半導体チップ１３に配列することができる。また、第１列目および第２列目の突出電極１４の底面の面積を実質的に等しくすることができる。
【００２７】
これにより、千鳥配列された第１列目の突出電極１４を配線部１２ａ、１２ｂのインナーリードに安定して接合させることが可能となるとともに、第２列目の突出電極１４に隣接する配線部１２ａ、１２ｂとの間隔を広げることが可能となり、配線部１２ａ、１２ｂのファインピッチ化を可能としつつ、半導体チップ１３のマウント位置の精度を緩和することが可能となる。また、千鳥配列された第１列目の突出電極１４に比べて第２列目の突出電極１４の幅を小さく、長さを長くした場合においても、異方性導電シート１５に含まれる導電粒子の補足面積を一致させることが可能となり、配線部１２ａ、１２ｂのファインピッチ化を促進することを可能としつつ、ＡＣＦ接合を安定して行うことが可能となる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の構成を示す図。
【図２】図１の半導体装置の製造方法を示す断面図。
【図３】第２実施形態に係る液晶モジュールの構成を示す図。
【図４】従来の半導体装置の構成を示す図。
【符号の説明】
１、１１ 配線基板、２ 接続端子、２´、１２ａ、１２ｂ 配線部、３、１３ 半導体チップ、４、４´、１４、 突出電極、５、１５ 異方性導電シート、２１ プリント基板、２２、３６ 接続端子、３１、３４ ガラス基板、３２透明電極、３３ 液晶層、３５ シール材

Claims (7)

  1. 半導体チップと、
    前記半導体チップの表面から突出して設けられ、それぞれが第１の重心を有する複数の第１の突起電極を含む第１の突起電極列であって、前記第１の重心を繋いだ第１の線分上に設けられた前記第１の突起電極列と、
    前記半導体チップの表面から突出して設けられ、それぞれが第２の重心を有する複数の第２の突起電極を含む第２の突起電極列であって、前記第２の重心を繋いだ第２の線分上に設けられた前記第２の突起電極列と、を含み、
    前記第１の線分と前記第２の線分とは、前記前記第１の線分と前記第２の線分との短手方向に離間して位置し、
    前記第１の突起電極の幅は、前記第２の突起電極の幅よりも小さく、
    前記第１の突起電極の長さは、前記第２の突起電極の長さよりも大きいことを特徴とする半導体装置。
  2. 前記第１の突出電極と前記第２の突出電極とは、前記基板側の表面の面積が実質的に等しいことを特徴とする請求項１記載の半導体装置。
  3. 前記半導体チップが搭載された配線パターンを有する配線基板であって、前記第１の突出電極及び前記第２の突起電極が配線パターンに接合された前記配線基板をさらに備えることを特徴とする請求項１または２記載の半導体装置。
  4. 前記半導体チップと前記配線基板との間には、樹脂層が設けられていることを特徴とする請求項３記載の半導体装置。
  5. 電子部品と、
    前記電子部品の表面から突出して設けられ、それぞれが第１の重心を有する複数の第１の突起電極を含む第１の突起電極列であって、前記第１の重心を繋いだ第１の線分上に設けられた前記第１の突起電極列と、
    前記電子部品の表面から突出して設けられ、それぞれが第２の重心を有する複数の第２の突起電極を含み第２の突起電極列であって、前記第２の重心を繋いだ第２の線分上に設けられた前記第２の突起電極列と、を含み、
    前記第１の線分と前記第２の線分とは、前記前記第１の線分と前記第２の線分との短手方向に離間して位置し、
    前記第１の突起電極の幅は、前記第２の突起電極の幅よりも小さく、
    前記第１の突起電極の長さは、前記第２の突起電極の長さよりも大きいことを特徴とする電子デバイス。
  6. 半導体チップと、
    前記半導体チップに電気的に接続される配線パターンを含む配線基板と、
    前記配線基板を介して前記半導体チップに電気的に接続する電子部品と、
    前記半導体チップと前記配線基板との間に設けられ、それぞれが第１の重心を有する複数の第１の突起電極を含む第１の突起電極列であって、前記第１の重心を繋いだ第１の線分上に設けられた前記第１の突起電極列と、
    前記半導体チップと前記配線基板との間に設けられ、それぞれが第２の重心を有する複数の第２の突起電極を含む第２の突起電極列であって、前記第２の重心を繋いだ第２の線分上に設けられた前記第２の突起電極列と、を含み、
    前記第１の線分と前記第２の線分とは、前記前記第１の線分と前記第２の線分との短手方向に離間して位置し、
    前記第１の突起電極の幅は、前記第２の突起電極の幅よりも小さく、
    前記第１の突起電極の長さは、前記第２の突起電極の長さよりも大きいことを特徴とする電子機器。
  7. 半導体チップに、前記半導体チップから突出して設けられた第１の突起電極列と第２の突起電極列とであって、それぞれが第１の重心を有する複数の第１の突起電極を含み前記第１の重心を繋いだ第１の線分上に設けられた前記第１の突起電極列と、それぞれが第２の重心を有する第２の突起電極を含み、前記第２の重心を繋いだ第２の線分上に設けられた前記第２の突起電極列と、を前記第１の突起電極の幅が前記第２の突起電極の幅よりも小さくなり、かつ、前記第１の突起電極の長さが前記第２の突起電極の長さよりも大きくなるように設ける工程と、
    前記第１の突起電極列及び前記第２の突起電極列とを介して、前記半導体チップを配線パターンを含む配線基板に搭載し、前記第１の突起電極列及び前記第２の突起電極列と前記配線パターンとを電気的に接続する工程と、
    を含むことを特徴とする半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013239654A (ja) * 2012-05-16 2013-11-28 Sharp Corp 半導体装置
JP2013239653A (ja) * 2012-05-16 2013-11-28 Sharp Corp 半導体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5395407B2 (ja) * 2008-11-12 2014-01-22 ルネサスエレクトロニクス株式会社 表示装置駆動用半導体集積回路装置および表示装置駆動用半導体集積回路装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07235564A (ja) * 1993-12-27 1995-09-05 Toshiba Corp 半導体装置
KR0181615B1 (ko) * 1995-01-30 1999-04-15 모리시다 요이치 반도체 장치의 실장체, 그 실장방법 및 실장용 밀봉재
JP3986199B2 (ja) * 1999-03-16 2007-10-03 カシオ計算機株式会社 フレキシブル配線基板
JP3429718B2 (ja) * 1999-10-28 2003-07-22 新光電気工業株式会社 表面実装用基板及び表面実装構造

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JP2013239654A (ja) * 2012-05-16 2013-11-28 Sharp Corp 半導体装置
JP2013239653A (ja) * 2012-05-16 2013-11-28 Sharp Corp 半導体装置

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