JP3603890B2 - 電子デバイス及びその製造方法並びに電子機器 - Google Patents

電子デバイス及びその製造方法並びに電子機器 Download PDF

Info

Publication number
JP3603890B2
JP3603890B2 JP2002361118A JP2002361118A JP3603890B2 JP 3603890 B2 JP3603890 B2 JP 3603890B2 JP 2002361118 A JP2002361118 A JP 2002361118A JP 2002361118 A JP2002361118 A JP 2002361118A JP 3603890 B2 JP3603890 B2 JP 3603890B2
Authority
JP
Japan
Prior art keywords
substrate
electronic device
electrical connection
integrated circuit
circuit chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002361118A
Other languages
English (en)
Other versions
JP2003332386A (ja
Inventor
伸晃 橋元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2002361118A priority Critical patent/JP3603890B2/ja
Priority to US10/361,839 priority patent/US6917104B2/en
Priority to KR1020030013326A priority patent/KR100562098B1/ko
Priority to CNB031202977A priority patent/CN1210795C/zh
Publication of JP2003332386A publication Critical patent/JP2003332386A/ja
Application granted granted Critical
Publication of JP3603890B2 publication Critical patent/JP3603890B2/ja
Priority to US11/099,390 priority patent/US7186584B2/en
Priority to KR1020050096996A priority patent/KR20050112506A/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13452—Conductors connecting driver circuitry and terminals of panels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/145—Arrangements wherein electric components are disposed between and simultaneously connected to two planar printed circuit boards, e.g. Cordwood modules
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/36—Assembling printed circuits with other printed circuits
    • H05K3/361—Assembling flexible printed circuits with other printed circuits

Description

【０００１】
【発明の属する技術分野】
本発明は、電子デバイス及びその製造方法並びに電子機器に関する。
【０００２】
【背景技術】
液晶パネルに、駆動回路を有するＩＣチップを電気的に接続するのに、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）又はＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）実装が適用されている。これによれば、テープ又はフィルムに形成された配線パターンとＩＣチップとのボンディング部と、テープ又はフィルムに形成された配線パターンと液晶パネルの配線パターンとのボンディング部があった。また、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）実装でも、回路基板と電気的に接続するために液晶パネルに、配線パターンが形成されたテープ又はフィルムが取り付けられる。したがって、ＣＯＧ実装によれば、液晶パネルの配線パターンとＩＣチップとのボンディング部と、テープ又はフィルムに形成された配線パターンと液晶パネルの配線パターンとのボンディング部があった。このように、従来のＴＡＢ、ＣＯＦ又はＣＯＧ実装によれば、多くのボンディング部があった。
【０００３】
本発明の目的は、信頼性の高い電子デバイス及びその製造方法並びに電子機器を提供することにある。
【０００４】
【課題を解決するための手段】
（１）本発明に係る電子デバイスは、
第１及び第２の電極群を有する集積回路チップと、
第１の電気的接続部を有する第１の配線パターンが形成された第１の基板と、
第２の電気的接続部を有する第２の配線パターンが形成された第２の基板と、
を有し、
前記第１の電極群と前記第１の電気的接続部とがオーバーラップして電気的に接続され、
前記第２の電極群と前記第２の電気的接続部とがオーバーラップして電気的に接続され、
前記第１の基板は、前記第２の基板に取り付けられる部分である取付部と、前記取付部に接続されて前記第２の基板の外側に位置する部分である接続部の他に、前記接続部から前記第２の基板の辺に沿って延びており前記第２の基板とオーバーラップしない延設部をさらに含み、
前記第１の電気的接続部は、前記第１の基板における前記延設部に形成されている。本発明によれば、集積回路チップを介して第１及び第２の配線パターンを電気的に接続することができるので、第１及び第２の配線パターン間の直接的なボンディング部を少なくする（例えば無くす）ことができ、信頼性を向上させることができる。また、本発明によれば、第１の基板の取付部が第２の基板に取り付けられているので、第１又は第２の基板と集積回路チップとの連結を補強することができる。
（２）この電子デバイスにおいて、
前記接続部には、前記延設部が延びる方向に交差する方向に切り込みが形成されていてもよい。
（３）この電子デバイスにおいて、
前記接続部は、前記延設部よりも前記第２の基板から離れる方向に突出するように形成されていてもよい。
（４）この電子デバイスにおいて、
前記第１の配線パターンは、前記集積回路チップ以外の電子部品と電気的に接続するための端子を有し、
前記端子は、前記接続部に形成されていてもよい。
（５）この電子デバイスにおいて、
前記取付部は、前記第２の基板における前記第２の配線パターンが形成された面に取り付けられていてもよい。
（６）この電子デバイスにおいて、
前記取付部は、前記第２の基板における前記第２の配線パターンが形成された面とは反対側の面に取り付けられていてもよい。
（７）この電子デバイスにおいて、
前記第１の基板は、複数の前記取付部を有してもよい。
（８）この電子デバイスにおいて、
前記複数の取付部は、前記延設部の両側に形成されていてもよい。
（９）本発明に係る電子デバイスは、
第１及び第２の電極群を有する集積回路チップと、
第１の電気的接続部を有する第１の配線パターンが形成された第１の基板と、
第２の電気的接続部を有する第２の配線パターンが形成された第２の基板と、
を有し、
前記第１の基板と、前記第２の基板と、前記集積回路チップと、がオーバーラップするように配置され、
前記第１の電気的接続部と前記第１の電極群とがオーバーラップするように配置されて電気的に接続され、
前記第２の電気的接続部と前記第２の電極群とがオーバーラップするように配置されて電気的に接続され、
前記集積回路チップは、前記第１の基板における前記第１の電気的接続部が形成された部分と、前記第２の基板における前記第２の電気的接続部が形成された部分と、に対して傾斜して配置されている。本発明によれば、集積回路チップを介して第１及び第２の配線パターンを電気的に接続することができるので、第１及び第２の配線パターン間の直接的なボンディング部を少なくする（例えば無くす）ことができ、信頼性を向上させることができる。また、本発明によれば、第１の基板と、第２の基板と、集積回路チップと、がオーバーラップするので、電子デバイスを小型化することができる。
（１０）この電子デバイスにおいて、
前記第１の電気的接続部のピッチは、前記第２の電気的接続部よりも広く形成されていてもよい。
（１１）この電子デバイスにおいて、
前記第１の基板は、前記第２の基板よりも熱及び湿度の少なくとも一方による変形率が大きくてもよい。
（１２）この電子デバイスにおいて、
前記第１の基板は、フレキシブル基板であってもよい。
（１３）この電子デバイスにおいて、
前記第２の基板は、ガラス基板であってもよい。
（１４）この電子デバイスにおいて、
前記第１の基板の厚みは、前記第２の基板よりも薄くてもよい。
（１５）この電子デバイスにおいて、
前記第２の基板は、電気光学パネルの一部であってもよい。
（１６）この電子デバイスにおいて、
前記第１及び第２の基板の間に充填された樹脂をさらに有してもよい。
（１７）本発明に係る電子機器は、上記電子デバイスを有する。
（１８）本発明に係る電子デバイスの製造方法は、
（ａ）第１の基板に形成された第１の配線パターンの第１の電気的接続部と集積回路チップの第１の電極群とをオーバーラップするように配置して電気的に接続すること、
（ｂ）第２の基板に形成された第２の配線パターンの第２の電気的接続部と前記集積回路チップの第２の電極群とをオーバーラップするように配置して電気的に接続すること、及び、
（ｃ）前記第１の基板の一部を前記第２の基板に取り付けること、
を含み、
前記第１の基板は、前記第２の基板に取り付けられる前記一部である取付部と、前記取付部に接続されて前記第２の基板の外側に位置する部分である接続部の他に、前記接続部から前記第２の基板の辺に沿って延びており前記第２の基板とオーバーラップしない延設部をさらに含み、前記第１の電気的接続部は、前記第１の基板における前記延設部に形成されている。本発明によれば、集積回路チップを介して第１及び第２の配線パターンを電気的に接続することができるので、第１及び第２の配線パターン間の直接的なボンディング部を少なくする（例えば無くす）ことができ、信頼性を向上させることができる。また、本発明によれば、第１の基板の取付部を第２の基板に取り付けるので、第１又は第２の基板と集積回路チップとの連結を補強することができる。
（１９）本発明に係る電子デバイスの製造方法は、
（ａ）第１の基板に形成された第１の配線パターンの第１の電気的接続部と集積回路チップの第１の電極群とをオーバーラップするように配置して電気的に接続すること、
（ｂ）第２の基板に形成された第２の配線パターンの第２の電気的接続部と前記集積回路チップの第２の電極群とをオーバーラップするように配置して電気的に接続すること、及び、
（ｃ）前記第１の基板の端部を前記第２の基板の端部に取り付けること、
を含み、
前記集積回路チップを、前記第１の基板における前記第１の電気的接続部が形成された部分と、前記第２の基板における前記第２の電気的接続部が形成された部分と、に対して傾斜させて配置する。本発明によれば、集積回路チップを介して第１及び第２の配線パターンを電気的に接続することができるので、第１及び第２の配線パターン間の直接的なボンディング部を少なくする（例えば無くす）ことができ、信頼性を向上させることができる。また、本発明によれば、第１の基板の端部と、第２の基板の端部と、集積回路チップと、をオーバーラップさせるので、電子デバイスを小型化することができる。
（２０）この電子デバイスの製造方法において、
少なくとも前記第２の電極群は、それぞれ、先端面が傾斜してなってもよい。
（２１）この電子デバイスの製造方法において、
前記（ａ）工程を行った後に、前記（ｂ）工程を行ってもよい。
（２２）この電子デバイスの製造方法において、
前記（ｃ）工程を行った後に、前記（ａ）及び（ｂ）工程を同時に行ってもよい。
（２３）この電子デバイスの製造方法において、
前記（ｃ）工程を行った後に、前記（ａ）を行い、その後、前記（ｂ）工程を行ってもよい。
（２４）この電子デバイスの製造方法において、
前記（ａ）工程を行った後に、前記（ｂ）工程及び前記（ｃ）工程を同時に行ってもよい。
【０００５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【０００６】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る電子デバイスを示す図である。図２は、図１のＩＩ−ＩＩ線断面の一部を拡大した図であり、図３は、図１のＩＩＩ−ＩＩＩ線断面の一部を拡大した図である。図４は、図１に示す電子デバイスの一部拡大図である。
【０００７】
電子デバイスは、集積回路チップ（ＩＣチップ）１０を有する。集積回路チップ１０は、半導体チップである。集積回路チップ１０は直方体（平面において長方形）になっていてもよい。集積回路チップ１０は、少なくとも、第１の電極群１２と第２の電極群１４とを有する（図４参照）。本実施の形態では、集積回路チップ１０における平行な二辺（例えば平面において長方形の長辺）のうち一方の辺に沿って第１の電極群１２が並び、他方の辺に沿って第２の電極群１４が並んでいる。電極配列について、集積回路チップ１０はペリフェラル型である。第１の電極群１２と第２の電極群１４のそれぞれは、例えば、アルミニウム等で形成されたパッドと、その上に金等で形成されたバンプ等を含んでもよい。この場合、さらにパッドとバンプ等との間にＴｉＷ，Ｐｔなどで形成されたアンダーバンプメタル等の金属層を含んでもよい。
【０００８】
図４に示すように、第１の電極群１２のピッチは、第２の電極群１４のピッチよりも広く形成されている。集積回路チップ１０は、ドライバ（例えば電気光学パネル（液晶パネル・エレクトロルミネッセンスパネル等）の駆動回路）を内部に有する。本実施の形態では、第１の電極群１２は、ドライバに対する入力端子であり、第２の電極群１４は、ドライバからの出力端子である。
【０００９】
電子デバイスは、第１の基板２０を有する。第１の基板２０は、フレキシブル基板又はフィルムであってもよい。第１の基板２０は、熱及び湿度の少なくとも一方による変形率（熱膨張率等）が、第２の基板３０よりも大きい材料（例えばポリイミド等の樹脂）で形成されていてもよい。第１の基板２０は、第２の基板３０よりも薄くなっていてもよい。
【００１０】
第１の基板２０は、第２の基板３０に取り付けられる少なくとも１つ（複数又は１つ）の取付部２２を有する。取付部２２は、第１の基板２０のうち第２の基板３０に取り付けられている部分であって、第１の電気的接続部４２が形成されていない領域に設けられてもよい。第２の基板３０と取付部２２とは接着（あるいは固定）されていてもよい。その接着又は固定には、図３に示すように、樹脂（例えば接着剤）３２を使用してもよい。樹脂３２は、第２の基板３０と取付部２２の間のみに設けてもよいし、第１の基板２０（例えば接続部２４）と第２の基板３０（例えばその先端面）との間に至るように設けてもよい。取付部２２は、第２の基板３０における第２の配線パターン５０が形成された面に取り付けてもよい。この場合、取付部２２と第２の配線パターン５０がオーバーラップしてもよい。図４に示す例では、延設部２６の両側に取付部２２が位置している。
【００１１】
第１の基板２０は、取付部２２に接続されて第２の基板３０の外側に位置する接続部２４を有する。図４に示す例では、間隔をあけて一対の取付部２２が配置され、それぞれの取付部２２から接続部２４が形成されている。接続部２４は、延設部２６よりも第２の基板３０から離れる方向に突出するように形成されていてもよい。接続部２４には、延設部２４が延びる方向に交差（例えば直交）する方向（例えば第２の基板３０における取付部２２が取り付けられた端部の辺に交差（例えば直交）する方向）に切り込み２８が形成されていてもよい。切り込み２８を形成することで、接続部２４を曲げたときに、延設部２６が曲がりにくくなる。また、切り込み２８は、接続部２４の端部のうち取付部２２に接する辺と対向する辺を有する端部から、取付部２２に到るまで形成してもよい。このような切り込み２８を形成することで、接続部２４を曲げたときの延設部２６が、さらに曲がりにくくなる、従って、集積回路チップ１０の第１の電極群１２、第１の基板２０の第１の接続部２４に対する、機械的なダメージを低減できる。
【００１２】
第１の基板２０は、接続部２４から第２の基板３０の辺に沿って延びる延設部２６を有する。図４に示す例では、一対の接続部２４の間に延設部２６が位置している。延設部２６は、第１の電気的接続部４２が形成された領域、または、集積回路チップ１０の搭載領域の少なくとも一部を含む。この第１の電気的接続部４２が形成された領域、または、集積回路チップ１０の搭載領域の少なくとも一部において、第２の基板３０とオーバーラップしないようになっている。延設部２６は、この第１の電気的接続部４２が形成された領域、または、集積回路チップ１０の搭載領域の少なくとも一部において、第２の基板３０から離れていてもよい。
【００１３】
第１の基板２０には、第１の配線パターン４０が形成されている。第１の配線パターン４０が形成された第１の基板２０は、配線基板であってもよい。第１の配線パターン４０は、少なくとも延設部２６に形成されており、接続部２４に至るように形成されていてもよい。第１の配線パターン４０は、取付部２２を通るように形成されていてもよいし、取付部２２を避けて形成されていてもよい。
【００１４】
第１の配線パターン４０は、複数の第１の電気的接続部４２を有する。第１の電気的接続部４２のピッチは、第２の電気的接続部５２よりも広く形成されている。第１の電気的接続部４２は、延設部２６に位置する。第１の電気的接続部４２は、集積回路チップ１０の第１の電極群１２とオーバーラップして電気的に接続されている。電気的接続には、絶縁樹脂接合（例えばＮＣＰ（Ｎｏｎ ＣｏｎｄｕｃｔｉｖｅＰａｓｔｅ）やＮＣＦ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）等を使用した接合）、異方性導電材料接合（例えばＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）等を使用した接合）、合金接合（例えばＡｕ−Ａｕ又はＡｕ−Ｓｎ接合）、はんだ接合等の既知の接続方式のいずれを適用してもよい。第１の基板２０には、集積回路チップ１０の一部が実装されている。集積回路チップ１０と第１の基板２０との間にはアンダーフィル材４４を設けてもよい。アンダーフィル材４４は、ＮＣＰ、ＮＣＦ、ＡＣＦが兼ねてもよい。
【００１５】
図４に示す例では、第１の配線パターン４０は、複数の第１の電気的接続部４２のうち、第１のグループの第１の電気的接続部４２から一方の接続部２４に至る配線と、第２のグループの第１の電気的接続部４２（残りの第１の電気的接続部４２）から他方の接続部２４に至る配線と、を有する。
【００１６】
第１の配線パターン４０は、集積回路チップ１０以外の図示しない電子部品（回路基板（マザーボード）等）と電気的に接続するための端子４６を有していてもよい。端子４６は、接続部２４（例えばその先端部）に形成されている。端子４６は、第１の電気的接続部４２と電気的に接続されている。第１の基板２０には、集積回路チップ１０以外の図示しない電子部品（例えば表面実装部品）が搭載されていてもよい。
【００１７】
電子デバイスは、第２の基板３０を有する。第２の基板３０は、例えばガラス基板であってもよい。第２の基板３０は、電気光学パネル（液晶パネル・エレクトロルミネッセンスパネル等）の一部であってもよい。第２の基板３０には、第２の配線パターン５０が形成されている。なお、液晶パネルの場合、第２の配線パターン５０は、液晶を駆動する電極（走査電極、信号電極、対向電極等）に電気的に接続されている。第２の配線パターン５０は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、Ａｌ、Ｃｒ、Ｔａなどの金属膜や金属化合物膜によって形成されていてもよい。
【００１８】
第２の配線パターン５０は、複数の第２の電気的接続部５２を有する。第２の電気的接続部５２のピッチは、第１の電気的接続部４２よりも狭く形成されている。第２の電気的接続部５２は、第２の基板３０の端部に位置する。第２の配線パターン５０は、第２の電気的接続部５２からピッチが拡がるように形成されていてもよい。第２の電気的接続部５２は、集積回路チップ１０の第２の電極群１４とオーバーラップして電気的に接続されている。電気的接続には、絶縁樹脂接合（例えばＮＣＰ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）やＮＣＦ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ）等を使用した接合）、異方性導電材料接合（例えばＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）等を使用した接合）、合金接合（例えばＡｕ−Ａｕ又はＡｕ− Ｓｎ接合）、はんだ接合等の既知の接合方式のいずれを適用してもよい。第２の基板３０には、集積回路チップ１０の一部が実装されている。集積回路チップ１０と第２の基板３０との間にはアンダーフィル材５４を設けてもよい。アンダーフィル材５４は、ＮＣＰ、ＮＣＦ、ＡＣＦが兼ねてもよい。
【００１９】
第１及び第２の基板２０，３０の間には、図２に示すように、間隙が設けられていてもよい。すなわち、第１及び第２の基板２０，３０は、図２に示すように離間して設けられていてもよい。この間隙の大きさは、後述のように樹脂５６を充填できる程度に大きくてもよい。また、第１の基板２０（詳しくは延設部２６）と第２の基板３０の間に掛け渡すように集積回路チップ１０が実装されている。第１の基板２０（詳しくは延設部２６）と第２の基板３０の間には、樹脂５６を充填してもよい。樹脂５６によって、第１及び第２の基板２０，３０の間で、集積回路チップ１０における第１又は第２の電極群１２，１４が形成された面が覆われている。
【００２０】
本実施の形態によれば、集積回路チップ１０を介して第１及び第２の配線パターン４０，５０を電気的に接続することができるので、第１及び第２の配線パターン４０，５０間の直接的なボンディング部を少なくする（例えば無くす）ことができ、信頼性を向上させることができる。また、本実施の形態によれば、第１の基板２０の取付部２２が第２の基板３０に取り付けられているので、第１又は第２の基板２０，３０と集積回路チップ１０との連結を補強することができる。
【００２１】
本実施の形態に係る電子デバイスは、上記のように構成されており、以下その製造方法の一例を説明する。図５に示すように、電子デバイスの製造方法では、第１の配線パターン４０（第１の電気的接続部４２）と集積回路チップ１０の第１の電極群１２とを、オーバーラップするように配置して電気的に接続する。この工程には、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）実装を行う装置を使用することができる。その電気的接続の詳細は、電子デバイスの構成についての説明で述べた通りである。集積回路チップ１０と第１の基板２０との間にはアンダーフィル材４４を設けてもよい。
【００２２】
図５に示す工程で、第１の基板２０が、熱及び湿度の少なくとも一方によって膨張又は収縮しやすいものであっても、図４に示すように第１の電気的接続部４２は、第２の電気的接続部５２よりもピッチが広い。したがって、第１の電気的接続部４２と第１の電極群１２とを確実に電気的接続することができる。
【００２３】
図５に示す工程の後に、図６に示すように、第２の配線パターン５０（第２の電気的接続部５２）と集積回路チップ１０の第２の電極群１４とを、オーバーラップするように配置して電気的に接続する。この工程には、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）実装を行う装置を使用することができる。その電気的接続の詳細は、電子デバイスの構成についての説明で述べた通りである。集積回路チップ１０と第２の基板３０との間にはアンダーフィル材５４を設けてもよい。第２の電気的接続部５２は第１の電気的接続部４２よりも狭ピッチで配列されているが、第２の基板３０が、第１の基板２０よりも熱及び湿度の少なくとも一方によって変形しにくい。したがって、第２の電気的接続部５２と第２の電極群１４とを高い精度で位置合わせすることができる。
【００２４】
集積回路チップ１０を第２の基板３０に実装するとき、すでに集積回路チップ１０が第１の基板２０に実装されているが、本実施の形態では、第１の基板２０がフレキシブル基板である。その場合、第１の基板２０が柔軟性を有するので、第１の電気的接続部４２と第１の電極群１２との電気的な接続部分に応力を加えることなく、第２の電気的接続部５２と第２の電極群１４とを電気的に接続することができる。また、本実施の形態では、第１の基板２０が第２の基板３０よりも薄い。したがって、第２の基板３０を平坦な台５８に載せて、第２の電気的接続部５２と第２の電極群１４とを電気的に接続することができる。このように、本実施の形態では、操作性が優れている。また、第２の基板３０には、集積回路チップ１０における第２の電極群１４が設けられた部分のみが実装されるので、第２の基板３０における実装領域（いわゆる額縁）を小さくことができる。
【００２５】
本実施の形態では、第１の基板２０の取付部２２を、第２の基板３０に取り付ける。その取り付けの詳細については、電子デバイスの構成についての説明で述べた通りである。そして、必要であれば、図２に示すように、樹脂５６を充填する。樹脂５６は、第１及び第２の基板２０，３０の間で、集積回路チップ１０における第１又は第２の電極群１２，１４が形成された面を覆う。また、樹脂５６は、集積回路チップ１０の側面を覆ってもよい。こうして電子デバイスを製造することができる。
【００２６】
上述した説明では、第１の電気的接続部４２と第１の電極群１２とを電気的に接続した後に、第２の電気的接続部５２と第２の電極群１４とを電気的に接続したが、その順序は逆でもよい。また、第１の基板２０の取付部２２を第２の基板３０に取り付けた後に、第１又は第２の電気的接続部４２，５２と第１又は第２の電極群１２，１４との電気的な接続を行ってもよい。製造工程の順序が限定されないことは、以下の実施の形態でも該当する。
【００２７】
本実施の形態では、図３に示すように、取付部２２を、第２の基板３０における第２の配線パターン５０が形成された面に取り付けた。その変形例として、図７に示すように、取付部２２を、第２の基板３０における第２の配線パターン５０が形成された面とは反対側の面に取り付けてもよい。
【００２８】
また、図１に示す複数の取付部２２を有する第１の基板１０の変形例として、図８に示すように、１つの取付部２２のみを有するように、第１の基板を構成してもよい。その場合、第１の基板は１つの接続部２４を有する。そして、第１の配線パターン４０（図４参照）は、全ての第１の電気的接続部４２（図４参照）から１つの接続部２４に至る配線を有する。
【００２９】
（第２の実施の形態）
図９は、本発明の第２の実施の形態に係る電子デバイスを示す図である。図１０は、本発明の第２の実施の形態に係る電子デバイスの一部の断面図である。電子デバイスは、第１の実施の形態で説明した集積回路チップ１０を有する。
電子デバイスは、第１の基板６０を有する。第１の基板６０を構成する材料や性質については、第１の実施の形態で説明した第１の基板２０の内容が該当する。第１の基板６０には、第１の配線パターン６２が形成されている。第１の配線パターン６２は、複数の第１の電気的接続部６４を有する。第１の電気的接続部６４から、ピッチが狭くなるように、第１の配線パターン６２を形成してもよい。
【００３０】
電子デバイスは、第２の基板７０を有する。第２の基板７０を構成する材料及び性質については、第１の実施の形態で説明した第２の基板３０の内容が該当する。第２の基板７０には、第１の実施の形態で説明した第２の配線パターン５０が形成されている。第２の基板７０（例えばその端部）には、段７２が形成されている。段７２によって、第２の基板７０の一部（例えば端部）の表面７４が、他の部分の表面よりも低くなっている。この低くなった表面７４に、第１の基板６０（その端部）が取り付けられている。第１の基板６０における第１の配線パターン６２（例えば第１の電気的接続部６４）の表面と、第２の基板７０における第２の配線パターン５０（例えば第２の電気的接続部５２）の表面とがほぼ面一になるように、段７２を形成してもよい。
【００３１】
図１１（Ａ）〜図１１（Ｃ）は、第２の基板に段を形成する工程を説明する図である。この例では、基板７８を切断して複数の第２の基板７０を形成する。図１１（Ａ）〜図１１（Ｂ）に示すように、基板７８に第１のツール８０によって、基板７８に溝８４を形成する。そして、図１１（Ｃ）に示すように、溝８４の底部を第２のツール８２によって切断する。ここで、第１のツール８０は、第２のツール８２よりも幅が広くなっている。したがって、切断されて得られた第２の基板７０の端部に段７２が形成される。
【００３２】
第１の基板６０（詳しくはその端部）と第２の基板７０の端部の表面７４とは接着（あるいは固定）してもよい。その接着又は固定には、樹脂（例えば接着剤）７６を使用してもよい。樹脂７６は、第１及び第２の基板６０，７０の間のみに設けてもよいし、第１の基板６０と第２の基板７０（例えばその先端面）との間に至るように設けてもよい。樹脂７６を、第１及び第２の配線パターン６２，５０の間に介在させて、両者の電気的導通を防いでもよい。その他の構成、例えば集積回路チップ１０の実装に関する内容等は、第１の実施の形態で説明したものと同じである。
【００３３】
本実施の形態によれば、集積回路チップ１０を介して第１及び第２の配線パターン６２，５０を電気的に接続することができるので、第１及び第２の配線パターン６２，５０間の直接的なボンディング部を少なくする（例えば無くす）ことができ、信頼性を向上させることができる。第１の基板６０の端部と、第２の基板７０の端部と、集積回路チップ１０と、がオーバーラップするように配置されているので、電子デバイスを小型化することができる。
【００３４】
本実施の形態に係る電子デバイスの製造方法では、集積回路チップ１０を、第１の基板６０に実装してから第２の基板７０に実装してもよい。詳しくは、第１の実施の形態で説明した通りである。あるいは、第１及び第２の基板６０，７０を固定した後に、集積回路チップ１０を、第１及び第２の基板６０，７０に実装してもよい。
【００３５】
（第３の実施の形態）
図１２は、本発明の第３の実施の形態に係る電子デバイスを示す図である。図１３は、本発明の第３の実施の形態に係る電子デバイスの一部の断面図である。電子デバイスは、第１の実施の形態で説明した集積回路チップ１０を有してもよい。
【００３６】
電子デバイスは、第１の基板９０を有する。第１の基板９０の内容は、第２の実施の形態で説明した第１の基板６０の内容が該当する。そして、第１の基板９０は、第１の電気的な接続部６４を有する第１の配線パターン６２を有する。
【００３７】
電子デバイスは、第２の基板１００を有する。第２の基板１００を構成する材料及び性質については、第１の実施の形態で説明した第２の基板３０の内容が該当する。第２の基板１００には、第１の実施の形態で説明した第２の配線パターン５０が形成されている。
【００３８】
本実施の形態では、第１の基板９０の端部を第２の基板１００の端部に取り付けてある。そして、第１の基板９０の端部と第２の基板１００の端部とはオーバーラップしてなる。そのため、第１及び第２の配線パターン６２，５０（第１及び第２の電気的接続部６４，５２）の高さが異なっている。したがって、集積回路チップ１０が傾いている。詳しくは、集積回路チップ１０は、第１の基板９０における第１の接続部６４が形成された部分と、第２の基板１００における第２の電気的接続部５２が形成された部分と、に対して傾斜して配置されている。その他の内容については、第２の実施の形態で説明した内容が該当する。本実施の形態に係る電子デバイスでも、第２の実施の形態で説明した効果を達成することができる。
【００３９】
図１４〜図１６は、本実施の形態に係る電子デバイスの製造方法について説明するための図である。はじめに、第１の基板９０と第２の基板１００とを接着する。本実施の形態では、第１の基板９０の先端部と第２の基板１００の先端部とをオーバーラップさせて、第１の基板９０と第２の基板１００とを接着する。その接着には、図１４に示すように、樹脂（例えば接着剤）１１０を使用してもよい。なお、樹脂１１０として応力緩和機能を有する樹脂を使用してもよい。これにより、第１の基板９０と第２の基板１００とを強固に接合することができ、機械的な応力に対する信頼性の高い電子デバイスを製造することができる。
【００４０】
次に、集積回路チップ１０をボンディングする。図１４に示すように、集積回路チップ１０を搭載する領域にＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）１２０をセットする。なお、ＡＣＰに変えて、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を利用してもよい。ＡＣＰ，ＡＣＦは、導電粒子が分散されて含まれた絶縁性接着剤である。そして、ボンディングツール１３０によって集積回路チップ１０を押圧することで、第１の電極群１２を第１の電気的接続部６４に押し付けて、第１の電極群１２と第１の電気的接続部６４とを電気的に接続してもよい（図１５参照）。そして、集積回路チップ１０をさらに押圧することでボンディングツール１３０の先端部１３２を変形させて、第２の電極群１４と第２の電気的接続部５２とを電気的に接続してもよい（図１６参照）。最後に、ＡＣＰ（あるいは、ＡＣＦ）を硬化させることによって、集積回路チップ１０をボンディングしてもよい。ここでは、ＡＣＰとＡＣＦとを用いて説明をしたが、導電粒子を含まない絶縁性接着剤を用いて、第１の電極群１２を第１の電気的接続部６４に、第２の電極群１４を第２の電気的接続部５２に押し付けて、接着剤接合を用いて電気的に接続してもよい。ＡＣＰ、ＡＣＦ、絶縁性接着剤には、絶縁性粒子が含まれていてもよい。または、接着剤接合ではなく、金属接合によって、第１の電極群１２と第１の電気的接続部６４とを電気的に接続してもよい。この場合、接着剤接合を併用してもよいし、金属接合した後に第１の電極群１２と第１の電気的接続部６４との接合部及び第２の電極群１４を第２の電気的接続部５２との接合部を樹脂で封止してもよい。
【００４１】
第１の基板９０又は第２の基板１００の表面に対して先端部１３２の先端面が斜めに傾いた状態で、集積回路チップ１０をボンディングツール１３０で押圧してもよい。ボンディングツール１３０自体を斜めに傾けることによって、先端部１３２の先端面を傾けてもよい。また、ボンディングツール１３０自体を斜めに傾けることなく、集積回路チップ１０を押圧する時に、ボンディングツール１３０の少なくとも先端部１３２を集積回路チップ１０に沿って変形させることによって、先端部１３２の先端面を傾けてもよい。ボンディングツール１３０の先端部１３２は弾性体によって形成されていてもよく、この場合、先端部１３２を弾性変形させることができる。そのため、ボンディングツール１３０自体を斜めに傾けることなく、第２の電極群１４を第２の電気的接続部５２に押圧することができ、第２の電極群１４と第２の電気的接続部５２とを電気的に接続することができる（図１６参照）。なお、先端部１３２は、例えばテフロン（登録商標）によって形成してもよい。また、集積回路チップ１０の第１，第２の電極群１２，１４が設けられた面の裏面に対して、先端部１３２の先端面が略平行となる状態で、集積回路チップ１０をボンディングツール１３０で押圧してもよい。第１の基板９０又は第２の基板１００の表面に対して、先端部１３２の先端面が略平行となる状態で、集積回路チップ１０をボンディングツール１３０で押圧してもよい。
【００４２】
集積回路チップ１０のボンディング工程において、第１の電極群１２は、第１の基板９０の表面と集積回路チップ１０の第１の電極群１２が設けられた表面とからなる二面対角の角度に応じて塑性変形されてもよい。この際、第１の電極群１２は、第２の基板１００の表面と集積回路チップ１０の第２の電極群１４が設けられた表面とからなる二面対角の角度に応じて塑性変形されてもよい。また、集積回路チップ１０のボンディング工程より前に、第１の基板９０又は第２の基板１００の表面と集積回路チップ１０の第１，第２の電極群１２，１４が設けられた表面とからなる二面対角の角度に応じて、第２の電極群１４を図１７から１９に示すように変形させておいてもよい。これによれば、第１，第２の電極群１２、１４内の隣接する電極間の距離を保ったまま、第１の電極群１２と第１の電気的接続部６２との接合部及び第２の電極群１４と第１，第２の電気的接続部６２との接合部の面積を広く取ることができる。このため、電気的な接続不良が生じにくく、かつ、電気的接続を安定化させることができる。
【００４３】
最後に、第２の配線パターン５２を保護するための保護膜１４０を形成して、本実施の形態に係る電子デバイスを製造してもよい（図１２、図１３参照）。なお、保護膜１４０の材料は特に限定されないが、例えば、シリコーンによって形成してもよい。
【００４４】
図１７に示すように、第２の電極群２０２の先端面２０４が予め傾斜してなる集積回路チップ２００を利用して、本実施の形態に係る電子デバイスを製造してもよい。これによると、第２の電極群の先端面２０４と第２の電気的接続部５２との間に導電粒子が留まりやすくなり、電気的な接続信頼性が高い電子デバイスを製造することができる。あるいは、図１８に示すように、予め第１及び第２の電極群３０２，３０６のそれぞれの先端面３０４，３０８が傾斜してなる集積回路チップ３００を利用して、本実施の形態に係る電子デバイスを製造してもよい。この場合、予め先端面が傾斜しているボンディングツールを利用して、集積回路チップを搭載してもよい。また、予め先端面が傾斜した電極群は、集積回路に電気的に接続された導電部材を斜めにレベリングすることで形成してもよい。なお、本実施の形態で説明した集積回路チップ２００，３００は、他の実施の形態でも使用することができる。
【００４５】
以上に説明した製造方法では、第１の基板９０の端部を第２の基板１００の端部に取り付けてから、第１の配線パターン６２と第１の電極群１２とを電気的に接続する工程と、第２の配線パターン５０と第２の電極群１４とを電気的に接続する工程とを行って、本実施の形態に係る電子デバイスを製造する。ただし、本実施の形態に係る電子デバイスの製造方法はこれに限られるものではなく、例えば、第１の配線パターン６２と第１の電極群１２とを電気的に接続し（第１の基板９０と集積回路チップ１０とを接続し）、その後、第１の基板９０の端部を第２の基板１００の端部に取り付ける工程と、第２の配線パターン５０と第２の電極群１４とを電気的に接続する工程とを行って、本実施の形態に係る電子デバイスを製造してもよい。また、集積回路チップ１０の電気的接続に利用されるのはＡＣＰ（あるいはＡＣＦ）に限られず、第１の実施の形態で説明した通り、既知の接続方式のいずれを適用してもよい。
【００４６】
（第４の実施の形態）
（集積回路チップ）
図１９は、本発明の第４の実施の形態に係る集積回路チップ４００の断面図である。集積回路チップ４００は、半導体チップでもよい。集積回路チップ４００の平面形状は矩形（正方形あるいは長方形）であることが一般的であるが、特に限定されるものではない。
【００４７】
本実施の形態に係る集積回路チップ４００は、バンプ形状をなし、先端面４０４が傾斜してなる複数の電極４０２を有する。詳しくは、電極４０２の先端面４０４は、集積回路チップ４００の電極４０２が設けられた面に平行とならないように形成されてなる。複数の電極４０２の先端面４０４は、それぞれ、ほぼ同一平面上に配置されてもよい。集積回路と電気的に接続された柱状（あるいは球状）の導電部材の先端部をレベリング工程で傾斜させて、本実施の形態に係る集積回路チップ４００を形成してもよい。なお、電極４０２は、集積回路チップの平行な２辺あるいは４辺に沿って配置されてもよく、あるいは、エリアアレイ状に配置されてもよい。
【００４８】
本実施の形態に係る集積回路チップ４００の電極４０２の先端面４０４は、傾斜してなるため、電極４０２と配線等との接触面積が大きくなる。そのため、隣接する電極間の距離を保ったまま、電極４０２と配線等との接合部の面積を広く取ることができる。このため、電気的な接続不良が生じにくく、かつ、電気的接続が安定する集積回路チップを提供することができる。なお、本実施の形態に係る集積回路チップ４００は、他の実施の形態でも使用することができる。
【００４９】
（電子デバイス）
図２０は、本発明の第４の実施の形態に係る電子デバイスの一部断面図である。本実施の形態では、電子デバイスは配線パターン４１２が形成されてなる基板４１０を有する。基板４１０として、既に公知となっているいずれの基板を利用してもよい。電子デバイスは、基板４１０に搭載された集積回路チップ４００を有する。集積回路チップ４００は、電極４０２が設けられた面が基板４１０の配線パターン４１２が形成された面に平行しないように配置される。
【００５０】
集積回路チップ４００は、配線パターン４１２に電気的に接続された複数の電極４０２を有する。言い換えると、集積回路チップ４００の電極４０２は、配線パターン４１２に電気的に接続されてなる。配線パターン４１２と電極４０２とは、既知の接続方式のいずれによって電気的に接続されてもよい。集積回路チップ４００と基板４１０との間には、図示しないアンダーフィル材が設けられてもよい。
【００５１】
本実施の形態に係る電子デバイスは、予め電極４０２の先端面４０４が傾斜してなる集積回路チップ４００を基板４１０に搭載して製造してもよい。あるいは、集積回路チップを基板に搭載する際に電極の先端面を傾斜させて、本実施の形態に係る電子デバイスを製造してもよい。
【００５２】
本実施の形態に係る電子デバイスでは、集積回路チップ４００は、電極４０２が設けられた面が基板４１０の配線パターン４１２が形成された面に平行しないように配置されてなる。そのため、集積回路チップ４００の投影面の面積を小さくすることができ、集積回路チップ等を高密度に実装することが可能となる。
【００５３】
上述した電子デバイスを有する電子機器として、図２１にはノート型パーソナルコンピュータ１０００が示され、図２２には携帯電話２０００が示されている。
【００５４】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果をそうする構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】図１は、本発明の第１の実施の形態に係る電子デバイスを示す図である。
【図２】図２は、図１のＩＩ−ＩＩ線断面の一部を拡大した図である。
【図３】図３は、図１のＩＩＩ−ＩＩＩ線断面の一部を拡大した図である。
【図４】図４は、図１に示す電子デバイスの一部拡大図である。
【図５】図５は、本発明の第１の実施の形態に係る電子デバイスの製造方法を説明する図である。
【図６】図６は、本発明の第１の実施の形態に係る電子デバイスの製造方法を説明する図である。
【図７】図７は、本発明の第１の実施の形態に係る電子デバイスの変形例を示す図である。
【図８】図８は、本発明の第１の実施の形態に係る電子デバイスの他の変形例を示す図である。
【図９】図９は、本発明の第２の実施の形態に係る電子デバイスを示す図である。
【図１０】図１０は、本発明の第２の実施の形態に係る電子デバイスの一部断面図である。
【図１１】図１１（Ａ）〜図１１（Ｃ）は、第２の基板に段を形成する方法を説明する図である。
【図１２】図１２は、本発明の第３の実施の形態に係る電子デバイスを示す図である。
【図１３】図１３は、本発明の第３の実施の形態に係る電子デバイスの一部断面図である。
【図１４】図１４は、本発明の第３の実施の形態に係る電子デバイスの製造方法を説明する図である。
【図１５】図１５は、本発明の第３の実施の形態に係る電子デバイスの製造方法を説明する図である。
【図１６】図１６は、本発明の第３の実施の形態に係る電子デバイスの製造方法を説明する図である。
【図１７】図１７は、本発明の第３の実施の形態に係る電子デバイスの製造方法を説明する図である。
【図１８】図１８は、本発明の第３の実施の形態に係る電子デバイスの製造方法を説明する図である。
【図１９】図１９は、本発明の第４の実施の形態に係る電子デバイスの一部断面図を示す図である。
【図２０】図２０は、本発明の第５の実施の形態に係る集積回路チップの一部断面図を示す図である。
【図２１】図２１は、本発明の実施の形態に係る電子機器を示す図である。
【図２２】図２２は、本発明の実施の形態に係る電子機器を示す図である。
【符号の説明】
１０ 集積回路チップ、 １２ 第１の電極群、 １４ 第２の電極群、 ２０ 第１の基板、 ２２ 取付部、 ２４ 接続部、 ２６ 延設部、 ２８切り込み、 ３０ 第２の基板、 ４０ 第１の配線パターン、 ４２ 第１の電気的接続部、 ４６ 端子、 ５０ 第２の配線パターン、 ５２ 第２の電気的接続部

Claims (24)

  1. 第１及び第２の電極群を有する集積回路チップと、
    第１の電気的接続部を有する第１の配線パターンが形成された第１の基板と、
    第２の電気的接続部を有する第２の配線パターンが形成された第２の基板と、
    を有し、
    前記第１の電極群と前記第１の電気的接続部とがオーバーラップして電気的に接続され、
    前記第２の電極群と前記第２の電気的接続部とがオーバーラップして電気的に接続され、
    前記第１の基板は、前記第２の基板に取り付けられる部分である取付部と、前記取付部に接続されて前記第２の基板の外側に位置する部分である接続部の他に、前記接続部から前記第２の基板の辺に沿って延びており前記第２の基板とオーバーラップしない延設部をさらに含み、
    前記第１の電気的接続部は、前記第１の基板における前記延設部に形成されている電子デバイス。
  2. 請求項１記載の電子デバイスにおいて、
    前記接続部には、前記延設部が延びる方向に交差する方向に切り込みが形成されている電子デバイス。
  3. 請求項１又は請求項２記載の電子デバイスにおいて、
    前記接続部は、前記延設部よりも前記第２の基板から離れる方向に突出するように形成されている電子デバイス。
  4. 請求項１から請求項３のいずれかに記載の電子デバイスにおいて、
    前記第１の配線パターンは、前記集積回路チップ以外の電子部品と電気的に接続するための端子を有し、
    前記端子は、前記接続部に形成されている電子デバイス。
  5. 請求項１から請求項４のいずれかに記載の電子デバイスにおいて、
    前記取付部は、前記第２の基板における前記第２の配線パターンが形成された面に取り付けられている電子デバイス。
  6. 請求項１から請求項４のいずれかに記載の電子デバイスにおいて、
    前記取付部は、前記第２の基板における前記第２の配線パターンが形成された面とは反対側の面に取り付けられている電子デバイス。
  7. 請求項１から請求項６のいずれかに記載の電子デバイスにおいて、
    前記第１の基板は、複数の前記取付部を有する電子デバイス。
  8. 請求項７記載の電子デバイスにおいて、
    前記複数の取付部は、前記延設部の両側に形成されている電子デバイス。
  9. 第１及び第２の電極群を有する集積回路チップと、
    第１の電気的接続部を有する第１の配線パターンが形成された第１の基板と、
    第２の電気的接続部を有する第２の配線パターンが形成された第２の基板と、
    を有し、
    前記第１の基板と、前記第２の基板と、前記集積回路チップと、がオーバーラップするように配置され、
    前記第１の電気的接続部と前記第１の電極群とがオーバーラップするように配置されて電気的に接続され、
    前記第２の電気的接続部と前記第２の電極群とがオーバーラップするように配置されて電気的に接続され、
    前記集積回路チップは、前記第１の基板における前記第１の電気的接続部が形成された部分と、前記第２の基板における前記第２の電気的接続部が形成された部分と、に対して傾斜して配置されている電子デバイス。
  10. 請求項１から請求項９のいずれかに記載の電子デバイスにおいて、
    前記第１の電気的接続部のピッチは、前記第２の電気的接続部よりも広く形成されている電子デバイス。
  11. 請求項１から請求項１０のいずれかに記載の電子デバイスにおいて、
    前記第１の基板は、前記第２の基板よりも熱及び湿度の少なくとも一方による変形率が大きい電子デバイス。
  12. 請求項１から請求項１１のいずれかに記載の電子デバイスにおいて、
    前記第１の基板は、フレキシブル基板である電子デバイス。
  13. 請求項１から請求項１２のいずれかに記載の電子デバイスにおいて、
    前記第２の基板は、ガラス基板である電子デバイス。
  14. 請求項１から請求項１３のいずれかに記載の電子デバイスにおいて、
    前記第１の基板の厚みは、前記第２の基板よりも薄い電子デバイス。
  15. 請求項１から請求項１４のいずれかに記載の電子デバイスにおいて、
    前記第２の基板は、電気光学パネルの一部である電子デバイス。
  16. 請求項１から請求項１５のいずれかに記載の電子デバイスにおいて、
    前記第１及び第２の基板の間に充填された樹脂をさらに有する電子デバイス。
  17. 請求項１から請求項１６のいずれかに記載の電子デバイスを有する電子機器。
  18. （ａ）第１の基板に形成された第１の配線パターンの第１の電気的接続部と集積回路チップの第１の電極群とをオーバーラップするように配置して電気的に接続すること、
    （ｂ）第２の基板に形成された第２の配線パターンの第２の電気的接続部と前記集積回路チップの第２の電極群とをオーバーラップするように配置して電気的に接続すること、及び、
    （ｃ）前記第１の基板の一部を前記第２の基板に取り付けること、
    を含み、
    前記第１の基板は、前記第２の基板に取り付けられる前記一部である取付部と、前記取付部に接続されて前記第２の基板の外側に位置する部分である接続部の他に、前記接続部から前記第２の基板の辺に沿って延びており前記第２の基板とオーバーラップしない延設部をさらに含み、前記第１の電気的接続部は、前記第１の基板における前記延設部に形成されている電子デバイスの製造方法。
  19. （ａ）第１の基板に形成された第１の配線パターンの第１の電気的接続部と集積回路チップの第１の電極群とをオーバーラップするように配置して電気的に接続すること、
    （ｂ）第２の基板に形成された第２の配線パターンの第２の電気的接続部と前記集積回路チップの第２の電極群とをオーバーラップするように配置して電気的に接続すること、及び、
    （ｃ）前記第１の基板の端部を前記第２の基板の端部に取り付けること、
    を含み、
    前記集積回路チップを、前記第１の基板における前記第１の電気的接続部が形成された部分と、前記第２の基板における前記第２の電気的接続部が形成された部分と、に対して傾斜させて配置する電子デバイスの製造方法。
  20. 請求項１９記載の電子デバイスの製造方法において、
    少なくとも前記第２の電極群は、それぞれ、先端面が傾斜してなる電子デバイスの製造方法。
  21. 請求項１８から請求項２０のいずれかに記載の電子デバイスの製造方法において、
    前記（ａ）工程を行った後に、前記（ｂ）工程を行う電子デバイスの製造方法。
  22. 請求項１８から請求項２０のいずれかに記載の電子デバイスの製造方法において、
    前記（ｃ）工程を行った後に、前記（ａ）及び（ｂ）工程を同時に行う電子デバイスの製造方法。
  23. 請求項１９又は請求項２０記載の電子デバイスの製造方法において、
    前記（ｃ）工程を行った後に、前記（ａ）工程を行い、その後、前記（ｂ）工程を行う電子デバイスの製造方法。
  24. 請求項１９又は請求項２０記載の電子デバイスの製造方法において、
    前記（ａ）工程を行った後に、前記（ｂ）工程及び（ｃ）工程を同時に行う電子デバイスの製造方法。
JP2002361118A 2002-03-06 2002-12-12 電子デバイス及びその製造方法並びに電子機器 Expired - Fee Related JP3603890B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2002361118A JP3603890B2 (ja) 2002-03-06 2002-12-12 電子デバイス及びその製造方法並びに電子機器
US10/361,839 US6917104B2 (en) 2002-03-06 2003-02-10 Integrated circuit chip, electronic device and method of manufacturing the same, and electronic instrument
KR1020030013326A KR100562098B1 (ko) 2002-03-06 2003-03-04 집적 회로 칩, 전자 디바이스 및 그 제조 방법 및 전자 기기
CNB031202977A CN1210795C (zh) 2002-03-06 2003-03-06 电子装置及其制造方法
US11/099,390 US7186584B2 (en) 2002-03-06 2005-04-04 Integrated circuit chip, electronic device and method of manufacturing the same, and electronic instrument
KR1020050096996A KR20050112506A (ko) 2002-03-06 2005-10-14 집적 회로 칩, 전자 디바이스 및 그 제조 방법 및 전자기기

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2002-60312 2002-03-06
JP2002060312 2002-03-06
JP2002361118A JP3603890B2 (ja) 2002-03-06 2002-12-12 電子デバイス及びその製造方法並びに電子機器

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2004232340A Division JP4013070B2 (ja) 2002-03-06 2004-08-09 集積回路チップ、電子デバイス及びその製造方法並びに電子機器

Publications (2)

Publication Number Publication Date
JP2003332386A JP2003332386A (ja) 2003-11-21
JP3603890B2 true JP3603890B2 (ja) 2004-12-22

Family

ID=27790982

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002361118A Expired - Fee Related JP3603890B2 (ja) 2002-03-06 2002-12-12 電子デバイス及びその製造方法並びに電子機器

Country Status (4)

Country Link
US (2) US6917104B2 (ja)
JP (1) JP3603890B2 (ja)
KR (2) KR100562098B1 (ja)
CN (1) CN1210795C (ja)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642136B1 (en) 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
JP3693056B2 (ja) * 2003-04-21 2005-09-07 セイコーエプソン株式会社 半導体装置及びその製造方法、電子装置及びその製造方法並びに電子機器
JP2004327920A (ja) * 2003-04-28 2004-11-18 Sharp Corp 半導体装置の製造方法、フレキシブル基板及び半導体装置
US7465654B2 (en) 2004-07-09 2008-12-16 Megica Corporation Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures
US8022544B2 (en) 2004-07-09 2011-09-20 Megica Corporation Chip structure
JP3979405B2 (ja) 2004-07-13 2007-09-19 セイコーエプソン株式会社 電気光学装置、実装構造体及び電子機器
US7452803B2 (en) 2004-08-12 2008-11-18 Megica Corporation Method for fabricating chip structure
DE102005047170A1 (de) * 2004-10-05 2006-07-20 Sharp K.K. Optische Vorrichtung, optischer Verbinder und damit ausgerüstete elektronische Einrichtung
US7547969B2 (en) 2004-10-29 2009-06-16 Megica Corporation Semiconductor chip with passivation layer comprising metal interconnect and contact pads
JP4742624B2 (ja) * 2005-03-04 2011-08-10 セイコーエプソン株式会社 電気光学装置、その製造方法、画像印刷装置および画像読み取り装置
CN1901161B (zh) 2005-07-22 2010-10-27 米辑电子股份有限公司 连续电镀制作线路组件的方法及线路组件结构
JP4110421B2 (ja) * 2005-07-27 2008-07-02 セイコーエプソン株式会社 半導体装置の製造方法
US7397121B2 (en) 2005-10-28 2008-07-08 Megica Corporation Semiconductor chip with post-passivation scheme formed over passivation layer
TWI292945B (en) * 2006-02-24 2008-01-21 Chipmos Technologies Inc Chip package
JP5005443B2 (ja) * 2007-06-27 2012-08-22 パナソニック株式会社 電極接合ユニット及び電極接合方法
US7946174B2 (en) * 2007-12-07 2011-05-24 METAMEMS Corp. Decelerometer formed by levitating a substrate into equilibrium
US8159809B2 (en) * 2007-12-07 2012-04-17 METAMEMS Corp. Reconfigurable system that exchanges substrates using coulomb forces to optimize a parameter
US8008070B2 (en) * 2007-12-07 2011-08-30 METAMEMS Corp. Using coulomb forces to study charateristics of fluids and biological samples
US7965489B2 (en) * 2007-12-07 2011-06-21 METAMEMS Corp. Using coulomb forces to form 3-D reconfigurable antenna structures
US7728427B2 (en) * 2007-12-07 2010-06-01 Lctank Llc Assembling stacked substrates that can form cylindrical inductors and adjustable transformers
US8531848B2 (en) * 2007-12-07 2013-09-10 METAMEMS Corp. Coulomb island and Faraday shield used to create adjustable Coulomb forces
US7863651B2 (en) * 2007-12-07 2011-01-04 METAMEMS Corp. Using multiple coulomb islands to reduce voltage stress
US20090149038A1 (en) * 2007-12-07 2009-06-11 Metamems Llc Forming edge metallic contacts and using coulomb forces to improve ohmic contact
US8018009B2 (en) * 2007-12-07 2011-09-13 METAMEMS Corp. Forming large planar structures from substrates using edge Coulomb forces
US7812336B2 (en) * 2007-12-07 2010-10-12 METAMEMS Corp. Levitating substrate being charged by a non-volatile device and powered by a charged capacitor or bonding wire
JP2009147019A (ja) * 2007-12-12 2009-07-02 Panasonic Corp 半導体装置及びその製造方法
JP5388676B2 (ja) * 2008-12-24 2014-01-15 イビデン株式会社 電子部品内蔵配線板
CN101707852B (zh) * 2009-11-19 2011-09-28 友达光电股份有限公司 布局方法与电路板
JP5452290B2 (ja) * 2010-03-05 2014-03-26 ラピスセミコンダクタ株式会社 表示パネル
JP5632795B2 (ja) * 2011-05-10 2014-11-26 パナソニック株式会社 電極接合構造体、および電極接合構造体の製造方法
KR101994971B1 (ko) 2012-05-16 2019-07-02 삼성디스플레이 주식회사 표시 장치
JP6830765B2 (ja) * 2015-06-08 2021-02-17 株式会社半導体エネルギー研究所 半導体装置
JP6956475B2 (ja) 2016-09-28 2021-11-02 エルジー ディスプレイ カンパニー リミテッド 電子部品の実装方法、電子部品の接合構造、基板装置、ディスプレイ装置、ディスプレイシステム
JP6726070B2 (ja) * 2016-09-28 2020-07-22 エルジー ディスプレイ カンパニー リミテッド 電子部品の実装方法、電子部品の接合構造、基板装置、ディスプレイ装置、ディスプレイシステム
GB2586011B (en) * 2019-07-23 2023-09-13 Hp1 Tech Limited Pressure-sensitive sheet and modular system including the same
CN113394208B (zh) * 2021-05-25 2023-05-05 武汉光迅科技股份有限公司 一种光电探测器

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US653205A (en) * 1900-01-29 1900-07-10 Samuel K Behrend Placer-mining dredge.
JPH034546A (ja) 1989-06-01 1991-01-10 Matsushita Electric Ind Co Ltd 半導体実装装置
JPH07249657A (ja) 1994-03-10 1995-09-26 Hitachi Ltd 半導体集積回路装置
JPH07321152A (ja) 1994-03-29 1995-12-08 Citizen Watch Co Ltd 半導体装置およびその製造方法
JPH0926588A (ja) 1995-07-13 1997-01-28 Nippondenso Co Ltd 駆動素子の実装構造
JPH0933940A (ja) 1995-07-14 1997-02-07 Citizen Watch Co Ltd 表示パネル駆動用半導体チップの実装構造
JP2798027B2 (ja) 1995-11-29 1998-09-17 日本電気株式会社 液晶表示装置およびその製造方法
JP2730536B2 (ja) * 1995-12-27 1998-03-25 日本電気株式会社 液晶表示装置
JPH10133216A (ja) * 1996-11-01 1998-05-22 Hitachi Ltd アクティブマトリクス型液晶表示装置
US6738123B1 (en) * 1996-03-15 2004-05-18 Canon Kabushiki Kaisha Drive circuit connection structure including a substrate, circuit board, and semiconductor device, and display apparatus including the connection structure
US5923119A (en) * 1996-05-20 1999-07-13 Matsushita Electric Industrial Co., Ltd. Organic thin-film electroluminescent display device, method for driving the same and method for fabricating the same
JPH10335580A (ja) 1997-06-02 1998-12-18 Mitsubishi Electric Corp 半導体パッケージおよびこれを用いた半導体モジュール
US6052171A (en) * 1998-03-05 2000-04-18 Sharp Kabushiki Kaisha Liquid crystal display with electrically connected integrated circuits and opposite voltage line between input and output wirings
TW570203U (en) * 1998-08-03 2004-01-01 Rohm Co Ltd Liquid crystal display element
US6043971A (en) 1998-11-04 2000-03-28 L.G. Philips Lcd Co., Ltd. Electrostatic discharge protection device for liquid crystal display using a COG package
JP3533563B2 (ja) * 1998-11-12 2004-05-31 株式会社 日立ディスプレイズ 液晶表示装置
JP3660175B2 (ja) * 1998-11-25 2005-06-15 セイコーエプソン株式会社 実装構造体及び液晶装置の製造方法
JP3209219B2 (ja) * 1999-01-18 2001-09-17 セイコーエプソン株式会社 電気光学装置および電子機器
JP4381498B2 (ja) * 1999-02-16 2009-12-09 エーユー オプトロニクス コーポレイション Ｃｏｇ構造の液晶表示装置
JP3025257B1 (ja) * 1999-02-25 2000-03-27 松下電器産業株式会社 表示パネル
JP2000259091A (ja) * 1999-03-04 2000-09-22 Casio Comput Co Ltd 表示パネル、フレキシブル配線基板及びそれらを備えた表示装置
JP3708779B2 (ja) * 1999-03-29 2005-10-19 セイコーエプソン株式会社 液晶表示装置、平面型表示装置及びこれを備えた電子機器
US6556268B1 (en) * 1999-03-31 2003-04-29 Industrial Technology Research Institute Method for forming compact LCD packages and devices formed in which first bonding PCB to LCD panel and second bonding driver chip to PCB
JP3498634B2 (ja) * 1999-05-31 2004-02-16 関西日本電気株式会社 半導体装置の製造方法
JP3595754B2 (ja) * 1999-06-10 2004-12-02 シャープ株式会社 液晶表示装置
JP3062192B1 (ja) * 1999-09-01 2000-07-10 松下電子工業株式会社 リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置の製造方法
JP3642239B2 (ja) * 1999-10-06 2005-04-27 セイコーエプソン株式会社 電気光学装置、電気光学装置の製造方法および電子機器
JP3539555B2 (ja) * 1999-10-21 2004-07-07 シャープ株式会社 液晶表示装置
US6456353B1 (en) * 1999-11-04 2002-09-24 Chi Mei Opto Electronics Corp. Display driver integrated circuit module
TWI228616B (en) * 1999-11-30 2005-03-01 Samsung Electronics Co Ltd Liquid crystal display device
KR100666317B1 (ko) * 1999-12-15 2007-01-09 삼성전자주식회사 구동 신호 인가시점 결정모듈, 이를 포함한 액정표시패널어셈블리 및 액정표시패널 어셈블리의 구동 방법
JP3578110B2 (ja) * 2000-06-15 2004-10-20 セイコーエプソン株式会社 電気光学装置および電子機器
TWI286629B (en) * 2000-07-20 2007-09-11 Samsung Electronics Co Ltd Liquid crystal display device and flexible circuit board
JP3776327B2 (ja) * 2001-03-26 2006-05-17 シャープ株式会社 表示モジュール
US6686227B2 (en) * 2002-02-01 2004-02-03 Stmicroelectronics, Inc. Method and system for exposed die molding for integrated circuit packaging

Also Published As

Publication number Publication date
JP2003332386A (ja) 2003-11-21
US6917104B2 (en) 2005-07-12
US20030168733A1 (en) 2003-09-11
US20050196981A1 (en) 2005-09-08
KR100562098B1 (ko) 2006-03-17
CN1442729A (zh) 2003-09-17
CN1210795C (zh) 2005-07-13
US7186584B2 (en) 2007-03-06
KR20030074193A (ko) 2003-09-19
KR20050112506A (ko) 2005-11-30

Similar Documents

Publication Publication Date Title
JP3603890B2 (ja) 電子デバイス及びその製造方法並びに電子機器
JP2596960B2 (ja) 接続構造
US6537854B1 (en) Method for bonding IC chips having multi-layered bumps with corrugated surfaces and devices formed
JP5008767B2 (ja) 基板モジュールおよびその製造方法
JP2000133672A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
CN210692527U (zh) 薄膜覆晶封装结构及其软性电路板
JP2005129846A (ja) 半導体装置及びその製造方法、電子モジュール並びに電子機器
JP2001223243A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4013070B2 (ja) 集積回路チップ、電子デバイス及びその製造方法並びに電子機器
JP2009099765A (ja) 電子部品の実装構造
JP3404446B2 (ja) テープキャリアパッケージ及びそのテープキャリアパッケージを備えた液晶表示装置
JP2002026071A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004134653A (ja) 基板接続構造およびその基板接続構造を有する電子部品の製造方法
US6720205B2 (en) Electronic device and method of manufacturing the same, and electronic instrument
US20050133889A1 (en) Semiconductor device and method of manufacting the same, electronic module, and electronic instrument
JP2003258035A (ja) 配線基板、電子デバイス及びその製造方法並びに電子機器
JP2002151822A (ja) 可撓性配線基板の接続構造及びその接続方法、電子部品並びに電子機器
JP3687674B2 (ja) 半導体装置、半導体チップ、電子モジュール並びに電子機器
JP2003234371A (ja) 半導体装置の実装構造
JP2004342993A (ja) 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
JP5333367B2 (ja) 電気光学装置及び電子モジュール
JP3027841B2 (ja) 配線基板の接続方法
JP2009049154A (ja) 半導体装置、実装構造体、電気光学装置、電子機器
JP2006186127A (ja) 半導体装置の製造装置および半導体装置の製造方法
JP2000208907A (ja) 電子部品の実装方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040618

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040622

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040809

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040907

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040920

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081008

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091008

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101008

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101008

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111008

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121008

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121008

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131008

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees