JP2010141293A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2010141293A
JP2010141293A JP2009220797A JP2009220797A JP2010141293A JP 2010141293 A JP2010141293 A JP 2010141293A JP 2009220797 A JP2009220797 A JP 2009220797A JP 2009220797 A JP2009220797 A JP 2009220797A JP 2010141293 A JP2010141293 A JP 2010141293A
Authority
JP
Japan
Prior art keywords
layer
electrode pad
semiconductor device
intermediate layer
liquid repellent
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009220797A
Other languages
English (en)
Inventor
Masaru Yajima
勝 矢島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2009220797A priority Critical patent/JP2010141293A/ja
Priority to KR1020090107421A priority patent/KR20100054725A/ko
Priority to US12/615,293 priority patent/US20100123248A1/en
Publication of JP2010141293A publication Critical patent/JP2010141293A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/10—Electroplating with more than one layer of the same or of different metals
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60—Electroplating characterised by the structure or texture of the layers
    • C25D5/605—Surface topography of the layers, e.g. rough, dendritic or nodular layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24105—Connecting bonding areas at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2499—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids
    • H01L2224/24996—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/24998—Reinforcing structures, e.g. ramp-like support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/76—Apparatus for connecting with build-up interconnects
    • H01L2224/7615—Means for depositing
    • H01L2224/76151—Means for direct writing
    • H01L2224/76155—Jetting means, e.g. ink jet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting a build-up interconnect during or after the bonding process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H01L2224/82102—Forming a build-up interconnect by additive methods, e.g. direct writing using jetting, e.g. ink jet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01045—Rhodium [Rh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1173—Differences in wettability, e.g. hydrophilic or hydrophobic areas
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H05K2203/1469—Circuit made after mounting or encapsulation of the components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/12—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns
    • H05K3/1241—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns by ink-jet printing or drawing by dispensing
    • H05K3/125—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns by ink-jet printing or drawing by dispensing by ink-jet printing

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】半導体装置に設けられた半導体部品等の電極パッドとそれに接続されるべくインクジェット法により形成される配線との電気的な接続を好適に確保することのできる半導体装置、及びその半導体装置の製造方法を提供する。
【解決手段】半導体装置の第２電極パッド１５に電気的に接続される金属配線膜１９が、銀微粒子を分散媒に分散させた導電性インクからなる液滴（液層２５Ｌ）の配置及び乾燥により形成される。このとき、第２電極パッド１５の表面のメッキ層２１に銀微粒子の結合層からなる中間層２３Ｄを形成した後、中間層２３Ｄを覆うかたちに上記分散媒を撥液する撥液材料を含む撥液層２４を積層する。これにより、金属配線膜１９は、その乾燥焼成を通じて中間層２３Ｄと物理的に接続するようになり、撥液層２４を間に挟みつつ第２電極パッド１５と物理的に接続され、すなわち電気的にも接続されるようになる。
【選択図】図２

Description

本発明は、インクジェット法により形成された配線を有する半導体装置、及びその半導体装置の製造方法に関する。
半導体部品等を実装基板に実装した半導体装置においては、実装基板の電極パッドと半導体部品の電極パッドとを結ぶ配線の形成方法として、導電性の微粒子を分散させた導電性インクを微小な液滴にして吐出して乾燥する、いわゆるインクジェット法が用いられることが少なくない。インクジェット法は、配線の形状を液滴の単位で変更できるために、従来のワイヤボンディング法に比べて、配線構造の自由度を大幅に拡張させることができる。そのうえ、ワイヤボンディング法のような空中配線を必要としないために、配線の占有空間を小さくすることもでき、その結果、半導体装置そのものの小型化を図ることもできる。
ところで、半導体部品の能動面などにはＳｉＯ２やＳｉＮ等の無機の絶縁膜が形成されている。そのような絶縁膜を下地としてインクジェット法により描画される配線は通常、下地との密着性が良好とはなり難く、同下地から剥がれて断線するおそれがあることや、下地との一体性が弱いために機械的強度が低いなど、その信頼性が劣るものとなっている。また、インクジェット法により配線を形成する場合には、配線が形成される面を適正な状態で均一化させることで、そこに配置される液滴の濡れ広がりが均一にされるようにして、例えば液滴の広がりが足らずに断線したり広がり過ぎて短絡したりすることがないようにする必要もある。
そこで、特許文献１に記載の半導体装置は、半導体部品にて電極パッドを有するいわゆる能動面に、インクジェット法により形成される配線と良好な接合力や密着性を発現する有機絶縁膜を予め形成し、これによってインクジェット法により形成される配線がその下地の有機絶縁膜に適切な接合力や密着性により接着されるようにしている。また、このような有機絶縁膜は、能動面を適正な状態に均一化させることから、そこに配置される液滴の濡れ広がりを適正な状態に維持することもできる。これによってインクジェット法により描画される配線の信頼性の向上を図るようにしている。
特開２００６−１４７６５０号公報
ところで近年は、半導体装置の小型化に伴い、配線パターンもその微細化の要求が強まっている。特に、半導体部品や実装基板に上記インクジェット法にて微細な配線パターンを描画しようとする場合、吐出配置された液滴がその描画面において大きく濡れ広がるようなことがあると液滴による微細なパターンの描画が難しくなることから、吐出配置された液滴が描画面において所定の大きさを維持しつつそこに保持されることが好ましい。そこで、液滴の配置される描画面には、その液滴に対して撥液性を発現する撥液材料の含まれる撥液層を形成する表面処理を行って、撥液層が描画面の上に液滴を所定の大きさに保持し得るようにする。このような表面処理により描画面に配置される液滴の濡れ広がりが抑制されるようになることから、インクジェット法にて配置される液滴により描画面に所望の微細パターンを描画することができるようになり、ひいてはその後の乾燥焼成を通じ
て微細な配線パターンを形成することができるようになる。
一方、半導体部品や実装基板には回路相互の接続のための電極パッドが設けられていることも多いが、上記表面処理によりこの電極パッド上にも撥液層が形成される場合、配線を形成する液滴と電極パッドとの間に撥液層が挟まれるかたちになり、液滴が乾燥焼成されて形成される配線と電極パッドとの電気的な接続が確保されないおそれがある。例えば、パッド表面の酸化を抑制すべく金メッキの施された電極パッドには、その表面の滑らかさから、均一かつ安定した撥液層が形成される。このため、このような撥液層上に配置された液滴によって配線が形成されたとしても、その配線と電極パッドとの電気的な接続が撥液層により阻害されるおそれが高い。また、たとえ一時的に電気的な接続が確保されたとしても、撥液層を間に挟む配線と電極パッドとの接合力は弱いものとならざるを得ず、接続不良なども生じかねない。
本発明は、上記課題を解決するためになされたものであり、その目的は、半導体装置に設けられた半導体部品等の電極パッドとそれに接続されるべくインクジェット法により形成される配線との電気的な接続を好適に確保することのできる半導体装置、及びその半導体装置の製造方法を提供することにある。
本発明の半導体装置は、半導体装置の電極パッドに電気的に接続される配線が、金属微粒子を分散媒に分散させた導電性インクからなる液滴の配置及び乾燥により形成される半導体装置であって、前記電極パッドの表面に金属微粒子の結合層からなる中間層と、前記分散媒を撥液する撥液材料を含んで前記中間層を覆うかたちに積層された撥液層とを備え、前記配線は、前記撥液層及び前記中間層を介して電極パッドに物理的に接続されてなることを要旨とする。
下地が平面的に均一であるような場合、撥液層は下地に沿って均一かつ安定して形成されるために、その上に形成される配線は下地としての電極パッドとの間の導通が撥液層により阻害されるおそれがある。
そこで、このような構成によれば、電極パッドに金属微粒子の結合された中間層が形成され、その中間層の上に撥液層を挟んで配置した液滴を焼成して金属微粒子からなる配線を形成する。これにより中間層の表面には、金属微粒子の結合により微粒子の大きさに応じた凸凹（粗さ）が生じ、それを覆うかたちに形成される撥液層に平面的に濃淡を生じさせるようになり、その際間から金属微粒子が覗く（はみ出る）ようにもなる。これにより、撥液層を挟んで、中間層の上に配線の金属微粒子が配置される場合、撥液層の間から覗く（はみ出る）中間層の金属微粒子と配線の金属微粒子が相互に接触するようになり、中間層と配線との物理的な接続が確保されるようにもなる。そして電気的な接続も確保されるようになる。
この半導体装置は、前記中間層と前記配線とが同一種の金属の組み合わせであることを要旨とする。
この半導体装置によれば、中間層と配線とを同一種の金属から構成させることで、凝集により該中間層と該配線とを強力に結合されるようになり、異種類の金属同士の接合や結合に比べて、容易に強力な融着力が得られるようにもなる。その結果、撥液層を挟みながらも中間層と配線との接続が強固になされるようになり電気的な接続もより安定的になる。
この半導体装置は、前記電極パッドはその表面が金によりメッキされており、前記中間層は、この金によりメッキされた電極パッドの表面に形成されたものであることを要旨と
する。
このような構成によれば、電極パッドの表面が金に覆われることになるので、電極パッドが酸化され難くなり、その表面上に形成される中間層と電極パッドとの導通が好適に確保されるようになる。例えば、インクジェット法による配線の形成によれば、電極パッドに酸化膜が形成されているような場合、その酸化膜を除去してから導電性インクからなる液滴を配置することが好ましいが、酸化膜が形成されないことからインクジェット法による配線の形成が容易に行なわれるようにもなる。
また、金属微粒子を構成する金属として銀を用いた場合、銀は、例えばアルミニウムなどよりも金と強く接合することから、中間層と電極パッドとの間の電気的な接続が好適に確保されるようにもなる。
この半導体装置は、前記撥液層は、前記撥液材料の単分子膜からなることを要旨とする。
このような構成によれば、半導体装置において撥液層は、中間層以外の部分には所望の撥液性を発揮する単分子膜として形成され、凸凹を有する中間層の上には単分子膜として単分子の配置となるがゆえに、その配置にむらを生ずるとともに満遍なくその間から金属微粒子が覗く（はみ出る）ようになる。これにより、中間層は、単分子膜を挟みつつその金属微粒子が配線の金属微粒子に好適に接触して、乾燥焼成を通じてより強力な融着力により結合されるようになる。これにより、電極パッドと配線との電気的接続の安定性がより向上されるようになる。
この半導体装置は、前記撥液材料は、フッ素系の材料からなることを要旨とする。
このような構成によれば、撥液材料には分散媒への高い撥液性が与えられるようになるので、インクジェット法にて配置された液滴の濡れ広がりが抑制されるようになり、同法によって半導体装置に微細な配線が描画できるようになる。
この半導体装置は、前記電極パッドは、外部回路との接続端子として半導体部品の能動面にパッド状に設けられた電極であることを要旨とする。
このような構成によれば、半導体装置の半導体部品は、それが有する外部への接続端子にもインクジェット法による配線が描画されるようになるので、このような半導体部品を有する半導体装置の用途が広げられる。
本発明の半導体装置の製造方法は、金属微粒子を分散媒に分散させた導電性インクからなる液滴を配置して乾燥させることにより半導体装置の電極パッドに電気的に接続される配線を形成する半導体装置の製造方法であって、前記電極パッドの表面に金属微粒子の結合層からなる中間層を形成した後、前記分散媒を撥液する撥液材料を含む撥液層を前記中間層を覆うかたちで積層し、これら積層した撥液層及び中間層を介して前記配線を前記電極パッド上に形成するようにしたことを要旨とする。
下地が平面的に均一であるような場合、撥液層は下地に沿って均一かつ安定して形成されるために、その上に形成される配線は下地としての電極パッドとの間の導通が撥液層により阻害されるおそれがある。
そこで、このような方法によれば、電極パッドに金属微粒子の結合された中間層が形成され、その中間層の上に撥液層を挟んで配置した液滴を焼成して金属微粒子からなる配線を形成する。これにより中間層の表面には、金属微粒子の結合により微粒子の大きさに応じた凸凹（粗さ）が生じ、それを覆うかたちに形成される撥液層に平面的に濃淡を生じさせるようになり、その際間から金属微粒子が覗く（はみ出る）ようにもなる。これにより
、撥液層を挟んで、中間層の上に配線の金属微粒子が配置される場合、撥液層の間から覗く（はみ出る）中間層の金属微粒子と配線の金属微粒子が相互に接触するようになり、中間層と配線との物理的な接続が確保されるようにもなる。そして電気的な接続も確保されるようになる。
この半導体装置の製造方法は、前記中間層を構成する金属と前記配線を構成する金属とが同一種の金属の組み合わせであることを要旨とする。
この半導体装置の製造方法によれば、中間層と配線とを同一種の金属から構成させることで、凝集により該中間層と該配線とを強力に結合されるようになり、異種類の金属同士の接合や結合に比べて、容易に強力な融着力が得られるようにもなる。その結果、撥液層を挟みながらも中間層と配線との接続が強固になされるようになり電気的な接続もより安定的になる。
この半導体装置の製造方法は、前記電極パッドとしてその表面が金によりメッキされたものを用い、前記中間層をこの金メッキされた電極パッドの表面に形成することを要旨とする。
このような方法によれば、電極パッドの表面が金に覆われることになるので、電極パッドが酸化され難くなり、その表面上に形成される中間層と電極パッドとの導通が好適に確保されるようになる。例えば、インクジェット法による配線の形成によれば、電極パッドに酸化膜が形成されているような場合、その酸化膜を除去してから導電性インクからなる液滴を配置することが好ましいが、酸化膜が形成されないことからインクジェット法による配線の形成が容易に行なわれるようにもなる。
また、金属微粒子を構成する金属として銀を用いた場合、銀は、例えばアルミニウムなどよりも金と強く接合することから、中間層と電極パッドとの間の電気的な接続が好適に確保されるようにもなる。
この半導体装置の製造方法は、前記撥液層として前記撥液材料の単分子膜を用いることを要旨とする。
このような方法によれば、半導体装置において撥液層は、中間層以外の部分には所望の撥液性を発揮する単分子膜として形成され、凸凹を有する中間層の上には単分子膜として単分子の配置となるがゆえに、その配置にむらを生ずるとともに満遍なくその間から金属微粒子が覗く（はみ出る）ようになる。これにより、中間層は、単分子膜を挟みつつその金属微粒子が配線の金属微粒子に好適に接触して、乾燥焼成を通じてより強力な融着力により結合されるようになる。これにより、電極パッドと配線との電気的接続の安定性がより向上されるようになる。
この半導体装置の製造方法は、前記中間層として前記導電性インクの液滴を前記電極パッドに配置してから焼成したものを用いることを要旨とする。
このような方法によれば、インクジェット法にて導電性インクの液滴が電極パッドに配置されることにより中間層が形成されるようになり、インクジェット法にて形成された中間層の表面には微粒子の大きさに応じた凸凹（粗さ）が容易に形成されるようになる。また、前記電極パッドが金メッキされているような場合、前記中間層を形成する前に電極パッドに形成された酸化膜などの導通の阻害要因となる膜などを除去する必要もない。
この半導体装置の製造方法は、前記撥液材料としてフッ素系の材料を用いることを要旨とする。
このような方法によれば、撥液材料には分散媒への高い撥液性が与えられるようになるので、インクジェット法にて配置された液滴の濡れ広がりが抑制されるようになり、同法
によって半導体装置に微細な配線が描画できるようになる。
本発明にかかる半導体装置の一実施形態を示す図であって、（ａ）は上側から見た平面図、（ｂ）は１ｂ−１ｂ線に沿った部分断面図。 本発明にかかる半導体装置の一実施形態を示す図であって、図１（ｂ）の一部を拡大して示す部分断面図。 半導体装置に配線を形成する場合の工程を示すフローチャート。 （ａ）〜（ｅ）は各工程における製造状態を示す断面図。
以下、本発明の半導体装置を具体化した一実施形態について図１及び図２を参照して説明する。図１は半導体装置１０を示す図であって、（ａ）は上側から見た平面構造を示す図であり、（ｂ）は（ａ）に示す１ｂ−１ｂ線に沿った部分の断面構造を示す図である。図２は、図１（ｂ）に示す１ｂ−１ｂ線に沿った断面構造の一部を拡大して示す図である。
図１（ａ），（ｂ）に示すように、半導体装置１０に具備された実装基板１１は、その厚さ方向である上下方向から見て矩形状をなす多層基板であり、その最上層には絶縁性を有する絶縁基板（図示略）が積層されている。その絶縁基板の上面、すなわち実装基板１１の上面である実装面１１ａには、上方から見て矩形状をなす接続端子としての第１電極パッド１３が実装面１１ａの四辺に沿って配列されている。
絶縁基板（実装基板１１の最上層）の構成材料としては、可撓性あるいは非可撓性の各種絶縁材料を用いることができる。可撓性を有する具体的な材料としては、ポリイミド系樹脂、エポキシ系樹脂、ポリエステル系樹脂、フェノール系樹脂、フッ素系樹脂などの合成樹脂を用いることが可能である。また非不可撓性を有する具体的な材料としては、低温焼結基材であるガラスセラミックの他、高温焼結基材や誘電体材料などを用いることが可能である。
なお、上述する実装基板１１は、上記第１電極パッド１３の他、その実装面１１ａに各種配線を有する構成であってもよい。さらに、上述する実装基板１１は、各種配線がプリントされた複数の回路基板を下層に有する多層基板であってもよく、上記実装面１１ａに第１電極パッド１３が形成されているものであればよい。さらにまた、実装基板１１の第１電極パッド１３は、実装面１１ａの四辺に沿って配列されているが、例えば実装面１１ａの１辺にだけ形成される構成でもよい。
実装面１１ａには、上記複数の第１電極パッド１３に取り囲まれるように、半導体部品としての半導体チップ１４が図示しない接着層を介して接合されている。この半導体チップ１４は、上方から見て矩形状をなす板状に形成されている。半導体チップ１４の上面であるパッド形成面１４ａには、上方から見て矩形状をなす複数の接続端子としての第２電極パッド１５が、実装基板１１の各第１電極パッド１３に対応するかたちで、半導体チップ１４の四辺に沿って配列されている。
図２に示すように、第２電極パッド１５は、その本体部２０が導電性を有する金属であるアルミニウムにより形成され、その上面には金メッキが施されることにより同金メッキからなるメッキ層２１が形成されている。このメッキ層２１は、本体部２０の上面に形成されるアルミニウムの酸化膜などが除去された状態にて、無電解メッキや電解メッキなどの金メッキが施されることにより、本体部２０に沿った均一な状態に形成されている。これにより第２電極パッド１５は、その上面に酸化され難いメッキ層２１が形成され、その
後の工程においてそこにインクジェット法により形成される配線との電気的な接続がそこに形成される酸化膜などにより阻害されることなく確実なものとされるようにしている。
なお、上述する半導体部品は、半導体チップ１４等の能動部品に限らず、抵抗器やコンデンサなどに代表されるような受動部品であってもよく、パッド形成面１４ａに第２電極パッド１５が形成されて、そのパッド形成面１４ａの反対側面を実装面１１ａに向けた実装、いわゆるフェイスアップ方式の実装が可能なものであればよい。さらに、半導体チップ１４の第２電極パッド１５は、パッド形成面１４ａの四辺に沿って配列されているが、実装基板１１の第１電極パッド１３と同様に、例えばパッド形成面１４ａの１辺にだけ第２電極パッド１５が形成される構成や第２電極パッド１５が１つだけ形成される構成であってもよい。
第２電極パッド１５は、そのメッキ層２１上に中間層２３Ｄが積層されている。中間層２３Ｄは、吐出配置された導電性インクの液滴が乾燥され、焼成されることによりその導電性インクに含まれる金属微粒子が焼結されて形成される、いわゆるインクジェット法により形成される金属微粒子の結合層である。なお本実施形態では、導電性インクは銀ナノペーストからなり、この銀ナノペーストは、直径１ｎｍ〜数十ｎｍの粒径を有する、特に１〜５ナノメートルの金属微粒子としての銀微粒子の外周を分散剤でコーティングして分散媒（本実施形態では、水）で希釈したコロイド状のインクである。すなわち銀ナノペーストでは、銀微粒子の外周を分散剤でコーティングすることにより、銀微粒子同士が凝集して結合することを防止させて、その分散媒に分散されるようにしている。
なお、金属微粒子としては、銀の他、金や銅、あるいはこれらの混合物や合金を用いることができる。またこれらの金属微粒子の分散剤（コーティング剤）としては、アミン、アルコール、チオールなどが知られている。より具体的には、金属微粒子のコーティング剤として、２−メチルアミノエタノール、ジエタノールアミン、ジエチルメチルアミン、２−ジメチルアミノエタノール、メチルジエタノールアミンなどのアミン化合物、アルキルアミン類、エチレンジアミン、アルキルアルコール類、エチレングリコール、プロピレングリコール、アルキルチオール類、エタンジチオールを用いることができる。
また、上記分散媒としては、金属微粒子を分散できるもので、凝集を起こさないものであれば特に限定されない。例えば、水の他に、メタノール、エタノール、プロパノール、ブタノールなどのアルコール類、ｎ−ヘプタン、ｎ−オクタン、デカン、ドデカン、テトラデカン、トルエン、キシレン、シメン、デュレン、インデン、ジペンテン、テトラヒドロナフタレン、デカヒドロナフタレン、シクロヘキシルベンゼンなどの炭化水素系化合物、またエチレングリコールジメチルエーテル、エチレングリコールジエチルエーテル、エチレングリコールメチルエチルエーテル、ジエチレングリコールジメチルエーテル、ジエチレングリコールジエチルエーテル、ジエチレングリコールメチルエチルエーテル、１，２−ジメトキシエタン、ビス（２−メトキシエチル）エーテル、ｐ−ジオキサンなどのエーテル系化合物、さらにプロピレンカーボネート、γ−ブチロラクトン、Ｎ−メチル−２−ピロリドン、ジメチルホルムアミド、ジメチルスルホキシド、シクロヘキサノンなどの極性化合物を例示できる。これらのうち、微粒子の分散性と分散液の安定性、また液滴吐出法（インクジェット法）への適用の容易さの点で、水、アルコール類、炭化水素系化合物、エーテル系化合物が好ましく、より好ましい分散媒としては、水、炭化水素系化合物を挙げることができる。
一方、銀ナノペーストは焼成されると銀微粒子をコーティングしていた分散剤や分散させている分散媒が蒸発や分解され、銀微粒子同士が直に接触するようになりそれら銀微粒子が相互に融着し所定の融着力により結合されるようになる。すなわち中間層２３Ｄは、銀ナノペーストが焼成されることにより複数の銀微粒子が焼結されることにより形成され
る。なおこのとき、中間層２３Ｄは銀微粒子の焼結により形成されているため、その上面には銀微粒子の外形が少なからず残るかたちとなり、銀微粒子の大きさに基づく凸凹（粗さ）が形成されるようになる。また中間層２３Ｄは、それを構成する銀と相性のよい（相溶性が高い）金を主成分とするメッキ層２１にも物理的及び化学的な接合が好適になされるものであり、同メッキ層２１を介して第２電極パッド１５への電気的な接続も好適に確保される。
また、パッド形成面１４ａには、第２電極パッド１５を露出させるかたちで絶縁層１６が形成されている。絶縁層１６は、無機絶縁材料や有機絶縁材料からなる薄膜であって、無機絶縁材料としては、ＳｉＯ２やＳｉＮなどを用いることが可能であり、有機絶縁材料としては、ポリイミド樹脂などを用いることが可能である。なお絶縁層１６は、前記無機絶縁材料や前記有機絶縁材料からなる絶縁材料を含む絶縁性インクを用いるインクジェット法により形成されている。絶縁層１６には、その上面に撥液層２４が積層されている。
撥液層２４は、高い精度による形成が必要とされないため、撥液材料を含むコーティング剤が絶縁層１６、メッキ層２１及び中間層２３Ｄを含むパッド形成面１４ａ上の全体に広げられるかたちで、例えばディスペンサ法により形成されている。撥液層２４は、撥液材料を構成する分子が均一に配列された薄く均一な厚みを有する単分子膜となるように形成されている。なお本実施形態では、撥液材料としては、後に述べる導電性インクの分散媒に対して撥液性を発現するフッ素系樹脂などを用いることができる。
詳述すると撥液材料は、絶縁層１６、メッキ層２１及び中間層２３Ｄ上に有機分子膜などからなる自己組織化膜を形成するようになっている。有機分子膜は、絶縁層１６などの表面に結合可能な官能基を有し、該有機分子膜の下地表面に結合した官能基とは反対側となる他端側に撥液性を発現する官能基を有すると共に、これらの官能基を結ぶ炭素の直鎖あるいは一部分岐した炭素鎖を備えており、絶縁層１６などに結合して自己組織化して分子膜、例えば単分子膜を形成する。
つまり自己組織化膜とは、絶縁層１６など下地層等構成原子と化学的に結合可能な結合性官能基を有した直鎖状の基本骨格からなる分子であり、該直鎖分子間の相互作用により極めて高い配向性を発現する化合物を、配向させて形成された膜である。この自己組織化膜は、単分子を配向させて形成されているので、極めて膜厚を薄くすることができ、しかも、分子レベルで均一な膜となる。即ち、膜の表面に同じ撥液性の官能基が位置するため、膜の表面に均一でしかも優れた撥液性等を付与することができる。
上記の高い配向性を有する化合物として、例えばフルオロアルキルシランを用いた場合には、膜の表面にフルオロアルキル基が位置するように各化合物が配向されて自己組織化膜が形成されるので、膜の表面に均一な撥液性が付与される。
自己組織化膜を形成する化合物としては、例えば、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリエトキシシラン、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリメトキシシラン、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリクロロシラン、トリデカフルオロ−１，１，２，２テトラヒドロオクチルトリエトキシシラン、トリデカフルオロ−１，１，２，２テトラヒドロオクチルトリメトキシシラン、トリデカフルオロ−１，１，２，２テトラヒドロオクチルトリクロロシラン、トリフルオロプロピルトリメトキシシラン等のフルオロアルキルシラン（以下、「ＦＡＳ」と表記する）を挙げることができる。使用に際しては、一つの化合物を単独で用いるのも好ましいが、２種以上の化合物を組合せて使用してもよい。
これにより、パッド形成面１４ａには極めて薄くかつ、適切な撥液性を発現する撥液層
２４が形成される。ところで、撥液層２４は単分子膜であるがゆえに下地が均一な絶縁層１６にはその上面を好適に覆う膜が形成されるものの、下地が凸凹している（粗い）中間層２３Ｄ上面においては他の下地である絶縁層１６やメッキ層２１と比較して撥液材料が下地の表面に対して均一に配置され難く、その配置にむらを生じて中間層２３Ｄの銀微粒子が撥液層２４の厚さ方向を通して覗く（はみ出る）ようなかたちに形成される。例えば凸曲面となる下地表面においては、撥液層２４を構成する自己組織化膜が同凸曲面の法線方向に延びる直鎖状の分子からなるために、自己組織化膜の表面となる撥液基の間隔が自ずと広くなる。また凹曲面となる下地表面においても、撥液層２４を構成する自己組織化膜が同凸曲面の法線方向に延びる直鎖状の分子からなるために、直鎖状の分子の相互作用が平坦面と比較して強くなり、直鎖状の分子そのものが下地表面に緻密に配置され難くなる。これらのことにより、中間層２３Ｄ上における撥液層２４は所望の配線の形成が可能な範囲ではあるが、他の下地である絶縁層１６やメッキ層２１上における撥液層２４と比較して導電性インクの液滴に対する撥液性が弱いものとなっている。
上述する実装面１１ａとパッド形成面１４ａとの間には、半導体チップ１４の厚さに相当する段差が形成されている。半導体チップ１４の外周には、実装面１１ａとパッド形成面１４ａとをつなぐ連続面を有して該連続面が前記段差を緩和するかたちをなす傾斜部であるスロープ１７が形成されている。このスロープ１７は、各第１電極パッド１３の一部と絶縁層１６の一部とを覆うように形成されている。このスロープ１７は絶縁材料から形成されており、絶縁材料としては、エポキシ系の熱硬化性樹脂やアクリル系の光硬化性樹脂、あるいはこれらを混合させたものを用いることができる。
このスロープ１７の表面には、第１電極パッド１３と第２電極パッド１５とを電気的に接続する配線としての金属配線膜１９が形成されている。金属配線膜１９は、金属微粒子の分散系からなる導電性インクを用いたインクジェット法によって形成される。本実施形態では、金属配線膜１９を形成する際に用いられる導電性インクとして、中間層２３Ｄを形成する際に用いられる前述の銀ナノペーストを用いている。すなわち本実施形態では、中間層２３Ｄと金属配線膜１９とが同一種の金属の組み合わせである。なお、この金属配線膜１９を形成する際に用いられる導電性インクは、中間層２３Ｄと同様に、金属微粒子としては、銀の他、金や銅、あるいはこれらの合金を用いることができる。またこれらの金属微粒子の分散剤及び分散媒も、前述した分散剤及び分散媒を用いることができる。
ところで本実施形態では、図２に示すように、第２電極パッド１５のメッキ層２１には中間層２３Ｄが形成され、その中間層２３Ｄの上には撥液層２４が形成されている。しかし、上述のように中間層２３Ｄ上の撥液層２４はその厚みが薄い個所を有するとともに中間層２３Ｄの銀粒子が覗く（はみ出る）かたちとなっており、中間層２３Ｄ上に形成される金属配線膜１９はそれらはみ出た銀粒子を通じて中間層２３Ｄと直接接触するようになる。このことにより金属配線膜１９の銀微粒子と中間層２３Ｄの銀微粒子とが直接接触して物理的及び化学的に接合するとともに、乾燥焼成を通じてそれら銀微粒子同士が融着して所定の融着力により結合するようになる。このような乾燥焼成の過程において、撥液層２４を形成する撥液材料はその薄い部分などが中間層２３Ｄと金属配線膜１９との間で適宜移動や分散されて中間層２３Ｄと金属配線膜１９との銀微粒子が結合する領域においてそれらの結合を妨げないように適宜配置されるようにもなる。
これにより、金属配線膜１９は、中間層２３Ｄを介して第２電極パッド１５のメッキ層２１に接続され、すなわち第２電極パッド１５（本体部２０）への電気的な接続が確保されるようになる。
ちなみに、第１電極パッド１３と第２電極パッド１５とを例えばワイヤボンディングを用いて接続した場合には、実装基板１１及び半導体チップ１４が高温に加熱されたり、大
きな機械的なストレスが局所的に加わったりする。そのため、ワイヤボンディングを用いた場合には、実装基板１１や半導体チップ１４に耐熱性や機械的なストレスへの耐久性が高い水準で要求される。しかし、本実施形態のように液滴吐出法を用いて金属配線膜１９を形成すれば、上述したような実装基板１１や半導体チップ１４への要求を軽減することができ、これらの材質選定における自由度を拡大することもできる。
次に、このような半導体装置１０を製造する方法について説明する。図３は半導体装置において配線を形成するための工程を示すフローチャートであり、図４は図３に示される各工程における半導体装置の断面構造を示す図である。
図３に示すように、配線を形成する工程は、第２電極パッド１５にメッキ層２１を形成するメッキ工程（ステップＳ１１）と、メッキ層２１に銀微粒子を含む液滴を配置するペースト塗布工程（ステップＳ１２）と、同液滴を焼成して銀微粒子の中間層２３Ｄを形成する仮焼成工程（ステップＳ１３）とを有している。また、配線を形成する工程は、前記中間層２３Ｄ上に撥液層２４を形成するコーティング工程（ステップＳ１４）と、撥液層２４に金属配線膜１９を構成する銀微粒子を含む液滴を配置する配線描画工程（ステップＳ１５）と、同液滴を焼成して金属配線膜１９を形成する本焼成工程（ステップＳ１６）とを有している。
メッキ工程では、図４（ａ）に示すように、アルミニウムからなる第２電極パッド１５の本体部２０は、その上面に形成されている酸化膜の除去された状態にされてから、無電解メッキや電解メッキなどによる金メッキが施されてメッキ層２１が形成される。
なおこの工程は、第２電極パッド１５と後の工程で形成される配線との電気的な接続が第２電極パッドに形成された酸化膜などにより阻害されることを防ぐために、第２電極パッド１５にその酸化が抑制されるメッキ層２１を形成するものであるから、後工程との時間的な連続性は要求されない。すなわち、メッキ工程とこの後の工程の間に、他の作業工程が含まれてもよい。
ペースト塗布工程では、図４（ｂ）に示すように、第２電極パッド１５のメッキ層２１の上にインクジェット法にて配置される銀ナノペーストからなる液滴により液層２３Ｌが形成される。
仮焼成工程では、図４（ｃ）に示すように、ペースト塗布工程で形成された液層２３Ｌを１８０度〜２３０度の温度で約１時間焼成する。これにより銀微粒子をコーティングしている分散剤や分散させている分散媒が蒸発や分解などされて銀微粒子が相互に直接接触して凝集し結合するようになることにより主に銀微粒子からなる中間層２３Ｄが形成される。すなわち、銀ナノペーストが焼成されることにより、銀微粒子が凝集し所定の融着力にて結合され固定化されるとともに導電性も確保された銀微粒子からなる中間層２３Ｄが形成される。なお固定化された中間層２３Ｄの表面には銀微粒子の大きさに基づく凸凹（粗さ）が生じる。
また、中間層２３Ｄは、その銀微粒子がそれと相性のよい金属である金からなるメッキ層２１と結合することにより第２電極パッド１５と所定の接合力により接合されるとともに電気的な接続が好適に確保される。すなわち、第２電極パッド１５のメッキ層２１に、第２電極パッド１５との電気的な接続が確保された中間層２３Ｄが積層形成される。
コーティング工程では、これも図４（ｃ）に示されるように、半導体チップ１４のパッド形成面１４ａの上方、すなわち絶縁層１６及び第２電極パッド１５のメッキ層２１及び中間層２３Ｄの上面にディスペンサ法により所定量の撥液性インクの液滴が滴下され、広
げられ乾燥されて撥液層２４が形成される。
配線描画工程では、図４（ｄ）に示すように、撥液層２４の上に中間層２３Ｄの上方を含むかたちでインクジェット法により銀ナノペーストからなる液滴が配置されて、銀ナノペーストからなる液層２５Ｌが形成される。なおこの液層２５Ｌは、以下の工程で金属配線膜１９として形成されることから、金属配線膜１９と同じパターンとなるように撥液層２４上や中間層２３Ｄ上に配置される。
本焼成工程では、図４（ｅ）に示すように、配線描画工程で形成された液層２５Ｌを１８０度〜２３０度の温度で約１時間焼成することにより銀微粒子からなる配線層２５Ｄが形成される。これにより銀微粒子が所定の融着力による結合により固定化されるとともに導電性も確保された銀微粒子からなる配線層２５Ｄ（金属配線膜１９）が形成される。
また、配線層２５Ｄは撥液層２４の所々から銀微粒子を覗かせる（はみ出させる）中間層２３Ｄともそれらを構成する銀微粒子同士が凝集して所定の融着力により結合されるようにもなる。このとき配線層２５Ｄと中間層２３Ｄとの間に配置された撥液層２４を構成する撥液材料は、配線層２５Ｄと中間層２３Ｄとを構成する銀微粒子の間に適宜に分散配置される。これにより、配線層２５Ｄと中間層２３Ｄは、その間に撥液層２４が挟まれた場合であれ、所定の融着力により結合するとともに電気的な接続が確保される。
以上説明したように、本実施形態の半導体装置１０によれば以下のような効果を得ることができる。
（１）下地が平面的に均一であるような場合、撥液層２４は下地に沿って均一かつ安定して形成されるために、その上に形成される金属配線膜１９は下地としての第２電極パッド１５との間の導通が撥液層２４により阻害されるおそれがある。
そこで、第２電極パッド１５に銀微粒子の結合された中間層２３Ｄが形成され、その中間層２３Ｄの上に撥液層２４を挟んで配置した液滴（液層２５Ｌ）を焼成して銀微粒子からなる金属配線膜１９を形成した。これにより中間層２３Ｄの表面には、銀微粒子の結合により微粒子の大きさに応じた凸凹（粗さ）が生じ、それを覆うかたちに形成される撥液層２４に平面的に濃淡を生じさせるようになり、その際間から銀粒子が覗く（はみ出る）ようにもなる。これにより、撥液層２４を挟んで、中間層２３Ｄの上に金属配線膜１９の銀微粒子が配置される場合、撥液層２４の間から覗く（はみ出る）中間層２３Ｄの銀微粒子と金属配線膜１９の銀微粒子が相互に接触するようになり、中間層２３Ｄと金属配線膜１９との物理的な接続が確保されるようにもなる。そして電気的な接続も確保されるようになる。
（２）さらに、中間層２３Ｄも金属配線膜１９もそれら同一金属である銀微粒子から構成したことから凝集により強力に結合されるようになり、異種類の金属同士の接合や結合に比べて、容易に強力な融着力が得られるようにもなる。その結果、撥液層２４を挟みながらも中間層２３Ｄと金属配線膜１９との接続が強固になされるようになり電気的な接続もより安定的になる。
（３）第２電極パッド１５の表面がメッキ層２１の金に覆われるようにしたので、第２電極パッド１５の表面が酸化され難くなり、その表面上に形成される中間層２３Ｄと第２電極パッド１５の本体部２０との導通が好適に確保されるようになる。例えば、インクジェット法による中間層２３Ｄの形成によれば、第２電極パッド１５に酸化膜が形成されているような場合、その酸化膜を除去してから導電性インクからなる液滴（液層２３Ｌ）を配置することが好ましいが、酸化膜が形成されないことからインクジェット法による中間層２３Ｄの形成が容易に行なわれるようにもなる。
（４）また、銀は、例えばアルミニウムなどよりも金と強く接合することから、中間層２３Ｄが金のメッキ層２１を介して第２電極パッド１５との電気的な接続が好適に確保されるようにもなる。
（５）半導体装置１０において撥液層２４は、中間層２３Ｄ以外の部分には所望の撥液性を発揮する単分子膜として形成され、凸凹を有する中間層２３Ｄの上には単分子膜として単分子の配置となるがゆえに、その配置にむらを生ずるとともに満遍なくその間から銀粒子が覗く（はみ出る）かたちになるようにした。これにより、中間層２３Ｄは、単分子膜を挟みつつその銀微粒子が金属配線膜１９の銀微粒子に好適に接触して、乾燥焼成を通じてより強力な融着力により結合されるようになる。これにより、第２電極パッド１５と金属配線膜１９との電気的接続の安定性がより向上されるようになる。
（６）撥液材料には分散媒への高い撥液性が与えられるようにしたので、インクジェット法にて配置された液滴（液層２５Ｌ）の濡れ広がりが抑制されるようになり、同法によって半導体装置１０に微細な配線が描画できるようになる。
尚、上記実施形態は以下のように変更してもよい。
・上記実施形態では、金属配線膜１９が中間層２３Ｄを介して接続される電極は、半導体チップ１４の外部回路との接続用の電極である第２電極パッド１５であった。しかしこれに限らず、電極パッドは半導体装置に設けられるパッド状の電極であれば、例えば実装基板等の基板に形成された電極パッドであってもよい。具体的には、金属配線膜１９が中間層２３Ｄを介して接続される電極は、第１電極パッド１３でもよい。これにより半導体装置において金メッキされた電極パッドへ接続される配線であればこのような配線の形成方法を用いることにより半導体装置への適用の自由度が高められる。
・上記実施形態では、メッキ層２１は金メッキにより形成されたが、メッキ層はインクジェット法により形成される中間層との電気的な接続が確保されるとともに銀微粒子と好適に接合するものであれば金メッキではなく、例えば、酸化されづらい金属や酸化されても導電性を有する金属により形成されてもよい。酸化されづらい金属としては、金、銀、白金、などの貴金属が挙げられる。酸化されても導電性を有する金属としては、ロジウムなどが挙げられる。これにより、メッキ層の選択自由度が向上するようになる。
・上記実施形態では、第２電極パッド１５には、無電解メッキや電解メッキによる金メッキが施されたが、これに限らず、第２電極パッドへ施される金メッキは、インクジェット法などにより施されてもよい。例えば、インクジェット法による場合、酸化膜などの除去された第２電極パッドに不活性ガス下において金を含む導電性微粒子の液滴を配置するようにしてもよい。これにより、このような配線の形成方法の自由度が高められる。
・上記実施形態では、第２電極パッド１５はその上面にメッキ層２１を有した。しかしこれに限らず、電極パッドはその上面にインクジェット法により形成される配線との電気的な接続が好適に確保される場合、例えば電極パッドの本体部が上に述べた酸化されづらい金属や酸化されても導電性を有する金属などにより形成されている場合にはメッキ層が無くてもよい。
・上記実施形態では、第２電極パッド１５の本体部２０はアルミニウムであったが、これに限らず、本体部は電極パッドとして機能するものであれば、銅などその他の金属により構成されていてもよい。これにより、このような配線の形成方法が適用される半導体装置の選択の自由度が高められる。
なお、アルミニウムに金メッキを行う場合には、アルミニウムにパラジウムの層を形成してから金メッキを行うと、金メッキが好適に行なわれることが知られており、アルミニウムにパラジウム層を形成してから金メッキを行ってもよい。
・上記実施形態では、撥液層２４は撥液材料を含むコーティング剤が絶縁層１６及びメッキ層２１を含むパッド形成面１４ａ上の全体に広げられるかたちで例えばディスペンサ法により形成された。しかしこれに限らず、パッド形成面１４ａ上の全体に撥液層が形成されるのであれば、スピンコータ法、インクジェット法や浸積などその他の形成方法により形成されてもよい。これにより、撥液層の形成方法の自由度が広げられこのような半導体装置の形成方法の用途が広げられる。
・上記実施形態では、撥液層２４は液滴、すなわち液相から形成された。しかしこれに限らず、撥液層は、気相からも形成されてもよい。
・また撥液層は、常圧でプラズマ照射により形成されてもよい。プラズマ処理に用いるガス種は、基板の表面材質等を考慮して種々選択できる。例えば、４フッ化メタン、パーフルオロヘキサン、パーフルオロデカン等のフルオロカーボン系ガスを処理ガスとして使用できる。この場合、撥液層として撥液性のフッ化重合膜を形成することができる。
・さらに撥液層は、所望の撥液性を有するフィルム、例えば４フッ化エチレン加工されたポリイミドフィルム等を貼着することによって形成されてもよい。
・上記実施形態では、撥液層２４は絶縁層１６及びメッキ層２１を含むパッド形成面１４ａ上の全体に形成された。しかしこれに限らず、パッド形成面１４ａ上の必要な個所にのみ形成するようにしてもよい。これにより、撥液層の形成方法の態様についての自由度が高められる。
・上記実施形態では、液層２３Ｌや液層２５Ｌを構成する銀ナノペーストは１８０度〜２３０度の温度で約１時間焼成されることにより銀微粒子からなる中間層２３Ｄや配線層２５Ｄが形成された。しかしこれに限らず、銀ナノペーストが焼成される時間や温度は、銀微粒子が所定の融着力により結合して固定化されるものであればよく、銀ナノペーストに用いられている銀微粒子の粒径や、分散剤、分散媒などの諸条件に基づいて適宜変更してもよい。
・上記実施形態では、金属微粒子として銀を用いて中間層２３Ｄ及び金属配線膜１９を形成することで、これら中間層２３Ｄ及び金属配線膜１９を同一種の金属の組み合わせとした。これに限らず、中間層２３Ｄ及び金属配線膜１９は、例えば中間層２３Ｄを金属微粒子として銀を用いて形成するとともに金属配線膜１９を金属微粒子として銅を用いて形成するような、異種金属の組み合わせであってもよく、さらには同一種の合金からなる組み合わせや異種の合金からなる組み合わせであってもよい。こうした構成であっても、導電性インクの乾燥焼成を通じて、中間層２３Ｄ及び金属配線膜１９を構成する金属を凝集させて結合させることができ、中間層２３Ｄが設けられていない構成に比べて、第２電極パッド１５と金属配線膜１９との接続がより強固になされるようになり電気的な接続もより安定的になる。
１０…半導体装置、１１…実装基板、１１ａ…実装面、１３…第１電極パッド、１４…半導体チップ、１４ａ…パッド形成面、１５…第２電極パッド、１６…絶縁層、１７…スロープ、１９…金属配線膜、２０…本体部、２１…メッキ層、２３Ｄ…中間層、２３Ｌ…液層、２４…撥液層、２５Ｄ…配線層、２５Ｌ…液層。

Claims (12)

  1. 半導体装置の電極パッドに電気的に接続される配線が、金属微粒子を分散媒に分散させた導電性インクからなる液滴の配置及び乾燥により形成される半導体装置であって、
    前記電極パッドの表面に金属微粒子の結合層からなる中間層と、
    前記分散媒を撥液する撥液材料を含んで前記中間層を覆うかたちに積層された撥液層とを備え、
    前記配線は、前記撥液層及び前記中間層を介して電極パッドに物理的に接続されてなることを特徴とする半導体装置。
  2. 前記中間層と前記配線とが同一種の金属の組み合わせである
    請求項１に記載の半導体装置。
  3. 前記電極パッドはその表面が金によりメッキされており、前記中間層は、この金によりメッキされた電極パッドの表面に形成されたものである
    請求項１または２に記載の半導体装置。
  4. 前記撥液層は、前記撥液材料の単分子膜からなる
    請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記撥液材料は、フッ素系の材料からなる
    請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記電極パッドは、外部回路との接続端子として半導体部品の能動面にパッド状に設けられた電極である
    請求項１〜５のいずれか一項に記載の半導体装置。
  7. 金属微粒子を分散媒に分散させた導電性インクからなる液滴を配置して乾燥させることにより半導体装置の電極パッドに電気的に接続される配線を形成する半導体装置の製造方法であって、
    前記電極パッドの表面に金属微粒子の結合層からなる中間層を形成した後、前記分散媒を撥液する撥液材料を含む撥液層を前記中間層を覆うかたちで積層し、これら積層した撥液層及び中間層を介して前記配線を前記電極パッド上に形成するようにした
    ことを特徴とする半導体装置の製造方法。
  8. 前記中間層を構成する金属と前記配線を構成する金属とが同一種の組み合わせである
    請求項７に記載の半導体装置の製造方法。
  9. 前記電極パッドとしてその表面が金によりメッキされたものを用い、前記中間層をこの金メッキされた電極パッドの表面に形成する
    請求項７または８に記載の半導体装置の製造方法。
  10. 前記撥液層として前記撥液材料の単分子膜を用いる
    請求項７〜９のいずれか一項に記載の半導体装置の製造方法。
  11. 前記中間層として前記導電性インクの液滴を前記電極パッドに配置してから焼成したものを用いる
    請求項７〜１０のいずれか一項に記載の半導体装置の製造方法。
  12. 前記撥液材料としてフッ素系の材料を用いる
    請求項７〜１１のいずれか一項に記載の半導体装置の製造方法。
JP2009220797A 2008-11-14 2009-09-25 半導体装置及び半導体装置の製造方法 Pending JP2010141293A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009220797A JP2010141293A (ja) 2008-11-14 2009-09-25 半導体装置及び半導体装置の製造方法
KR1020090107421A KR20100054725A (ko) 2008-11-14 2009-11-09 반도체 장치 및 반도체 장치의 제조 방법
US12/615,293 US20100123248A1 (en) 2008-11-14 2009-11-10 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008292463 2008-11-14
JP2009220797A JP2010141293A (ja) 2008-11-14 2009-09-25 半導体装置及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2010141293A true JP2010141293A (ja) 2010-06-24

Family

ID=42171354

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009220797A Pending JP2010141293A (ja) 2008-11-14 2009-09-25 半導体装置及び半導体装置の製造方法

Country Status (3)

Country Link
US (1) US20100123248A1 (ja)
JP (1) JP2010141293A (ja)
KR (1) KR20100054725A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013077144A1 (ja) * 2011-11-25 2013-05-30 富士機械製造株式会社 半導体パッケージ及びその製造方法
JP2013115070A (ja) * 2011-11-25 2013-06-10 Fuji Mach Mfg Co Ltd 半導体パッケージ及びその製造方法
JP2013145852A (ja) * 2012-01-16 2013-07-25 Fuji Mach Mfg Co Ltd 半導体パッケージ及びその製造方法
JP2013153073A (ja) * 2012-01-25 2013-08-08 Toshiba Corp 電子デバイス及び配線形成方法
JP2014003177A (ja) * 2012-06-19 2014-01-09 Fuji Mach Mfg Co Ltd 半導体パッケージ及びその製造方法
JP2014003176A (ja) * 2012-06-19 2014-01-09 Fuji Mach Mfg Co Ltd 半導体パッケージ及びその製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4809410B2 (ja) * 2008-09-29 2011-11-09 日本電波工業株式会社 圧電デバイスとその製造方法
US9899339B2 (en) * 2012-11-05 2018-02-20 Texas Instruments Incorporated Discrete device mounted on substrate
US9496171B2 (en) * 2014-09-26 2016-11-15 Texas Instruments Incorporated Printed interconnects for semiconductor packages
EP3343600A1 (de) * 2016-12-28 2018-07-04 Siemens Aktiengesellschaft Halbleitermodul mit einem ersten und einem zweiten verbindungselement zum verbinden eines halbleiterchips sowie herstellungsverfahren
US12096570B2 (en) * 2020-03-02 2024-09-17 Fuji Corporation Wiring formation method

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359347A (ja) * 2001-03-28 2002-12-13 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP4151420B2 (ja) * 2003-01-23 2008-09-17 セイコーエプソン株式会社 デバイスの製造方法
JP3992038B2 (ja) * 2004-11-16 2007-10-17 セイコーエプソン株式会社 電子素子の実装方法、電子装置の製造方法、回路基板、電子機器
JP2007286469A (ja) * 2006-04-19 2007-11-01 Seiko Epson Corp 膜パターンの形成方法、アクティブマトリクス基板の製造方法、デバイス、電気光学装置、及び電子機器
JP2010129752A (ja) * 2008-11-27 2010-06-10 Seiko Epson Corp 段差間配線構造及び段差間配線方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013077144A1 (ja) * 2011-11-25 2013-05-30 富士機械製造株式会社 半導体パッケージ及びその製造方法
JP2013115070A (ja) * 2011-11-25 2013-06-10 Fuji Mach Mfg Co Ltd 半導体パッケージ及びその製造方法
JP2013145852A (ja) * 2012-01-16 2013-07-25 Fuji Mach Mfg Co Ltd 半導体パッケージ及びその製造方法
JP2013153073A (ja) * 2012-01-25 2013-08-08 Toshiba Corp 電子デバイス及び配線形成方法
JP2014003177A (ja) * 2012-06-19 2014-01-09 Fuji Mach Mfg Co Ltd 半導体パッケージ及びその製造方法
JP2014003176A (ja) * 2012-06-19 2014-01-09 Fuji Mach Mfg Co Ltd 半導体パッケージ及びその製造方法

Also Published As

Publication number Publication date
KR20100054725A (ko) 2010-05-25
US20100123248A1 (en) 2010-05-20

Similar Documents

Publication Publication Date Title
JP2010141293A (ja) 半導体装置及び半導体装置の製造方法
US9930775B2 (en) Copper pillar full metal via electrical circuit structure
US8987886B2 (en) Copper pillar full metal via electrical circuit structure
KR100739851B1 (ko) 실장 기판 및 전자 기기
US20140192498A1 (en) Direct metalization of electrical circuit structures
JP5018024B2 (ja) 電子部品の実装方法、電子基板、及び電子機器
JP2006332094A (ja) 電子基板の製造方法及び半導体装置の製造方法並びに電子機器の製造方法
US8327534B2 (en) Method of fabricating printed circuit board assembly
US20050098775A1 (en) Method of forming wirings for tile-shaped elements, structures of wirings for tile-shaped elements, and electronic equipment
US20160255717A1 (en) Multilayer wiring board
JP4555709B2 (ja) フレキシブル基板、多層フレキシブル基板およびそれらの製造方法
JP4742715B2 (ja) 配線パターンの形成方法、及び配線基板の製造方法
US7728234B2 (en) Coreless thin substrate with embedded circuits in dielectric layers and method for manufacturing the same
US7233069B2 (en) Interconnection substrate and fabrication method thereof
US8012870B2 (en) Wiring structure between steps and wiring method thereof
KR100755819B1 (ko) 전기 부품, 도전 패턴의 형성 방법 및 잉크젯 헤드
JP3900281B2 (ja) 積層配線基板及びその製造方法、半導体装置並びに電子機器
JP2012169486A (ja) 基材、配線板、基材の製造方法及び配線板の製造方法
JP2008021843A (ja) 配線基板の製造方法、多層配線基板の製造方法
JP2010232383A (ja) 電子装置及びその製造方法
JP2007027483A (ja) 回路装置および表示装置および異方性導電膜
JP6028256B2 (ja) 部品内蔵基板及びその製造方法
JP5354380B2 (ja) 電子機器の配線構造及び電子機器パッケージの製造方法
JP2009170474A (ja) 回路基板とその製造方法および電子機器
JP5426122B2 (ja) 回路基板