KR20030057184A - 반도체패키지 및 그 제조 방법 - Google Patents

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Abstract

이 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 하나의 리드프레임 상,하면에 반도체칩을 각각 전기적으로 연결하여, 더욱 고집적화되고 다기능화되며, 리드프레임에 칩탑재판을 형성하지 않아 원가를 절감할 수 있고, 반도체칩의 일부를 봉지부 외측으로 노출시켜 반도체칩의 열 방출 효율을 높이며, 두께를 최소화할 수 있도록 일정 크기의 공간을 중심으로 그 외주연에 대략 방사상으로 배열된 다수의 리드와; 상기 리드의 하면에 도전성범프를 통하여 상기 리드에 전기적으로 접속된 제1반도체칩과; 상기 리드의 상면에 도전성범프를 통하여 상기 리드에 전기적으로 접속된 제2반도체칩과; 상기 제1,2반도체칩, 도전성범프 및 리드의 일정영역을 봉지재로 봉지하여 형성된 봉지부를 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지 및 그 제조 방법{semiconductor package and its manufacturing method}
본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 칩탑재판이 없는 리드프레임을 구비하고, 상기 리드프레임의 상,하면에 반도체칩을 플립칩 본딩한 반도체패키지 및 그 제조 방법에 관한 것이다.
도1은 종래의 반도체패키지(100')를 도시한 단면도이다.
도시된 바와 같이 중앙에 대략 판상의 칩탑재판(5')이 구비되어 있고, 상기 칩탑재판(5')의 외주연에는 상기 칩탑재판(5')을 중심으로 대략 방사상으로 다수의 리드(4')가 위치되어 있다.
물론, 상기 칩탑재판(5')은 도시되지 않은 타이바에 의해 네 모서리가 지지되어 있으며, 상기 타이바에는 다운셋(down set) 영역이 형성되어 상기 칩탑재판(5')과 상기 리드(4')는 서로 다른 평면에 형성되어 있다. 즉, 상기 칩탑재판(5')은 상기 리드(4')에 비해 더 낮은 평면에 형성되어 있다.
또한, 상기 칩탑재판(5')의 상면에는 에폭시 접착제(7')로 반도체칩(11')이 접착되어 있으며, 상기 반도체칩(11')은 상면에 다수의 본딩패드(11a')가 형성되어 있다. 더불어, 상기 본딩패드(11a')와 리드(4')는 도전성와이어(14')에 의해 상호 전기적 및 기계적으로 접속되어 있다. 또한, 상기 칩탑재판(5'), 반도체칩(11'), 도전성와이어(14') 및 리드(4')의 일부분은 봉지재로 봉지되어 일정 형태의 봉지부(20')를 이루고 있다.
한편, 이러한 반도체패키지(100')의 제조 방법은 웨이퍼(wafer)에서 낱개의 반도체칩(11')을 소잉하는 반도체칩 소잉(sawing) 단계와, 상기 소잉된 반도체칩(11')을 리드프레임의 칩탑재판(5') 표면에 에폭시 접착제(7')를 이용하여접착하는 단계와, 상기 반도체칩의 본딩패드(11a')와 리드프레임의 리드(4')를 도전성와이어(14')를 이용하여 상호 전기적 및 기계적으로 접속하는 단계와, 상기 리드프레임의 칩탑재판(5'), 반도체칩(11'), 도전성와이어(14') 및 리드(4')의 일부를 봉지재로 봉지하여 일정 형태의 봉지부(20')를 형성하는 봉지 단계와, 상기 리드프레임에서 봉지재의 외부 유출을 막도록 형성된 댐바(dam bar)를 제거하는 트림(trim) 단계와, 상기 리드프레임에서 봉지부(20') 외측으로 노출된 리드(4')에 도금을 수행하는 플레이팅(plating) 단계와, 상기 봉지부(20') 표면에 제조 회사 등을 마킹(marking)하는 마킹 단계와, 상기 봉지부(20') 외측으로 돌출된 리드(4')를 성형하는 폼 및 싱귤레이션(form and singulation) 단계로 이루어져 있다.
그러나, 이러한 종래의 반도체패키지 및 그 제조 방법은 하나의 리드프레임에 하나의 반도체칩만을 위치시킬 수 있음으로써, 더욱 고집적화되고 다기능화되는 최근의 반도체패키지 추세를 따르는데 한계가 있다.
더불어, 리드프레임에 칩탑재판이 형성되어야 함으로써 원가가 상승할 뿐만 아니라 타이바에서 다운셋 영역을 형성해야 하는 등 그 제조 방법도 복잡한 단점이 있다.
또한, 봉지부에 의해 반도체칩이 완전히 밀봉된 상태이므로 상기 반도체칩의 열방출 효율이 저조한 단점이 있다.
또한, 칩탑재판에 반도체칩이 위치되고, 그 상하면에 봉지부가 형성됨으로서, 반도체패키지의 두께가 두꺼워지는 단점이 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 하나의 리드프레임에 다수의 반도체칩을 위치시켜 더욱 고집적화되고 다기능화한 반도체패키지 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 리드프레임에 칩탑재판을 형성시키지 않으면서도 반도체칩을 리드에 전기적으로 연결시킴으로써, 반도체패키지의 원가를 절감하고 제조 공정을 단순화할 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 반도체칩의 일부를 봉지부 외측으로 노출시켜 반도체칩의 열 방출 효율을 높이고 또한 반도체패키지의 두께로 최소화할 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.
도1은 종래의 반도체패키지를 도시한 단면도이다.
도2a는 본 발명에 의한 반도체패키지를 도시한 단면도이고, 도2b는 본 발명에 의한 반도체패키지에서 봉지부가 제거된 상태를 도시한 평면도이다.
도3a 내지 도3d는 본 발명에 의한 반도체패키지의 제조 방법을 도시한 순차 설명도이다.
- 도면중 주요 부호에 대한 설명 -
100; 본 발명에 의한 반도체패키지
2; 리드프레임4; 리드
4a; 장리드4b; 단리드
6; 절연성 테이프11; 제1반도체칩
12; 제2반도체칩11a,112b; 본딩패드
14; 도전성범프20; 봉지부
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 일정 크기의 공간을 중심으로 그 외주연에 대략 방사상으로 배열된 다수의 리드와; 상기 리드의 하면에 도전성범프를 통하여 상기 리드에 전기적으로 접속된 제1반도체칩과; 상기 리드의 상면에 도전성범프를 통하여 상기 리드에 전기적으로 접속된 제2반도체칩과; 상기 제1,2반도체칩, 도전성범프 및 리드의 일정영역을 봉지재로 봉지하여 형성된 봉지부를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 리드는 상기 제1반도체칩의 도전성범프에 연결되는 단리드와, 상기 제2반도체칩의 도전성범프에 연결되는 장리드가 상호 교호(交互)하며 배열될 수 있다.
또한, 상기 제1반도체칩은 상기 제2반도체칩의 크기보다 작을 수 있다.
또한, 상기 제1반도체칩 및 제2반도체칩은 일면이 상기 봉지부 외측으로 노출될 수 있다.
더불어, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 일정 크기의 공간을 중심으로 그 외주연에 다수의 리드가 대략 방사상으로 배열된 리드프레임을 제공하는 단계와; 상기 리드프레임의 리드 하면에 도전성범프를 통하여 상기 리드에 제1반도체칩을 플립칩 본딩하는 단계와; 상기 리드프레임의 리드 상면에 도전성범프를 통하여 상기 리드에 제2반도체칩을 플립칩 본딩하는 단계와; 상기 제1,2반도체칩, 도전성범프 및 리드의 일정영역을 봉지재로 봉지하여 소정 형태의 봉지부를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 리드프레임의 상,하면에 반도체칩을 위치시킴으로써 종래보다 더욱 고집적화되고 다기능화된 반도체패키지를 제공하게 된다.
또한, 리드프레임에 칩탑재판을 형성시키지 않으면서도 다수의 반도체칩을 리드에 전기적으로 연결시킴으로써, 반도체패키지의 원가를 절감하고 제조 공정을 단축시킬 수 있게 된다.
더불어, 반도체칩의 일부가 봉지부 외측으로 노출되도록 함으로써, 반도체패키지의 방열 성능을 극대화하며 또한 반도체패키지의 전체적 두께를 최소화하게 된다.
(실시예)
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2a는 본 발명에 의한 반도체패키지(100)를 도시한 단면도이고, 도2b는 본 발명에 의한 반도체패키지(100)에서 봉지부(20)가 제거된 상태를 도시한 평면도이다.
도시된 바와 같이 일정크기의 공간을 중심으로 그 외주연에는 대략 방사상으로 다수의 리드(4)가 배열되어 있다. 좀더 구체적으로, 상기 리드(4)는 단리드(4b)와 장리드(4a)로 구별될 수 있으며, 상기 단리드(4b)와 장리드(4a)는 대략 상호 교호(交互)하며 배열되어 있다. 또한, 상기 단리드(4b) 및 장리드(4a)에는 평면상 대략 사각 라인 모양의 절연테이프(6)가 접착되어 있으며, 이는 반도체패키지(100)의 제조 공정중 상기 단리드(4b) 및 장리드(4a)의 피치(pitch) 변화를 억제하기 위해 접착된 것이다.
한편, 상기 리드(4)의 하면에는 도전성범프(14)를 통하여 상기 리드(4)에 제1반도체칩(11)이 전기적으로 접속되어 있다. 여기서, 상기 리드(4)는 장리드(4a)로서 상기 제1반도체칩(11)의 도전성범프(14)는 상기 장리드(4a)에만 접속되어 있다. 물론, 상기 도전성범프(14)는 상기 제1반도체칩(11)의 본딩패드(11a)에 융착된 상태이다.
계속해서, 상기 리드(4)의 상면에는 도전성범프(14)를 통하여 상기 리드(4)에 제2반도체칩(12)이 전기적으로 접속되어 있다. 여기서, 상기 리드(4)는 단리드(4b)로서 상기 제2반도체칩(12)의 도전성범프(14)는 상기 단리드(4b)에만 접속되어 있다. 물론, 상기 도전성범프(14)는 상기 제2반도체칩(12)의 본딩패드(12a)에 융착된 상태이다.
따라서, 상기 제1반도체칩(11)의 크기는 상기 제2반도체칩(12)의 크기보다 작게 형성되어 있다. 물론, 상기 리드(4)의 길이를 적절히 조정하여 상기 제2반도체칩(12)의 크기가 제1반도체칩(11)의 크기보다 작을 수 있다. 물론, 제1반도체칩(11) 및 제2반도체칩(12)의 크기가 동일할 수도 있으며, 여기서 이를 한정하는 것은 아니다.
이어서, 상기 제1,2반도체칩(11,12), 도전성 범프(14) 및 리드(4)의 일정 영역은 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 봉지재로 봉지되어 일정 형태의 봉지부(20) 내측에 위치되어 있다.
여기서, 상기 제1반도체칩(11)의 상면(백사이드(back side)) 및 제2반도체칩(12)의 하면(백사이드)은 상기 봉지부(20) 외측으로 노출되어 있음으로서, 상기 제1,2반도체칩(11,12)의 열방출 효율이 향상될 수 있도록 되어 있다.
도3a 내지 도3d는 본 발명에 의한 반도체패키지의 제조 방법을 도시한 순차 설명도이다.
먼저, 도3a에 도시된 바와 같이 일정 크기의 공간을 중심으로 그 외주연에는 다수의 리드(4)가 대략 방사상으로 배열된 리드프레임(2)을 제공한다.
여기서, 상기 리드프레임(2)의 리드(4)는 단리드(4b)와 장리드(4a)가 상호 교호하며 형성되어 있다. 또한 상기 모든 리드(4)의 표면에는 일체의 절연성 테이프(6)가 접착되어 상기 리드(4) 간의 피치가 반도체패키지 제조 공정중 변화되지 않도록 되어 있다.
이어서, 도3b에 도시된 바와 같이 리드프레임(2)의 리드(4) 하면에 도전성범프(14)를 통하여 제1반도체칩(11)을 플립칩 본딩(flip chip bonding)하고, 상기 리드프레임(2)의 리드(4) 상면에는 도전성범프(14)를 통하여 제2반도체칩(12)을 플립칩 본딩한다.
즉, 상기 제1,2반도체칩(11,12)의 본딩패드(11a,11b)에 미리 도전성범프(14)를 형성하고, 이를 각각 리드(4)의 하면 및 상면에 전기적으로 접속시킨다.
좀더 구체적으로 , 상기 제1반도체칩(11)의 도전성범프(14)는 상기 장리드(4a)에 연결되고, 상기 제2반도체칩(12)의 도전성범프(14)는 상기 단리드(4b)에 연결된다. 물론, 상기 제1반도체칩(11)의 크기는 상기 제2반도체칩(12)의 크기보다 작게 형성되어 있다.
이어서, 도3c에 도시된 바와 같이 상기 제1,2반도체칩(11,12), 도전성범프(14) 및 리드(4)의 일정영역을 에폭시 몰딩 컴파운드와 같은 봉지재를 이용하여 봉지함으로써, 일정 형태의 봉지부(20)가 형성되도록 한다.
여기서, 상기 제1반도체칩(11)의 상면(백사이드)은 봉지부(20)의 상면으로 노출되도록 하고, 상기 제2반도체칩(12)의 하면(백사이드)은 봉지부(20)의 하면으로 노출되도록 함으로써, 상기 제1,2반도체칩(11,12)의 열방출 효율이 극대화되도록 한다.
이어서, 도3d에 도시된 바와 같이 상기 봉지부(20) 외측으로 노출된 각 리드(4)를 일정 형태로 폼 및 싱귤레이션하여 낱개의 반도체패키지가 되도록 한다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면 리드프레임의 상,하면에 반도체칩을 각각 위치시키고 전기적으로 연결함으로써, 종래보다 더욱 고집적화되고 다기능화된 반도체패키지를 제공하는 효과가 있다.
또한, 리드프레임에 칩탑재판을 형성시키지 않으면서도 다수의 반도체칩을 리드에 전기적으로 연결시킴으로써, 반도체패키지의 원가를 절감하고 제조 공정을 단축할 수 있는 효과가 있다.
더불어, 반도체칩의 일부가 봉지부 외측으로 노출되도록 함으로써, 반도체패키지의 방열 성능을 극대화하며 또한 반도체패키지의 전체적 두께를 최소화할 수 있는 효과가 있다.

Claims (8)

  1. 일정 크기의 공간을 중심으로 그 외주연에 대략 방사상으로 배열된 다수의 리드와;
    상기 리드의 하면에 도전성범프를 통하여 상기 리드에 전기적으로 접속된 제1반도체칩과;
    상기 리드의 상면에 도전성범프를 통하여 상기 리드에 전기적으로 접속된 제2반도체칩과;
    상기 제1,2반도체칩, 도전성범프 및 리드의 일정영역을 봉지재로 봉지하여 형성된 봉지부를 포함하여 이루어진 반도체패키지.
  2. 제1항에 있어서, 상기 리드는 상기 제1반도체칩의 도전성범프에 연결되는 단리드와, 상기 제2반도체칩의 도전성범프에 연결되는 장리드가 상호 교호(交互)하며 배열된 것을 특징으로 하는 반도체패키지.
  3. 제1항에 있어서, 상기 제1반도체칩은 상기 제2반도체칩의 크기보다 작은 것을 특징으로 하는 반도체패키지.
  4. 제1항에 있어서, 상기 제1반도체칩 및 제2반도체칩은 일면이 상기 봉지부 외측으로 노출된 것을 특징으로 하는 반도체패키지.
  5. 일정 크기의 공간을 중심으로 그 외주연에 다수의 리드가 대략 방사상으로 배열된 리드프레임을 제공하는 단계와;
    상기 리드프레임의 리드 하면에 도전성범프를 통하여 상기 리드에 제1반도체칩을 플립칩 본딩하는 단계와;
    상기 리드프레임의 리드 상면에 도전성범프를 통하여 상기 리드에 제2반도체칩을 플립칩 본딩하는 단계와;
    상기 제1,2반도체칩, 도전성범프 및 리드의 일정영역을 봉지재로 봉지하여 소정 형태의 봉지부를 형성하는 단계를 포함하여 이루어진 반도체패키지의 제조 방법.
  6. 제5항에 있어서, 상기 리드프레임은 단리드와 장리드가 상호 교호하며 형성되어, 상기 단리드는 제1반도체칩의 도전성범프에 연결되도록 하고, 상기 장리드는 제2반도체칩의 도전성범프에 연결되도록 함을 특징으로 하는 반도체패키지의 제조 방법.
  7. 제5항에 있어서, 상기 제1반도칩은 상기 제2반도체칩의 크기보다 작은 것이 제공됨을 특징으로 하는 반도체패키지의 제조 방법.
  8. 제5항에 있어서, 상기 제1반도체칩 및 제2반도체칩은 일면이 상기 봉지부 외측으로 노출되도록 봉지됨을 특징으로 하는 반도체패키지의 제조 방법.
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