KR101297544B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

반도체 패키지는 리드프레임(leadframe)을 포함한다. 상부 리드는 상기 리드프레임상에 인가된다. 제 1 다이(die)는 상부 리드까지의 전기적 전도성을 제공하기 위해 상기 상부 리드의 하단 표면에 부착된다. 제 2 다이는 상기 제 1 다이에 부착된다. 반도체 패키지의 제조 방법은 상부 리드, 하부 리드 및 상승 다이 패들(elevated die paddle)을 갖는 리드프레임을 제공하는 단계를 포함한다. 웨이퍼 형식의 다수의 다이에 부착되어 있는 제 1 다이는 제 2 다이에 부착된다. 상기 제 1 다이는 다수의 다이로부터 싱귤레이팅(singulating)된다. 상기 제 1 다이와 제 2 다이는 상승 다이 패들 구조에 부착된다. 상기 제 1 다이는 하부 리드에 와이어 본딩(wire bonded)된다. 엔캡슐란트(encapsulant)는 상기 제 1 다이와 제 2 다이 상에 형성된다. 상기 상승 다이 패들은 상기 상부 리드와 제 2 다이의 표면을 노출하기 위해 제거된다.
리드프레임, 반도체 패키지, 상승 다이 패들, 리드, 적층형 다이

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 대체로 반도체 소자에 관련한 것이며 특히 적층형 다이(stacked dies)를 갖는 멀티-칩(multi-chip) 반도체 패키지에 관한 것이다.
반도체 또는 컴퓨터 칩은 오늘날 실질적으로 제조되는 모든 전자 제품에서 발견된다. 칩은 첨단 산업 및 상업적 전자 제품에서뿐만 아니라 텔레비전, 세탁기, 건조기, 라디오 및 전화기와 같은 많은 가전 제품에서도 발견된다. 제품이 소형화되고 동시에 보다 기능화됨으로 그 기능을 수행할 수 있도록 축소된 제품에 보다 많은 칩을 포함하게 된다. 하나의 예로 휴대전화의 크기가 축소된 것처럼 더욱 작아진 전자제품에 보다 많은 성능이 갖춰지게 된다.
저렴한 비용, 고성능, 증가된 소형화 및 패키징 밀도를 갖는 반도체 소자의 수요로 인해 멀티-칩 모듈(Multi-Chip Module, MCM) 구조가 이 수요를 충족하기 위해 발달하였다. MCM 구조는 하나의 반도체 패키지 내에 다수의 다이와 다른 반도체 부품들이 장착되어 있다. 다수의 다이 및 다른 부품들은 수직, 수평 또는 이 둘의 조합 형식으로 장착될 수 있다.
하나의 방법으로는 하나의 다이를 서로의 상단에 적층한 다음 적층된 다이들 을 하나의 패키지 내에 동봉하는 것이다. 적층된 다이를 갖는 반도체의 최종적인 패키지는 상기 다이가 개별적으로 패키지될 때보다 보다 소형화된다. 축소된 크기를 제공하는 것과 더불어 적층된 다이 패키지는 조작(handling) 또는 조립(assembly)이 용이한 것과 같이 패키지의 제조 방법에 있어 다수의 장점을 제공한다.
적층형 다이 배열에 있어서 다이들은 잘 알려진 열 압축(thermal compression) 또는 초음파 와이어 본딩(ultrasonic wire-bonding) 기술을 이용하는 자동화 와이어 본딩 장치를 일반적으로 이용하여 순차적으로 와이어 본딩된다. 와이어 본딩 공정 동안 와이어본딩 장치의 헤드는 용접부(weld) 로 이어진 다이상의 와이어 본딩 패드와 접촉해 있는 전도선 상에 압하력을 가하거나 다이상 본딩 패드로 이어진 와이어 와이에 본딩한다.
많은 경우에 적층형 다이 반도체는 각 단일의 다이를 갖고 동일한 기능을 수행하는 여러 반도체보다 보다 신속히 패브리케이팅되며(fabricated) 비용도 비교적 저렴하다. 적층형 다이의 방법은 회로 밀도의 증가가 달성됨으로 인해 이로운 점이 있다.
적층형 다이를 갖는 반도체 패키지의 낮은 수율 문제를 극복하는 노력에도 아직도 문제점은 존재한다. 특히 적층 내의 다이가 조급히 고장 나는 경우다. 덧붙여, 최소한 하나의 다이는 종종 다른 액티브(active) 및 패시브(passive) 부품을 덮어 이러한 반도체 패키지의 설계를 더욱 어렵게 한다. 또 기판상의 본딩 패드 배열이 어려워지면서 다양한 길이의 본딩 와이어가 사용되게 된다. 반도체 패키지 설 계 중 이것의 배치뿐만 아니라 다양한 길이를 갖는 본딩 와이어의 기생 인덕턴스(parasitic inductance) 및 기생 캐패시턴스(parasitic capacitance)가 고려되어야 한다.
만약 상부 다이가 적층형의 다이내의 하부 다이보다 돌출되어 있는 경우 부족한 수직 지지로 인해 상부 다이의 와이어 본딩 동안에 상부 다이에 균열이 일어날 수 있다.
결과적으로 비교적 작은 다이가 적층형 다이를 갖는 반도체 패키지 내의 보다 큰 다이 상에 배치된다. 다수의 다이를 갖는 반도체 패키지 내의 열 방출은 문제점을 야기한다. 반도체 패키지 내에 더 많은 다이가 배치될수록 열 방출의 문제는 더 커진다.
반도체 패키지 내 다수의 다이 여부는 반도체 패키지를 생성하는데 있어서 다이를 엔캡슐레이팅(encapsulated)하는데 이용되는 몰딩 컴파운드(molding compound)의 플로우(flow) 문제의 원인이 된다. 적층형 다이를 갖는 반도체 패키지의 또 다른 문제점으로는 적합한 전기적 기본 경로(electrical ground paths)를 설계하는 데에 있다.
반도체 패키지 내에 다수의 다이가 적층될 때보다 접착적인(adhesive) 재료가 이용된다. 접착적인 재료는 수분을 흡수하는 경향이 있기 때문에 다이 상에 유해한 영향을 끼쳐 반도체 패키지의 신뢰성과 사용 기간을 감소시킬 수 있다. 그리고 반도체 패키지와 기판 내 적층형 다이의 위치를 정하는데 이용되는 재료 간의 열 부정합(thermal mismatch)이 있을 수 있다. 기판과 관련한 다이의 결과적 상대 운동은 다이를 기판에 연결하는 솔더 볼(solder balls)의 신뢰성에 유해한 영향을 끼칠 수 있다.
상기 상술된 문제점을 보완하는 비용 효율적인 적층형 다이 배열의 필요성이 있게 된다. 덧붙여, 높아진 신뢰성 테스트 자격에 부합하는 적층형 다이 배열의 필요성 또한 있게 된다.
하나의 실시 예에서 본 발명은 리드프레임, 리드프레임 상에 인가된 상부 리드, 제 1 다이로부터 상부 리드까지 전기적 전도성을 제공하기 위해 상부 리드의 하단 도면에 부착되는 제 1 다이 및 제 1 다이에 부착되는 제 2 다이를 포함하는 반도체 패키지이다.
다른 하나의 실시 예에서 본 발명은 리드프레임, 리드프레임 상에 인가된 상부 리드와 상승 다이 패들 조립체, 반도체 패키지 내 제 1 다이를 지지하기 위해 상부 리드와 상승 다이 패들 조립체의 하면에 연결된 제 1 다이 및, 제 1 다이에 연결된 제 2 다이를 포함하는 반도체 패키지이다.
또 다른 하나의 실시 예에서 본 발명은 상부 리드, 하부 리드 및 상승 다이 패들을 갖는 리드프레임을 제공하는 단계, 제 2 다이에 웨이퍼 형태의 다수의 다이에 부착된 제 1 다이를 부착하는 단계, 웨이퍼 형식을 갖춘 다수의 다이에 제 1 다이를 부착하는 단계, 다수의 다이로부터 제 1 다이를 싱귤레이팅(singulating)하고 상승 다이 패들 구조에 제 1 다이와 제 2 다이를 부착하는 단계, 하부 리드에 제 1 다이를 와이어 본딩하는 단계, 제 1 다이와 제 2 다이의 일부 상에 엔켑슐란트를 형성하는 단계 및 상부 리드와 제 2 다이의 표면을 노출하기 위해 상승 다이 패들을 제거하는 단계를 포함하는 반도체 패키지 제조 방법이다.
도 1a는 적층형 다이 배열을 갖는 반도체 패키지의 실시 예를 도시하는 도면;
도 1b는 적층형 다이 배열을 갖는 반도체 패키지의 추가적인 실시 예를 도시하는 도면;
도 1c는 적층형 다이 배열을 갖는 반도체 패키지의 추가적인 실시 예를 도시하는 도면;
도 1d는 적층형 다이 배열을 갖는 반도체 패키지의 추가적인 실시 예를 도시하는 도면;
도 2a는 적층형 다이 배열을 갖는 반도체 패키지 제조 방법 제 1 예의 제1 단계를 도시하는 도면;
도 2b는 적층형 다이 배열을 갖는 반도체 패키지 제조 방법 제 1 예의 제2단계를 도시하는 도면;
도 2c는 적층형 다이 배열을 갖는 반도체 패키지 제조 방법 제 1 예의 제3단계를 도시하는 도면;
도 2d는 적층형 다이 배열을 갖는 반도체 패키지 제조 방법 제 1 예의 제4단계를 도시하는 도면;
도 2e는 적층형 다이 배열을 갖는 반도체 패키지 제조 방법 제 1 예의 제5단계를 도시하는 도면;
도 2f는 적층형 다이 배열을 갖는 반도체 패키지 제조 방법의 제 1 예의 제6계를 도시하는 도면;
도 2g는 적층형 다이 배열을 갖는 반도체 패키지 제조 방법의 제 1 예의 제7계를 도시하는 도면;
도 3a는 추가적인 실시 예에서 리드프레임 구조의 일부 상면을 도시하는 도면;
도 3b는 도 3a에서 도시된 리드프레임 구조의 제 1 단면을 도시하는 도면;
도 3c는 도 3a에서 도시된 리드프레임 구조의 제 2 단면을 도시하는 도면;
도 4a는 적층형 다이를 갖는 반도체 패키지 상면의 다양한 예 디맨죤(dimensions)을 도시하는 도면;
도 4b는 적층형 다이를 갖는 반도체 패키지 제 1 단면의 다양한 예 디맨죤을 도시하는 도면;
도 4c는 적층형 다이를 갖는 반도체 패키지 제 2 단면의 다양한 예 디맨죤을 도시하는 도면;
도 5는 플로우 차트(flow chart)형식으로 나타낸 적층형 다이 패키지 조립의 실시 예 방법을 도시하는 도면이다.
본 발명은 유사한 참조 번호들이 동일 또는 유사한 부품들을 표시하는 도면들을 참조하는 다음의 설명에서 하나 이상의 실시 예들을 참조하여 기술된다.
본 발명이 그 목적들을 달성하기 위한 가장 최선 모드 관점에서 기술되지만, 당업자는 첨부된 청구범위에 의해 한정되고, 다음의 설명 및 도면들에 의해 지지가 되는 본 발명의 정신 및 범위 안에 포함될 수 있는 변화, 변형 및 균등물을 커버하려는 것으로 이해할 것이다.
적층형 다이 배열을 고려하고 상기 언급된 많은 문제를 보완하면서 보다 소형화된 반도체 패키지를 제조할 수 있다. 상기 패키지는 보다 용이하게 제조될 수 있으며 종래의 패키지보다 보다 효율적이므로 전체적인 제조 비용이 절감된다.
다음에 설명된 반도체 패키지는 상부 다이의 와이어 본딩 동안 발생할 수 있는 상부 다이의 균열 빈도를 감소시켜 설계와 적층형 다이를 갖는 반도체 패키지 내 다양한 크기의 다이 위치에 대한 추가적인 자유를 제공한다. 덧붙여, 다수의 다이를 갖는 반도체 패키지 내 열 방출과 관련한 문제들을 보완하여 주어진 반도체 패키지 내에 보다 많은 수의 다이가 배치되게 한다.
상기 언급된 반도체 패키지는 다수의 다이가 적층되었을때 접착 재료의 양을 감소시켜 패키지 내로 흡수될 수 있는 수분의 양 또한 감소시킨다. 최종적으로, 적층형 다이를 갖는 반도체 패키지의 신뢰성이 다음과 같은 설계와 제조 방법을 이용 하여 증가된다.
도 1a에서 도시한 바와 같이 적층형 다이 배열을 갖는 반도체 패키지(10)가 도시된다. 패키지(10)는 제 1 다이(12), 볼 그리드 어레이(ball grid array, BGA)(16)로 연결된 제 2 다이(14)를 포함한다. BGA(16)의 이용은 BGA의 안정성으로 인해 와이어 본딩 동안 발생하는 상부 다이의 균열을 일정 부분 줄여준다. BGA(16)는 일반적으로 알려진 선행 기술로 제조될 수 있다. 패키지(10)는 하부 리드(20)와 상부 리드 구조(22) 또한 포함한다. 상부 리드 구조(22)와 하부 리드(20)는 후술할 바와 같이 리드프레임 조립체로서 집적된다. 와이어 본드(24)는 도시된 바와 같이 다이(12)와 하부 리드 구조(20) 간의 전기적 전도성을 제공한다.
엔캡슐란트(26)는 다이(12, 14) 및 리드(20)와 상부 리드(22)의 일부에 구조적 지지를 제공하기 위해 형성되며 이는 완성된 패키지(10)가 된다. 와이어 본드(24)와 엔캡슐란트(26)는 다양한 재료로 제조될 수 있다. 와이어 본드(24)와 엔캡슐란트(26)의 제조 기술은 일반적으로 알려진 선행 기술이거나 특정한 응용을 위해 선택된 것을 포함한다. 다이(12)는 BGA(18)을 통해 상부 리드(22)에 전기적으로 연결된다. 평면(28)은 다음과 같이 패키지의 추가적인 장착을 위해 상부 리드(22)의 상면과 다이(14)를 노출한다. 상부 리드(22)는 제 2 패키지 또는 다양한 부품에게 전기적 전도성을 제공한다.
도 1a에서 도시된 바와 같이 패키지(10)와 추가적인 최상 패키지 간의 상호연결은 상부 리드(22)를 통해 달성된다. 상부 리드(22)의 도입은 패키지(10)의 완전한 엔캡슐레이션이 되게 하여 패키지(10)를 밀봉한다. 밀봉된 패키지(10)는 더욱 높은 신뢰성 테스트 조건에 부합한다.
도 1b는 적층형 다이 배열을 갖는 반도체 패키지의 추가적인 실시 예를 도시한다. 다시 말해, 다이(12, 14), BGA(16, 18), 하부 리드(20), 상부 리드(22), 와이어 본드(24) 및 엔캡슐란트(26)가 도시된다. 엔캡슐란트(26)을 갖는 패키지(10)는 특정한 응용을 위해 다이(12, 14)가 노출되도록 표면(30, 28)이 노출되게 배열된다.
도 1c는 다이(12)가 패키지(32)로 대체된 상부 리드(22)를 갖는 패키지(10)를 도시한다. 패키지(32)는 랜드 그리드 어레이(land grid arrays, LGAs) 또는 콰드 플랫 논리디드(Quad Flat Nonleaded, QFN) 패키지 구조와 같이 일반적으로 알려진 선행기술과 같은 내부 적층 모듈(internal stacking modules, ISMs)을 포함할 수 있다. 다시 말해 엔캡슐란트(26)는 구조적 지지를 위해 패키지(32) 주변 및 다이(14)의 일부에 형성된다. 여기서 다시 패키지(10)는 밀봉되어 상부 리드(22)의 상면(22)의 노출된 상면(28)으로 BGA(18)을 통해 패키지(32)로부터의 전기적 전도성을 허락한다. 패키지(32)는 완전히 엔캡슐레이트되며 다이(14)에 장착된 것과 같이 패키지(32)의 신뢰성을 강화시키는 엔캡슐레이드(26)에 의해 보호된다.
도 1d는 추가적인 BGA(34)을 이용한 패키지-온-패키지(PoP) 배열로 장착된 패키지(36)을 갖는 패키지(10)를 도시한다. 패키지(36)는 리드 패키지, 어레이 패키지, 플립 칩 다이(flip chip die) 및 패시브 부품이 될 수 있다. 도시된 바와 같이, 전기적 전도성은 BGA(34), 상부 리드(22) 및 BGA(34)를 통해 패키지(36)로 제공된다.
도 2a는 적층형 다이 배열을 갖는 반도체 패키지(10) 제조 방법의 예에서 제1 단계를 도시하며 상기 패키지는 방금 언급된 상부 리드(22)를 포함한다. 상부 리드(22)에 일시적으로 연결되는 상부 리드를 포함하는 리드프레임(38)이 형성되며 이는 제조 공정 동안 구조적 지지를 제공하기 위해 상부 리드와 상승 다이 패들 조립체를 형성한다. 다음 단계로 도 2b는 BGA(16)을 이용해 다이(12)와 다이(14)간의 연결을 도시한다. 덧붙여, BGA(18)는 도시된 바와 같이 다이(12)상에 융착된다. 다이(12)는 싱귤레이팅되지 않은 웨이퍼(wafer) 형식으로 된 다수의 다이로 존재하는 동안 BGA(16)을 이용해 다이(14)에 연결된다.
다수의 싱귤레이트된 다이(14)는 도시된 다이 조립(42)과 같이 웨이퍼 형식으로 된 다수의 다이(12)에 연결될 수 있다.
다음 단계로 도 2c는 상부 리드(22)와 제 2 다이(14)를 포함하는 조립체(42)를 상승 다이 패들(40)의 최하면에 연결하는 것을 도시한다. 다시 말해 도 2c는 제조 공정 동안 하부 리드(20)에 대한 특정 위치에서 조립체(42)를 지지하는 상승 다이 패들(40)을 나타낸다. 어떤 경우에는 솔더 볼(solder ball)들이 리플로우(reflow)된다. 하지만 금 범프(gold bumps)가 활용될 경우에는 리플로우 공정이 필요하지 않다.
도 2d는 하부 리드(20)에 다이(12)를 와이어 본딩하여 와이어 본드(24)가 되는 다음 단계를 도시한다. 도 2e로 다시 돌아가면 엔캡슐란트(26)는 그 후에 다이(12, 14) 및 상승 다이 패들(40)의 일부 상에 형성되어 다이(12), BGA(14, 18) 및 다이(12, 14)간의 연결을 밀봉한다.
도 2f는 다이(12, 14)에 재배치 구조적 지지를 제공하기 위해 엔캡슐란트가 제 위치에 있을 때 상승 다이 패들(40)의 제거를 도시한다. 상승 다이 패들(40)을 제거하고 상부 리드(22)를 분리하기 위해 그라인드 휠(44)(grind wheel)이 이용된다. 상승 다이 패들(40)을 제거하기 위한 그라인딩 공정은 휠 그라인딩, 화학적 에칭(etching) 및 화학 기계적 연마(chemical mechanical polishing, CMP) 등과 같이 일반적으로 알려진 선행 기술이 이용될 수 있다. 도 2g의 결과적인 패키지(10)는 상부 리드(22)의 상면 및 다이(14)가 추가적인 패키지 또는 다른 부품의 조립을 허용하기 위해 노출된 면(28)을 도시한다.
도 3a는 도 2a의 실시 예에서와 같이 리드프레임 구조(38) 일부의 상면을 도시한다. 리드프레임(38)은 도시된 단면 선(3b, 3c)들을 나타낸다. 상승 다이 패들(40)은 상부 리드(22)에 연결된다. 하부 리드(20)가 도시된다. 도 3b는 점선(3b)에 따른 도 3a에서 도시된 리드프레임(38) 구조의 제 1 단면을 도시한다. 다시 말해 상승 다이 패들(40)은 상부 리드(22)에 연결된다. 하부 리드(20)가 도시된다. 도 3c는 점선(3c)에 따른 도 3a에서 도시된 리드프레임(38) 구조의 제 2 단면을 도시한다. 상승 다이 패들(40), 상부 리드(22) 및 하부 리드(20)는 상기 설명되었던 도면에 따라 다시 도시된다.
도 4a는 적층형 다이를 갖는 반도체 패키지(10) 상면의 다양한 디멘죤을 도시한다. 다이(12)와 다이(14)는 참고의 목적으로 다시 도시된다. 하나의 실시 예에서 패키지(10)의 최소 크기로는 7x7(millimeters, mm)이 권장된다. 이와 상응하게, 9x9 mm 패키지(10)의 위한 다이(14)의 최대 크기는 5.2x5.2mm로 권장되며 7x7 mm 패키지(10)를 위해서는 3.2x3.2mm 크기의 다이(14)가 권장된다. 도 4a에서 도시된 실시 예와 같이 너비(46, 48, 50, 52, 54)는 26 mils, 10 mils, 13 mils, 12 mils, 15 mils와 상응하며 총 너비는 약 76 mils (1.93mm)이다. 너비(56)는 너비 76 mils (1.93mm)과 거의 동등하다. 너비(58)는 약 50 mils(1.27mm)이다. 너비(70)는 약 12 mils이며 다이 리드프레임 가장자리의 허용으로부터 업셋 벤딩(upset bending) 시작까지를 말한다. 최종적으로 너비(72)는 약 26 mils(.66mm)이다.
도 4b는 점선(4b)에 따라 도 4a에서 도시된 적층형 다이 반도체 패키지(10) 제 1 단면의 다양한 예 디멘죤을 도시한다. 다시 말해, 도시된 너비(46, 48, 50, 52, 54)는 도 4a에서 너비(46, 48, 50, 52, 54)와 상응하다.
도 4c는 점선(4c)에 따라 도 4a에서 도시된 적층형 다이 반도체 패키지(10) 제 2 단면의 다양한 예 디멘죤을 도시한다. 여기서 너비(56)는 약 76 mils(1.93mm)은 50 mils(1.27mm)와 상응하는 너비(58)와 함께 도시된다. 패키지(10)의 최하면으로부터 상승 다이 패들(40) 최하면까지의 높이(68)는 약 26 mils(.66mm)이다. 이는 작은 높이의 풋프린트(footprint)를 도시한다. 상기 언급된 실시 예에서 상승 다이 패들(40)은 수평 45도로부터 72도의 각도를 만든다. 다시 말해 도 4c를 참고하면 높이(60, 62, 64, 66)는 약 6 mils, 8 mils, 4 mils 및 8 mils와 상응하며 이는 총 높이 68 또는 24 mils(.66mm)이다. 패키지(10)는 결과적으로 극히 작은 높이의 풋프린트를 달성할 수 있다. 상부 리드(40) 내 안착(rest)할 수 있는 다이(14)의 기능은 패키지(10)의 전체적 높이 풋프린트를 감소시키는 역할을 한다.
도 5는 적층형 다이 패키지(10) 조립체의 실시 예(74)를 플로우 차트로 도시 한다. 리드프레임이 제공된다(단계 76). 제 1 다이가 제 2 다이에 부착된다(단계 78). 다음은 제 1 다이가 다수의 다이로부터 싱귤레이팅된다.(단계 80). 제 1 다이와 제 2 다이는 상승 다이 패들에 부착된다(단계 82). 제 1 다이는 하부 리드에 와이어 본딩된다.(단계 84). 엔캡슐란트는 제 1, 제 2 다이의 일부 상에 형성된다.(단계 86). 최종적으로 상기 상승 다이 패들은 상부 리드의 표면과 제 2 다이를 노출하기 위해 제거된다(단계 88).
패키지(10)의 사용은 리드프레임 패키지를 위한 적합한 새 적층 개념을 포함한다. 어레이 패키지와 관련된 비용보다 리드 패키지의 비용이 훨씬 저렴하기 때문에 패키지(10)의 이용은 보다 저렴하지만 신세대의 높은 기능성과 소자 밀도의 필요성은 절충되지 않는다.
본 발명의 하나 이상의 실시 예가 상세히 기술되었지만, 당업자는 이들 실시 예에 대한 변형 및 응용이 다음의 청구범위에 기술된 본 발명의 범위를 이탈하지 않는 한 가능하다는 것을 이해할 것이다.

Claims (21)

  1. 반도체 패키지로서,
    리드 프레임;
    상기 리드프레임상에 인가된 상부 리드;
    제 1 다이로부터 상기 상부 리드까지의 전기적 전도성을 제공하기 위해 상기 상부 리드의 하면에 부착된 제 1 다이;
    상기 제 1 다이에 연결된 제 2 다이; 및
    제조 중 반도체 패키지 내 상기 제 1 다이 및 상기 제 2 다이를 일시적으로 지지하기 위하여 상기 상부 리드와 상기 제 2 다이 위에 배치된 떼어낼 수 있는 상승 다이 패들;을 포함하는 반도체 패키지.
  2. 청구항 1에 있어서.
    상기 반도체 패키지 내의 상기 제 1, 제 2 다이에 구조적 지지를 제공하기 위해 상기 제 2 다이와 상부 리드의 일부 상에 형성된 엔캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 제 2 다이는 볼 그리드 어레이(ball grid array, BGA)로 상기 제 1 다이에 부착되는 것을 특징으로 하는 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 제 1 다이는 볼 그리드 어레이로 상기 상부 리드에 부착되는 것을 특징으로 하는 반도체 패키지.
  5. 삭제
  6. 삭제
  7. 청구항 1에 있어서,
    상기 상부 리드의 표면은 패키지-온-패키지(package-on-package, PoP) 배열의 제 2 반도체 패키지에 전기적 전도성을 제공하기 위해 맞춰진 것을 특징으로 하는 반도체 패키지.
  8. 청구항 7에 있어서,
    상기 제 2 반도체 패키지가 리드 패키지, 어레이 패키지, 플립 칩 다이(flip chip die) 또는 패시브 부품을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 반도체 패키지로서,
    리드 프레임;
    제 2 반도체 패키지에 대한 전기 전도도를 제공하기 위해 일부분이 제거되도록 형성되고, 상기 리드 프레임 위에 배치되는 상부 리드와 상승 다이 패들 조립체;
    상기 반도체 패키지 내의 제 1 다이를 지지하기 위해 상기 상부 리드와 상승 다이 패들 조립체의 하면에 연결된 제 1 다이;
    상기 제 1 다이에 연결된 제 2 다이; 및
    상기 반도체 패키지 내 상기 제 1 다이와 상기 제 2 다이에 대한 구조적 지지를 제공하기 위하여 상기 제 2 다이와 상기 상부 리드의 일부분 위로 형성된 엔캡슐란트;를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 청구항 9에 있어서,
    상기 제 2 다이가 랜드 그리드 어레이(land grid array, LGA) 또는 콰드 플렛 논리디드(Quad Flat Nonleaded, QFN) 패키지를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 삭제
  12. 삭제
  13. 청구항 9에 있어서,
    상기 제 2 반도체 패키지가 패키지-온-패키지 배열에 맞춰진 것을 특징으로 하는 반도체 패키지.
  14. 청구항 13에 있어서,
    상기 제 2 반도체 패키지가 리드 패키지, 어레이 패키지, 플립 칩 다이 또는 패시브 부품을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 반도체 패키지의 제조 방법에 있어서,
    상부 리드, 하부 리드 및 상승 다이 패들을 갖는 리드프레임을 제공하는 단계;
    제 2 다이에 웨이퍼 형태의 다수의 다이에 부착된 제 1 다이를 부착하는 단계;
    상기 다수의 다이로부터 제 1 다이를 싱귤레이팅(singulating)하는 단계;
    상기 상승 다이 패들 구조에 제 1, 제 2 다이를 부착하는 단계;
    상기 하부 리드에 상기 제 1 다이를 와이어 본딩하는 단계;
    상기 제 1, 제 2 다이의 일부 상에 엔캡슐란트를 형성하는 단계 및;
    상기 상부 리드의 표면과 제 2 다이를 노출하기 위해 상기 상승 다이 패들을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 제조 방법.
  16. 청구항 15에 있어서,
    상기 상승 다이 패들을 제거하는 단계는 그라인딩 공정을 이용해 수행하는 것을 특징으로 하는 반도체 패키지 제조 방법. .
  17. 청구항 16에 있어서,
    상기 그라인딩 공정은 휠 그라인딩, 화학적 에칭(chemical etching) 또는 화학 기계적 연마(chemical mechanical polishing, CMP) 공정을 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  18. 청구항 15에 있어서,
    상기 제 1 다이가 볼 그리드 어레이(BGA)를 이용해 상기 제 2 다이에 부착되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  19. 청구항 15에 있어서,
    상기 상부 리드의 표면이 PoP 배열의 제 2 반도체 패키지에 전기적 전도성을 제공하기 위해 맞춰진 것을 특징으로 하는 반도체 패키지 제조 방법.
  20. 청구항 19에 있어서,
    제 2 반도체 패키지가 리드 패키지, 어레이 패키지, 플립 칩 다이 또는 패시브 부품을 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  21. 삭제
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