KR100401501B1 - 칩 스택 패키지 - Google Patents

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KR100401501B1
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Abstract

본 발명은 칩 스택 패키지(chip stack pakage)를 개시한다. 개시된 본 발명의 칩 스택 패키지는, 일측면 중앙에 2열로 제1 칩 본딩 패드들이 배치되고 상기 제1 칩 본딩 패드 배치면 상에는 절연층이 형성되며 상기 절연층 상에는 일단이 상기 절연층을 관통하여 제1 칩 본딩 패드들과 개별적으로 연결되면서 타단이 양측 가장자리로 연장된 수 개의 금속 라인이 형성된 제1반도체 칩; 상기 제1반도체 칩의 제1 칩 본딩 패드들과 대응하는 위치에 제2 칩 본딩 패드들이 배치되며 상기 제2 칩 본딩 패드 배치면이 상기 제1반도체 칩의 제1 칩 본딩 패드 배치면과 마주보도록 배치되면서 솔더 범프에 의해 상기 제2 칩 본딩 패드들이 상기 제1반도체 칩의 제1 칩 본딩 패드들과 전기적으로 콘택된 제2반도체 칩; 및 상기 제1반도체 칩의 각 금속 라인의 타단에 부착된 수 개의 마이크로 스프링을 포함한다.

Description

칩 스택 패키지{CHIP STACK PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 전체 두께를 감소시키면서 각 반도체 칩들까지의 신호 전달 경로 차이가 발생되지 않도록 한 칩 스택 패키지(chip stack pakage)에 관한 것이다.
메모리 칩의 용량 증대는 빠른 속도로 진행되고 있다. 메모리 칩의 용량 증대, 다시 말하면 고집적화를 이룰 수 있는 방법으로는 한정된 반도체 칩의 공간내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려지고 있으나, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 최근에는 보다 쉽게 고집적화를 이룰 수 있는 방법으로서 스택(stack) 기술이 개발되어 이에 대한 연구가 활발히 진행되고 있다.
반도체 업계에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩, 또는, 반도체 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 기술에 의하면, 예를들어, 2개의 64M DRAM급 칩을 스택하여 128M DRAM급으로 구성할 수 있고, 또, 2개의 128M DRAM급 칩을 스택하여 256M DRAM급으로 구성할 수도 있다.
도 1 내지 도 3은 상기와 같은 스택에 의한 패키지의 전형적인 예들을 도시한 단면도들로서, 이를 설명하면 다음과 같다.
도 1 내지 도 3에 도시된 바와 같이, 패드(2a, 2b)가 상부면에 배치된 반도체 칩(1a, 1b)에 리드 프레임의 인너 리드(3a, 3b)가 부착되고, 이 인너 리드(3a, 3b)는 패드(2a, 2b)에 금속 와이어(5)로 연결되며, 전체가 봉지제(6)로 몰딩되어 리드 프레임의 아우터 리드(4a, 4b)가 상기 봉지제(6)의 양측으로 돌출되어진 구조의 바텀 패키지(10a) 상에 동일 구조의 탑 패키지(10b)가 적층된다. 이때, 탑 패키지(10b)의 아우터 리드(4b)는 바텀 패키지(10a)의 아우터 리드(4a)와 전기적 연결이 됨으로써, 2개의 반도체 패키지가 스택된다.
이와 같은 종래의 스택 패키지들에 있어서, 도 1은 "J" 형태로 포밍된 아우터 리드들간이 접합된 경우를 도시한 것이고, 도 2는 탑 패키지의 아우터 리드가 "J" 형태로 포밍됨이 없이 바텀 패키지의 아우터 리드의 측면에 접합시킨 경우를 도시한 것이며, 도 3은 별도의 리드를 사용하여 바텀 패키지 및 탑 패키지의 아우터 리드들간을 접합시킨 경우를 도시한 것이다.
그러나, 전술한 바와 같은 종래의 스택 패키지들은 전체 두께가 두껍다는 문제점이 있으며, 또한, 각각 다음과 같은 문제점이 있다.
먼저, 도 1에 도시된 스택 패키지는 기판에 실장된 포인트로부터 바텀 패키지(10a)의 반도체 칩(1a)까지의 신호 전달 경로의 길이 보다 탑 패키지(10b)의 반도체 칩(1b) 까지의 신호 전달 경로가 길기 때문에, 그들간에 전기적 특성의 차이가 발생되는 문제점이 있다.
그 다음, 도 2에 도시된 스택 패키지는, 도 1에 도시된 스택 패키지와 마찬가지로, 바텀 패키지(10a)와 탑 패키지(10b)간의 전기적 특성 차이가 발생될 수 있으며, 특히, 바텀 패키지(10a)의 아우터 리드(4a)의 측면에 탑 패키지(10b)의 아우터 리드(4b)를 부착시켜야 하기 때문에, 상기 탑 패키지(10b)의 아우터 리드(4b)를 정확한 각도로 포밍하는데 어려움이 있다.
계속해서, 도 3에 도시된 스택 패키지는 도 1 및 도 2에 도시된 스택 패키지에 비해 바텀 패키지(10a)와 탑 패키지(10b)간의 전기적 특성 차이의 발생은 억제시킬 수 있지만, 별도의 리드가 사용되어야 함에 따라, 제조 단가가 증가되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 전체 두께를 감소시키면서, 각 반도체 칩들까지의 신호 전달 경로 차이가 발생되지 않도록 한 칩 스택 패키지(chip stack pakage)를 제공함에 그 목적이 있다.
도 1 내지 도 3은 종래의 스택 패키지를 도시한 단면도.
도 4는 본 발명의 제1실시예에 따른 칩 스택 패키지를 도시한 단면도.
도 5 및 도 6은 본 발명의 실시예에 따른 칩 스택 패키지에서의 바텀 칩과 탑 칩을 도시한 사시도.
도 7a 내지 도 7e는 본 발명의 실시예에 따른 칩 스택 패키지의 제조방법을 설명하기 위한 공정별 단면도.
도 8은 본 발명의 다른 실시예에 따른 칩 스택 패키지를 도시한 단면도.
도 9는 본 발명의 또 다른 실시예에 따른 칩 스택 패키지를 도시한 단면도.
도 10a 및 도 10b는 도 9의 칩 스택 패키지에서의 도전재 형성을 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
110 : 바텀 칩 111,121 : 칩 본딩 패드
112 : 절연층 113 : 금속 라인
114 : 와이어 본딩 패드 115 :
120 : 탑 칩 130 : 금 범프
140 : 접착제 150 : 기판
160 : 금속 와이어 170 : 봉지재
180 : 솔더 볼 190 : 마이크로 스프링
200 : 원뿔형의 비아홀 210 : 도전재
210a : 제1직경의 솔더 볼 210b : 제2직경의 솔더 입자
300,400,500 : 칩 스택 패키지
상기와 같은 목적을 달성하기 위하여, 본 발명은, 일측면 중앙에 2열로 제1 칩 본딩 패드들이 배치되고 상기 제1 칩 본딩 패드 배치면 상에는 절연층이 형성되며 상기 절연층 상에는 일단이 상기 절연층을 관통하여 제1 칩 본딩 패드들과 개별적으로 연결되면서 타단이 양측 가장자리로 연장된 수 개의 금속 라인이 형성된 제1반도체 칩; 상기 제1반도체 칩의 제1 칩 본딩 패드들과 대응하는 위치에 제2 칩 본딩 패드들이 배치되며 상기 제2 칩 본딩 패드 배치면이 상기 제1반도체 칩의 제1 칩 본딩 패드 배치면과 마주보도록 배치되면서 솔더 범프에 의해 상기 제2 칩 본딩 패드들이 상기 제1반도체 칩의 제1 칩 본딩 패드들과 전기적으로 콘택된 제2반도체 칩; 및 상기 제1반도체 칩의 각 금속 라인의 타단에 부착된 수 개의 마이크로 스프링을 포함하는 칩 스택 패키지를 제공한다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 일측면 중앙에 2열로 제1 칩 본딩 패드들이 배치되고 상기 제1 칩 본딩 패드 배치면 상에는 절연층이 형성되며 상기 절연층 상에는 일단이 상기 절연층을 관통하여 상기 제1 칩 본딩 패드들과 개별적으로 연결되면서 타단이 양측 가장자리로 연장된 수 개의 금속 라인이 형성되고 상기 금속 라인의 타단 중앙에는 비아홀이 형성된 제1반도체 칩; 상기 제1반도체 칩의 제1 칩 본딩 패드들과 대응하는 위치에 제2 칩 본딩 패드들이 배치되며 상기 제2 칩 본딩 패드 배치면이 상기 제1반도체 칩의 제1 칩 본딩 패드 배치면과 마주보도록 배치되면서 솔더 범프에 의해 상기 제2 칩 본딩 패드들이 상기 제1반도체 칩의 제1 칩 본딩 패드들과 전기적으로 콘택된 제2반도체 칩; 상기 제1반도체 칩의 각 비아홀 내에 매립되면서 상기 금속 라인과 전기적으로 콘택된 도전재; 및 상기 제1반도체 칩의 타측면에 각 도전재와 전기적으로 콘택되게 부착된 수 개의 솔더 볼을 포함하는 칩 스택 패키지를 제공한다.
본 발명에 따르면, 2개의 반도체 칩을 스택하여 패키지를 제조하기 때문에 패키지의 전체 두께를 감소시킬 수 있으며, 아울러, 바텀 칩과 탑 칩까지의 각 신호 전달 경로들이 거의 유사하기 때문에 스택된 칩들에서의 전기적 특성 차이의 발생을 억제시킬 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 칩 스택 패키지를 보다 상세하게 설명하도록 한다.
도 4는 본 발명의 실시예에 따른 칩 스택 패키지를 도시한 단면도이다. 도시된 바와 같이, 바텀 칩(bottom chip : 110)과 탑 칩(top chip : 120)이 그들 각각의 패드 형성면이 마주보도록 배치되어 있고, 플립 칩 본딩(flip chip bonding), 즉, 금 범프(Au bump : 130)와 같은 솔더 범프(solder bump)에 의해 동일 기능을 하는 칩 본딩 패드들(111, 121)끼리 상호 전기적으로 연결되어 있다. 또한, 상기 바텀 칩(110)은 접착제(140)에 의해 패드 형성면의 이 면이 내부 및 표면에 회로패턴(도시안됨)이 구비된 기판(150)에 부착되어 있으며, 금속 와이어(160)에 의해 상기 바텀 칩(110)과 기판(150)이 전기적으로 상호 연결되어 있다. 게다가, 금속 와이어(160)를 포함한 바텀 칩(110)과 탑 칩(120)의 측면은 봉지재(170)로 봉지되어 있으며, 상기 기판(150)의 하부면에는 외부와의 전기적 연결 수단으로서 기능하는 솔더 볼(170)이 부착되어 있다.
상기에서, 바텀 칩(110)은, 도 5에 도시된 바와 같이, 칩 본딩 패드들(chip bonding pad : 111)이 일측면 중앙부에 2열로 배치되고, 칩 본딩 패드 배치면 상에는 절연층(112)이 도포되며, 절연층(112) 상에는 일단이 상기 절연층(112)을 관통하여 각 칩 본딩 패드(111)와 개별적으로 연결되면서 타단이 양측 가장자리로 연장되는 재배열라인, 예컨데, 금속 라인들(113)이 형성된 구조이며, 상기 금속 라인(113)의 타단은 와이어 본딩 패드(wire bonding pad : 114)로 된다. 또한, 상기 와이어 본딩 패드(114)는 금속 와이어의 본딩이 용이하게 이루어질 수 있도록 은(Au), 또는, 알루미늄(Al)으로 도금(plating)된다.
탑 칩(120)은, 도 6에 도시된 바와 같이, 상기 바텀 칩(110)의 칩 본딩 패드들(111)과 대응하는 위치, 즉, 일측면 중앙부에 2열로 칩 본딩 패드들(121)이 배치된 구조이다.
이와 같은 구조를 갖는 본 발명의 실시예에 따른 칩 스택 패키지는 종래의 스택 패키지와 비교해서 다음과 같은 잇점을 갖는다.
첫째, 본 발명의 칩 스택 패키지는 2개의 칩을 적층시킨 구조이기 때문에 2개의 패키지들을 적층시킨 종래의 스택 패키지와 비교해서 전체 두께를 감소시킬 수 있다.
둘째, 바텀 칩(110)과 탑 칩(120)까지의 신호 전달 경로를 살펴보면, 바텀 칩(110)의 경우에는 솔더 볼(180)로부터 기판(150)의 회로패턴, 금속 와이어(160), 금속 라인(113)을 거치며, 탑 칩(120)의 경우에는 상기 바텀 칩(110)과 동일하되, 단지, 금 범프(130)만을 더 거친다. 따라서, 바텀 칩(110)과 탑 칩(120)간의 신호 전달 경로의 차이는 거의 없다고 할 수 있으며, 결국, 신호 전달 경로 차이에 기인한 바텀 칩(110)과 탑 칩(120)간의 전기적 특성 차이는 거의 일어나지 않는다.
이하에서는 전술한 바와 같은 본 발명에 따른 칩 스택 패키지의 제조방법을 도 7a 내지 도 7e를 참조하여 설명하도록 한다.
먼저, 바텀 칩을 얻기 위해, 도 7a에 도시된 바와 같이, 공지된 반도체 제조 공정을 통해서 일측면 중앙부에 2열로 칩 본딩 패드들(111)이 배열된 수 개의 칩들로 이루어진 웨이퍼를 마련하고, 이 웨이퍼 상에 절연층(112)을 도포한다. 그런다음, 상기 절연층(112) 상에 재배열라인(redistribution line), 즉, 일단이 각 칩 본딩 패드들(111)과 개별적으로 연결되고, 타단이 양측 가장자리로 연장 배치되면서 와이어 본딩 패드(114)로 되는 수 개의 금속 라인들(113)을 형성하고, 이어서, 각 칩 본딩 패드들(111) 상부, 보다 정확하게는, 칩 본딩 패드(111)와 콘택된 금속라인 부분 상에 금 범프(130)를 형성한다.
다음으로, 탑 칩을 얻기 위해, 도 7b에 도시된 바와 같이, 칩 본딩 패드들(121)이 일측면 중앙부에 2열로 배열된 수 개의 칩들로 이루어진 웨이퍼(도시안됨)를 마련한 상태에서, 각 칩들의 칩 본딩 패드들(121) 상에 각각 금 범프(130)를 형성하고, 그런다음, 소잉(sawing) 공정을 수행하여 웨이퍼 상태로 제조된 수 개의 탑 칩들(120)을 개개의 탑 칩들(120)로 분리시킨다.
그 다음, 도 7c에 도시된 바와 같이, 바텀 칩(110)과 탑 칩(120)의 칩 본딩 패드들(111, 121) 상에 각각 형성시킨 금 범프(130)를 이용하여 상기 탑 칩들(120)을 웨이퍼 레벨의 바텀 칩들(110) 상에 각각 부착시키고, 동시에, 상기 바텀 칩(110)의 칩 본딩 패드들(111)과 탑 칩(120)의 칩 본딩 패드들(121)간을 대응하는 칩 본딩 패드들(111, 121)끼리 전기적으로 연결시킨다.
이어서, 도 7d에 도시된 바와 같이, 바텀 칩들(110)을 소잉 공정을 통해 개개로 분리시킴으로써, 바텀 칩(110)과 탑 칩(120)의 스택 구조물을 얻는다.
그 다음, 도 7e에 도시된 바와 같이, 바텀 칩(110)과 탑 칩(120)의 스택 구조물을 접착제(140)를 이용해서 표면 및 내부에 회로패턴(도시안됨)이 구비된 기판(150)에 부착시킨 후, 바텀 칩(110)의 와이어 본딩 패드(114)와 기판(150)의 회로패턴간을 금속 와이어(160)로 본딩하여 그들간이 전기적으로 도통되도록 하고, 이어서, 상기 금속 와이어(160)를 포함한 바텀 칩(110)과 탑 칩(120)의 측면을 봉지재(170)로 봉지한다. 이때, 상기 봉지재(170)는 트랜스퍼 몰딩 공정을 통해 형성하거나, 또는, 액상의 봉지재를 이용하여 형성한다.
이후, 기판(150)의 후면에 외부와의 전기적 접속 수단으로 기능하는 솔더 볼들(180)을 상기 기판(150)의 회로패턴과 연결되게 부착시킴으로써, 도 4에 도시된 바와 같은, 본 발명의 칩 스택 웨이퍼(300)를 완성한다.
도 8은 본 발명의 다른 실시예에 따른 칩 스택 패키지를 도시한 단면도로서, 도시된 바와 같이, 이 실시예에 따른 칩 스택 패키지(400)는 이전 실시예와는 달리, 외부로의 실장(mounting)이 마이크로 스프링(190)에 의해 이루어지도록 한 구조를 갖는다. 즉, 마이크로 스프링(micro spring : 190)을 바텀 칩(110)의 금속 라인(113)의 타단에 부착시켜서, 바텀 칩(110)과 탑 칩(120)의 스택 구조물을 상기 탑 칩(120)이 하부를 배치되는 형태로 실장이 이루어지도록 한 구조이다.
따라서, 이 실시예에 따른 칩 스택 패키지(400)는 별도의 기판이 사용되지 않으며, 아울러, 봉지재, 금속 와이어 및 솔더 볼도 사용되지 않는다.
이와 같은 구조의 본 발명의 다른 실시예에 따른 칩 스택 패키지는 이전 실시예에 따른 칩 스택 패키지와 마찬가지로 패키지의 전체 두께를 종래의 그것 보다 감소시킬 수 있는 잇점이 있으며, 아울러, 바텀 칩과 탑 칩까지의 신호 전달 경로의 차이에 기인하는 전기적 특성 차이의 발생도 방지할 수 있다. 게다가, 이 실시예에 따른 칩 스택 패키지는 제조 비용 측면에서 이전 실시예의 그것과 비교해서 유리하다.
도 9는 본 발명의 또 다른 실시예에 따른 칩 스택 패키지를 도시한 단면도로서, 도시된 바와 같이, 이 실시예에 따른 칩 스택 패키지(500)는 바텀 칩(110)의 금속 라인의 타단, 보다 정확하게는, 타단 중앙에 원뿔형의 비아홀(200)이 구비되며, 상기 비아홀(200)은 도전재(210)로 충진되고, 아울러, 상기 원뿔형 비아홀(200)의 하부에는 상기 도전재(210)와 전기적으로 콘택되게 솔더 볼(180)이 부착된 구조를 갖는다.
여기서, 도전재(210)는 솔더(solder)로서, 도 10a에 도시된 바와 같이, 원뿔형 비아홀(200)의 저부에 상기 비아홀(200)을 막을 수 있는 제1직경의 솔더 볼(220a)을 배치시키고, 아울러, 상기 제1직경의 솔더 볼(210a) 보다 상대적으로 매우 작은 제2직경의 솔더 입자들(210b)을 솔더 제팅(solder jetting)을 통해 원뿔형 비아홀 내에 매립시킨 후, 리플로우(reflow)를 수행해서, 도 10b에 도시된 바와 같이, 금속 라인(113)과 전기적으로 도통되도록 한 것이다.
이와 같은 구조의 본 발명의 또 다른 실시예에 따른 칩 스택 패키지도 이전 실시예들에 따른 칩 스택 패키지들과 마찬가지로 패키지의 전체 두께를 감소시킬 수 있는 잇점과, 신호 전달 경로의 차이에 기인하는 전기적 특성 차이의 발생을 방지할 수 있다는 잇점이 있다.
이상에서와 같이, 본 발명에 따른 칩 스택 패키지는 전체 두께가 종래의 그것 보다 상대적으로 얇으며, 특히, 바텀 칩과 탑 칩까지의 신호 전달 경로의 차이를 억제시켜서 전기적 특성 차이의 발생을 방지할 수 있다. 또한, 본 발명에 따른 칩 스택 패키지는 탑 칩이 외부로 노출되기 때문에 열특성이 우수하다. 게다가, 본 발명에 따른 칩 스택 패키지는 금 범프에 의해 바텀 칩과 탑 칩간의 전기적 연결이 이루어지기 때문에 열응력이 발생되지 않으며, 따라서, 조인트 부위에서의 신뢰성을 확보할 수 있다. 더욱이, 본 발명에 따른 칩 스택 패키지는 웨이퍼 레벨에서 제조되며, 또, 기존의 공정을 그대로 이용할 수 있기 때문에 공정 상의 잇점도 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 일측면 중앙에 2열로 제1 칩 본딩 패드들이 배치되고, 상기 제1 칩 본딩 패드 배치면 상에는 절연층이 형성되며, 상기 절연층 상에는 일단이 상기 절연층을 관통하여 제1 칩 본딩 패드들과 개별적으로 연결되면서 타단이 양측 가장자리로 연장된 수 개의 금속 라인이 형성된 제1반도체 칩;
    상기 제1반도체 칩의 제1 칩 본딩 패드들과 대응하는 위치에 제2 칩 본딩 패드들이 배치되며, 상기 제2 칩 본딩 패드 배치면이 상기 제1반도체 칩의 제1 칩 본딩 패드 배치면과 마주보도록 배치되면서 솔더 범프에 의해 상기 제2 칩 본딩 패드들이 상기 제1반도체 칩의 제1 칩 본딩 패드들과 전기적으로 콘택된 제2반도체 칩; 및
    상기 제1반도체 칩의 각 금속 라인의 타단에 부착된 수 개의 마이크로 스프링을 포함하는 것을 특징으로 하는 칩 스택 패키지.
  4. 일측면 중앙에 2열로 제1 칩 본딩 패드들이 배치되고, 상기 제1 칩 본딩 패드 배치면 상에는 절연층이 형성되며, 상기 절연층 상에는 일단이 상기 절연층을 관통하여 상기 제1 칩 본딩 패드들과 개별적으로 연결되면서 타단이 양측 가장자리로 연장된 수 개의 금속 라인이 형성되고, 상기 금속 라인의 타단 중앙에는 비아홀이 형성된 제1반도체 칩;
    상기 제1반도체 칩의 제1 칩 본딩 패드들과 대응하는 위치에 제2 칩 본딩 패드들이 배치되며, 상기 제2 칩 본딩 패드 배치면이 상기 제1반도체 칩의 제1 칩 본딩 패드 배치면과 마주보도록 배치되면서 솔더 범프에 의해 상기 제2 칩 본딩 패드들이 상기 제1반도체 칩의 제1 칩 본딩 패드들과 전기적으로 콘택된 제2반도체 칩;
    상기 제1반도체 칩의 각 비아홀 내에 매립되면서 상기 금속 라인과 전기적으로 콘택된 도전재; 및
    상기 제1반도체 칩의 타측면에 각 도전재와 전기적으로 콘택되게 부착된 수 개의 솔더 볼을 포함하는 것을 특징으로 하는 칩 스택 패키지.
  5. 제 4 항에 있어서, 상기 비아홀은 원뿔형인 것을 특징으로 하는 칩 스택 패키지.
  6. 제 4 항에 있어서, 상기 도전재는 솔더(solder)인 것을 특징으로 하는 칩 스택 패키지.
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