JP2956647B2 - 半導体装置用キャリヤ及びそれを用いた半導体装置 - Google Patents

半導体装置用キャリヤ及びそれを用いた半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置用キャリ
ヤ及びそれを用いた半導体装置に関し、特にフリップチ
ップ接続に用いる半導体装置用キャリヤ及びそれを用い
た半導体装置に関する。
【０００２】
【従来の技術】従来、この種の半導体装置用キャリヤ
は、キャリヤの最上層表面３の全面に半導体素子と対向
する面の位置と無関係に回路パターンを形成していた。
【０００３】従来の半導体装置用キャリヤを平面図，Ｇ
−Ｇ断面図，パターンの１部Ｈの部分拡大平面図及び断
面図の一部Ｉの部分拡大断面図でそれぞれ示す図８
（Ａ）〜（Ｄ）を参照すると、この従来の半導体装置用
キャリヤは、ポリイミド樹脂等の絶縁性樹脂フィルムで
形成されたキャリヤ１と、キャリヤ１の最上層表面３の
全体に半導体素子５のキャリヤ１と接続するための端子
配置面すなわち搭載面と無関係に銅箔等の金属箔で形成
された回路パターン２と、キャリヤ１に搭載する半導体
素子５と、半導体素子５の搭載面に設けられた接続用の
端子であるバンプ１０と、回路パターン２の層間接続用
のスルーホール９とを備える。
【０００４】この回路パターン２の半導体素子５の搭載
面に対向する対抗面の位置にメッシュパターン１５等を
形成し、さらに、接続用のパッド６を形成し、封止樹脂
７により樹脂封止する。さらに、回路パターン２の一部
をオーバーガラスやソルダーレジスト１９によってカバ
ーする。このような構造となっているため、キャリヤ１
上の回路パターン１の厚さは、回路パターン２が約１０
〜１５μｍ、オーバーガラスやソルダーレジスト等の保
護層１９の厚さが約５〜１５μｍとなり、合計の厚さ
は、最大約３０μｍにもなっている。
【０００５】このような実装構造に対してフリップチッ
プ接続後の半導体素子５とキャリヤ１上の回路パターン
２および回路パターン２上に形成された保護層１９との
間隔は、０〜１５μｍと非常に狭いギャップ１８となっ
ている。そのため、樹脂封止の状態は、図８（Ｃ）に示
すように回路パターン２に封止樹脂７の流れが阻害され
て封止樹脂７と封止樹脂７に混入されているフィラ１７
が良好に注入されないため、良好に注入されず、未封止
領域１６が形成される。その結果、半導体装置の品質を
低下させている。
【０００６】その状態を図８（Ｄ）に示す。
【０００７】また、上述した樹脂封止性の向上のため、
半導体素子５の搭載面に対向面の回路パターンを内層化
する方法もあるが、この構造では半導体素子選択用の回
路パターンがレーザや、サンドブラスト法等により、容
易にカット出来なくなるという問題がある。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
装置用キャリヤは、キャリヤ上の回路パターンと回路パ
ターン上のオーバーガラスやソルダーレジストと半導体
素子の搭載面とのギャップが０〜１５μｍと非常に狭い
ため、封止樹脂が上記ギャップに浸入できず良好な樹脂
封止状態が得られないことに起因する半導体素子の搭載
面とキャリヤとの間にボイドやフィラ及び樹脂成分等の
分離により、樹脂クラックや半導体素子のクラック及び
キャリヤのクラック等が発生し半導体装置の品質が低下
するという欠点があった。
【０００９】また、上述した樹脂封止性の向上のため、
半導体素子の搭載面に対向する面の回路パターンを内層
化する方法もあるが、この構造では半導体素子選択用の
回路パターンがレーザやサンドブラスト法等により容易
にカット出来なくなるという欠点があった。
【００１０】本発明の目的は、半導体素子とキャリヤ間
の狭ギャップに封止樹脂を良好に注入可能とする半導体
装置用キャリヤ及びそれを用いた半導体装置を提供する
ことにある。
【００１１】
【課題を解決するための手段】本発明の半導体装置用キ
ャリヤは、少なくとも１主面である最上層表面に複数の
金属箔配線から成る回路パターンが形成された樹脂フイ
ルムから成る半導体素子搭載用のキャリヤの前記１主面
に半導体素子を突起電極であるバンプを介して前記回路
パターンに接続するフリップチップ接続した半導体装置
用キャリヤにおいて、前記回路パターンが、前記キャリ
ヤの厚さ方向における中間部すなわち内層に形成した内
層回路パターンと、 前記内層回路パターンと前記パッド
とを接続するスルーホールとを備え、前記キャリヤが、
前記内層回路パターンの一部を露出するように前記最上
層表面に設けた開口部を備えると共に、少なくとも前記
最上層表面の前記半導体素子の前記キャリヤへの搭載面
に対向する対向面領域内に前記フリップチップ接続に必
要な前記半導体素子の前記バンプ接続用の回路パターン
であるパッドとその最短の引出し線以外の前記回路パタ
ーンを形成しないことをことを特徴とするものである。
【００１２】また、本発明の半導体装置は、本発明の半
導体装置用キャリヤを備えて構成されている。
【００１３】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図８と共通の構成要素には共通の文字／数字を用いて
平面図及びＡ−Ａ断面図で示す図１（Ａ），（Ｂ）を参
照すると、この図に示す本実施の形態の半導体装置用キ
ャリヤ１Ａは、従来と共通のバンプ１０を有する半導体
素子５と、スルーホール９とに加えて、回路パターン２
の代わりにパターンをキャリヤ１Ａの絶縁フィルムの厚
さ方向における中間部すなわち内部の層（内層）に形成
した内層パターン４を有する回路パターン２Ａと、内層
パターン４とバンプ１０対応のパッド６とを接続するス
ルーホール１１と、内層パターン４の一部である露出パ
ターン４１が露出するようにキャリヤ１Ａの最上層表面
３に設けた開口部８とを備える。
【００１４】キャリヤ１Ａの最上層表面３の半導体素子
５の搭載面に対向する対向面の領域には、半導体素子５
のフリップチップ接続用のバンプ１０対応のパッド６の
パターンのみを形成し、その他の回路パターンは形成し
ていない。
【００１５】次に、図１を参照して本実施の形態の製造
工程について説明すると、まず、キャリヤ１Ａにバンプ
１０を用いて半導体素子５をフリップチップ接続する。
次に、封止樹脂７を半導体素子５の搭載面とキャリヤ１
Ａとの間に注入し樹脂封止する。上述のように、キャリ
ヤ１Ａには、開口部８が設けられており、内層パターン
４の一部である露出回路パターン４１が露出している。
この構造により、封止樹脂の封止性が向上する。また、
開口部８から露出パターン３に容易にアクセスできるの
で、半導体素子選択のためのレーザ等による回路パター
ンのカットが容易にできる。
【００１６】レーザ光による回路パターンのカット工程
を示す図２を参照すると、まず、図２（Ａ）に示すよう
に開口部８を経由して露出パターン４１にレーザ光１２
を照射し、図２（Ｂ）に示すように露出パターン４１を
カットしカット部４２を生成する。次に、図２（Ｃ）に
示すようにカットした露出パターン４１を封止樹脂１４
で樹脂封止する。
【００１７】この樹脂封止により、カット部４２の汚染
や金属のマイグレーション等による絶縁の劣化あるいは
ショートを防止して品質の向上を計る。
【００１８】次に、本発明の第２の実施の形態の半導体
キャリヤ１Ｂを図１と共通の構成要素には共通の文字／
数字を用いて同様に平面図及びＢ−Ｂ断面図で示す図３
（Ａ），（Ｂ）を参照すると、この図に示す本実施の形
態の第１の実施の形態との相違点は、回路パターン２Ｂ
が、従来と同様の最上層表面３上に設けた表層パターン
２１と、半導体素子５の搭載面に対向するキャリア１Ｂ
の対向面の内層部に限定されスルーホール１１Ａを経由
して表層パターン２１に接続した内層パターン４Ａとを
備えることである。
【００１９】この構造により、第１の実施の形態と同様
に、封止樹脂の封止性が向上する。また、表層パターン
２１により、半導体素子選択のためのレーザ等による回
路パターンのパターンカットが容易にできる。
【００２０】次に、本発明の第３の実施の形態の半導体
キャリヤ１Ｃを図１と共通の構成要素には共通の文字／
数字を用いて同様に平面図及びＣ−Ｃ断面図で示す図４
（Ａ），（Ｂ）を参照すると、この図に示す本実施の形
態の第１の実施の形態との相違点は、回路パターン２Ｃ
が、従来と同様の最上層表面３上に設けた表層パターン
２２のみを備えることである。
【００２１】キャリヤ１Ｃの最上層表面３の半導体素子
５の搭載面に対向する対向面の部分には、半導体素子５
のフリップチップ接続用のバンプ１０対応の領域３１の
ごく狭い範囲にパッド６のパターンのみを形成してい
る。
【００２２】次に、本発明の第４の実施の形態の半導体
キャリヤ１Ｄを図１，４と共通の構成要素には共通の文
字／数字を用いて同様に平面図及びＤ−Ｄ断面図で示す
図５（Ａ），（Ｂ）を参照すると、この図に示す本実施
の形態の第１及び第３の実施の形態との相違点は、内層
パターン４Ａが領域３１の手前でスルーホール１１Ｂと
接続しこのスルーホール１１Ｂが半導体素子接続パッド
６と接続する表層パターン２２Ａに接続していることで
ある。
【００２３】次に、本発明の第５の実施の形態の半導体
キャリヤ１Ｅを図１と共通の構成要素には共通の文字／
数字を用いて同様に平面図及びＥ−Ｅ断面図で示す図６
（Ａ），（Ｂ）を参照すると、この図に示す本実施の形
態の第１の実施の形態との相違点は、回路パターン２Ｅ
が半導体キャリヤ１Ｅの全域に配設された内層パターン
４Ｂに接続し、この内層パターン４Ｂが半導体素子接続
パッド６にスルーホール１１を経由して接続し、開口部
８を省略していることである。
【００２４】この構造により、第１の実施の形態と同様
に、封止樹脂の封止性が向上する。次に、本発明の第６
の実施の形態の半導体キャリヤ１Ｆを図１，５と共通の
構成要素には共通の文字／数字を用いて同様に平面図及
びＦ−Ｆ断面図で示す図７（Ａ），（Ｂ）を参照する
と、この図に示す本実施の形態の第１及び第４の実施の
形態との相違点は、回路パターン２Ｆがパッド６と接続
する表層パターン２２Ｂの部分以外は半導体キャリヤ１
Ｆの全域に配設された内層パターン４Ｃを備えることで
ある。
【００２５】この構造により、第１の実施の形態と同様
に、封止樹脂の封止性が向上する。また、表層パターン
２１により、半導体素子選択のためのレーザ等による回
路パターンのパターンカットが容易にできる。
【００２６】
【発明の効果】以上説明したように、本発明の半導体装
置用キャリヤ及びそれを用いた半導体装置は、キャリヤ
が、少なくとも対向面領域内にバンプ接続用のパッドと
その最短の引出し線以外の回路パターンを形成しないこ
とにより、半導体素子搭載面と対向面との間に十分なギ
ャップを形成でき、封止樹脂の封止性が向上するので、
半導体装置の品質劣化要因を除去できるという効果があ
る。
【図面の簡単な説明】
【図１】本発明の半導体装置用キャリヤの第１の実施の
形態を示す平面図及び断面図である。
【図２】本実施の形態の半導体装置用キャリヤにおける
レーザ光による回路パターンのカット工程を示す断面図
である。
【図３】本発明の半導体装置用キャリヤの第２の実施の
形態を示す平面図及び断面図である。
【図４】本発明の半導体装置用キャリヤの第３の実施の
形態を示す平面図及び断面図である。
【図５】本発明の半導体装置用キャリヤの第４の実施の
形態を示す平面図及び断面図である。
【図６】本発明の半導体装置用キャリヤの第５の実施の
形態を示す平面図及び断面図である。
【図７】本発明の半導体装置用キャリヤの第６の実施の
形態を示す平面図及び断面図である。
【図８】従来の半導体装置用キャリヤの一例を示す平面
図，断面図，パターンの１部の部分拡大平面図及び断面
図の一部の部分拡大断面図である。
【符号の説明】
１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ キャリヤ ２，２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，２Ｆ 回路パタ
ーン ３ 最上層表面 ４，４Ａ，４Ｂ，４Ｃ 内層パターン ５ 半導体素子 ６ パッド ７，１４ 封止樹脂 ８ 開口部 ９，１１，１１Ａ，１１Ｂ スルーホール １０ バンプ １２ レーザ光 １５ メッシュパターン １６ 未封止領域 １７ フィラ １８ ギャップ １９ 保護層 ２１，２２，２２Ａ，２２Ｂ 表層パターン ３１ 領域 ４１ 露出パターン ４２ カット部
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/12 H01L 21/60 321 H01L 23/28

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 少なくとも１主面である最上層表面に複
    数の金属箔配線から成る回路パターンが形成された樹脂
    フイルムから成る半導体素子搭載用のキャリヤの前記１
    主面に半導体素子を突起電極であるバンプを介して前記
    回路パターンに接続するフリップチップ接続した半導体
    装置用キャリヤにおいて、 前記回路パターンが、前記キャリヤの厚さ方向における
    中間部すなわち内層に形成した内層回路パターンと、 前記内層回路パターンと前記パッドとを接続するスルー
    ホールとを備え、 前記キャリヤが、前記内層回路パターンの一部を露出す
    るように前記最上層表面に設けた開口部を備えると共
    に、少なくとも前記最上層表面の前記半導体素子の前記
    キャリヤへの搭載面に対向する対向面領域内に前記フリ
    ップチップ接続に必要な前記半導体素子の前記バンプ接
    続用の回路パターンであるパッドとその最短の引出し線
    以外の前記回路パターンを形成しないことを特徴とする
    半導体装置用キャリヤ。
  2. 【請求項２】 前記対向面領域内に前記パッドとその最
    短の引出し線以外のオーバガラス又はソルダーレジスト
    から成る保護層でカバーされた前記回路パターンが存在
    しないことを特徴とする請求項１記載の半導体装置用キ
    ャリヤ。
  3. 【請求項３】 前記開口部を経由して前記内層回路パタ
    ーンの前記露出部分の所望のパターンをカットし、その
    後前記開口部を樹脂封止することを特徴とする請求項１
    記載の半導体装置用キャリヤ。
  4. 【請求項４】 請求項１〜３記載の半導体装置用キャリ
    ヤのうちのいずれかを用いて製造されたことを特徴とす
    る半導体装置。
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US7018170B2 (en) * 1999-07-29 2006-03-28 Rosefsky Jonathan B Ribbon drive pumping apparatus and method with added fluid
US6449170B1 (en) * 2000-08-30 2002-09-10 Advanced Micro Devices, Inc. Integrated circuit package incorporating camouflaged programmable elements
FR2818404B1 (fr) * 2000-12-19 2003-03-21 Valeo Climatisation Procede de programmation de l'adresse d'un peripherique et peripherique pour sa mise en oeuvre
US8531014B2 (en) * 2010-09-27 2013-09-10 Infineon Technologies Ag Method and system for minimizing carrier stress of a semiconductor device
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4847146A (en) * 1988-03-21 1989-07-11 Hughes Aircraft Company Process for fabricating compliant layer board with selectively isolated solder pads
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JPH0697229A (ja) 1992-09-16 1994-04-08 Sumitomo Electric Ind Ltd 半導体素子の実装基板
US5541814A (en) * 1993-10-08 1996-07-30 Quick Technologies Ltd. Personalizable multi-chip carrier including removable fuses
US5886877A (en) * 1995-10-13 1999-03-23 Meiko Electronics Co., Ltd. Circuit board, manufacturing method therefor, and bump-type contact head and semiconductor component packaging module using the circuit board

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