JP2000195987A - 半導体パッケ―ジ及びその製造方法 - Google Patents

半導体パッケ―ジ及びその製造方法

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semiconductor
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sealant
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Souku Boku
相 ▲ウク▼ 朴
Min Kyo
民 許
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SK Hynix Inc
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Hyundai Electronics Industries Co Ltd
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Abstract

(57)【要約】 【課題】 構造が単純でかつ異質物の侵入や機械的な強
度が強化できる半導体パッケージ及びその製造方法を提
供する。 【解決手段】 ボンディングパッドが上部を向くように
配置された半導体チップ２０と、半導体チップ２０のボ
ンディングパッド２１及び半導体チップ２０の両側壁及
び下面の一部に蒸着された金属ライン３０，３１と、半
導体チップ２０の下面の金属ライン３１を部分的に露出
させるボールランドを形成するように半導体チップ２０
及び金属ライン３１をモールドする封止剤５１と、ボー
ルランドにマウントした半田ボール６０とを有してい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体パッケージ及
びその製造方法に関する。
【０００２】
【従来の技術】半導体パッケージの一類のチップサイズ
パッケージは、パッケージの大きさをチップの大きさに
設定できる長所があるところから、軽薄短小化するパッ
ケージに対する研究がなされている。このようなチップ
サイズパッケージは曲がらない剛体の基板を用いるか、
またはパターンテープを用いて行われる。
【０００３】しかしながら、剛体の基板を用いる場合は
基板を製作し難いため、パターンテープを用いることが
主に行われている。このパターンテープを用いる従来の
チップサイズパッケージを図１を参照にして説明する。
【０００４】図１に示すように、パターンテープ１は、
下部から半田レジスト（ｓｏｌｄｅｒ ｒｅｓｉｓｔ）
１ａと、金属配線１ｂと、接着剤１ｃと、エラストマー
（ｅｌａｓｔｏｍｅｒ）１ｄとが順次積層された構造か
らなる。半導体チップ２はエラストマー１ｄ上に取り付
けられている。半導体チップ２のボンディングパッド２
ａが銅リボン（Ｃｕ ｒｉｂｂｏｎ）３によりパターン
テープ１の金属配線１ｂに電気的に接続されている。一
方、半田レジスト１ａにはボールランドが形成されてお
り、このボールランドが露出し、且つ半導体チップ２の
表面が露出するように全体が封止剤４でモールドされて
いる。露出したボールランドには、基板が実装される半
田ボール５が形成されている。
【０００５】ところが、このようなパターンテープを用
いたチップサイズパッケージは、パターンテープの構造
が複雑であるところから、図２に示すパッケージが提案
されている。
【０００６】この提案されているパッケージは、図２に
示すように、半導体チップ１０の下面に金属配線層を有
した絶縁層１１が形成されており、この絶縁層１１の下
面に半田ボール１２が直接マウントされた構造となって
いる。
【０００７】
【発明が解決しようとする課題】図１に示すチップサイ
ズパッケージは次のような短所がある。まず、パターン
テープの構造が４層からなるため、構造が複雑であり、
製造工程も複雑となる。従って、パターンテープのコス
トも高くなると共に、特性上、強度が弱いという短所を
有している。
【０００８】また、パターンテープと半導体チップのボ
ンディングパッドを銅リボンでボンディングするが、高
温工程下では銅リボンが切れる場合が多い。特に、耐水
性確保のために封止剤としてエポキシ系材質を用いた場
合に顕著であり、深刻な問題となっている。
【０００９】図２に示すパッケージでは、パターンテー
プを用いないため、構造が単純で電気的な接続経路も短
いという長所を有している反面、以下のような短所を有
している。まず、半導体チップの両側面が露出した状態
であるため、異質物の侵入や機械的な外部衝撃に非常に
弱い。
【００１０】また、半田ボールが直接絶縁層に付着され
るため、半田接合力が半田ボールに全面的に依存する。
従って、半田ボールの接合力を強化させるには、半田ボ
ールの大きさが大きくなるという短所、すなわちパッケ
ージの厚さが厚くなるという短所がある。さらに、パッ
ケージ電気テストで治具に支持される半田ボールが傷つ
く虞があり、これを防止するには半田ボールの材質を高
価な銅にする必要がある。
【００１１】従って、本発明の目的は、従来のチップサ
イズパッケージが有している問題点を解消し、構造が単
純でかつ異質物の侵入や機械的な強度が強化できる半導
体パッケージ及びその製造方法を提供することにある。
【００１２】本発明の他の目的は、電気信号伝達経路を
非常に短くして電気的特性を向上させることにある。
【００１３】本発明のまた他の目的は、半田ボールの接
合強度を強化させることにより、各種テストで半田ボー
ルが傷つくことを防止することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体パッケージでは、ボンディングパッ
ドが上部を向くように半導体チップが配置される。金属
ラインが半導体チップの表面、両側壁及び下面に沿って
蒸着され、その上端がボンディングパッドに電気的に接
続する。金属ラインの下端のみが露出するように、結果
物の全体が封止剤でモールドされる。封止剤より露出し
た金属ラインの下端に半田ボールがマウントされる。
【００１５】本発明の他の手段としては、封止剤は半導
体チップの下面と金属ラインの下端が露出するように、
結果物全体の上部のみをモールドする。金属ラインの下
端を除いた半導体チップの下面に絶縁層が形成される。
一端が金属ラインの下端に連結する下部金属ラインが絶
縁層に蒸着される。下部金属ラインの一部が露出するよ
うに、全体結果物の下部が下部封止剤でモールドされ
る。下部封止剤より露出した下部金属ラインに半田ボー
ルがマウントされる。
【００１６】一方、上部金属ライン及び下部金属ライン
が、アルミニウム（Ａｌ）、銅（Ｃｕ）、ニッケル（Ｎ
ｉ）、クロム（Ｃｒ）、チタン（Ｔｉ）、金（Ａｕ）、
白金（Ｐｔ）、パラジウム（Ｐｄ）、鉛（Ｐｂ）または
錫（Ｓｎ）のいずれかの断層構造であれば、金属ライン
と半田ボールが反応して金属間化合物を形成することで
信頼性が低下されるが、これを防止するために、各封止
剤より露出した金属ライン部分、すなわちボールランド
に接合補助層（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌｌｕ
ｒｇｙ；ＵＢＭ）を形成することが望ましい。
【００１７】接合補助層は金属ラインの材質で言及した
金属の中のいずれかの断層構造であることもあり、また
は銅／ニッケル／金、銅／ニッケル／金／クロム、銅／
ニッケル／金／コバルト、銅／ニッケル／金／錫、銅／
ニッケル／金／クロム／錫、銅／ニッケル／金／コバル
ト／錫または銅／ニッケル／鉛の中で選択される多層構
造であることもある。一方、金属ラインを前述した材質
からなる多層構造の接合防止層の様な多層構造で形成す
れば、接合補助層を別に形成する必要はない。
【００１８】以上の様な構造からなるパッケージの製造
方法は次の通りである。ウェーハ上に構成された各半導
体チップ間部分をエッチングしてトレンチを形成する。
このとき、各半導体チップのボンディングパッドはトレ
ンチ両側に近接するように位置する。トレンチの内壁と
ボンディングパッド上に金属ラインを蒸着し、結果物の
全体に絶縁膜を形成する。絶縁膜の材質としては窒化
膜、酸化膜またはポリマー系が用いられる。絶縁膜の上
部に封止剤を塗布する。
【００１９】続いて、トレンチの底面が露出するよう
に、ウェーハの下面を研磨して所定厚さを除去する。ウ
ェーハの下面全体に絶縁膜を形成し、金属ラインが露出
するように該部分をエッチングして絶縁膜を除去する。
露出した金属ラインの下端と電気的に連結する他の金属
ラインを絶縁膜の上部に蒸着する。結果物全体の下面に
他の封止剤を塗布し、絶縁膜の上部に蒸着した金属ライ
ンが露出するように該部位をエッチングしてボールラン
ドを形成する。露出したボールランドに接合補助層を形
成し、接合補助層に半田ボールをマウントする。最終的
に、トレンチ部分を切断して個々の半導体チップに分離
する。
【００２０】このような本発明によれば、半導体チップ
の表面、両側面及び下面に沿って金属ラインが蒸着さ
れ、この金属ラインが電気信号伝達経路になるため、信
号伝達経路が非常に短くなって電気的特性が向上し、ま
た金属ラインが非常に薄く蒸着することが可能なので、
パッケージの厚さが低減できる。
【００２１】
【発明の実施の形態】（実施の形態１）図３に示すよう
に、半導体チップ２０はボンディングパッド２１が上部
を向くように配置される。上部金属ライン３０が半導体
チップ２０の両側上面と両側面の各々に蒸着され、半導
体チップ２０のボンディングパッド２１に電気的に接続
する。上部金属ライン３０の絶縁のために、全体結果物
の上部と側面に上部絶縁膜４０が形成される。よって、
上部絶縁膜４０と半導体チップ２０の側面間を通して延
長される上部金属ライン３０の下端は下部に露出する。
上部封止剤５０が上部絶縁膜４０の上部に塗布される。
【００２２】下部絶縁膜４１が半導体チップ２０の下面
に形成される。よって、上部金属ライン３０の下端は相
変らず露出した状態である。露出した上部金属ライン３
０と電気的に接続する下部金属ライン３１が下部絶縁膜
４１の下面の一部に蒸着される。下部封止剤５１が全体
結果物の下部に塗布されるが、下部金属ライン３１が露
出するように塗布される。下部金属ライン３１の露出す
る領域がボールランドであり、このボールランドに半田
ボール６０がマウントされる。
【００２３】一方、上下部金属ライン３０、３１は、ア
ルミニウム、銅、ニッケル、クロム、チタン、金、白
金、パラジウム、鉛または錫のいずれかの断層構造であ
るか、または多数が積層された多層構造である。
【００２４】ところが、下部金属ライン３１と半田ボー
ル６０が接合された時、下部金属ライン３１の金属原子
が鉛−錫材質の半田ボール６０に拡散され、相互間の界
面に金属間化合物が形成されることもある。この金属間
化合物は下部金属ライン３１と半田ボール６０間の接合
力を弱化させるため、ボールランドに接合補助層７０が
形成されることが望ましい。
【００２５】接合補助層７０は金属ライン３０、３１の
材質の様な断層構造であるか、または銅／ニッケル／
金、銅／ニッケル／金／クロム、銅／ニッケル／金／コ
バルト、銅／ニッケル／金／錫、銅／ニッケル／金／ク
ロム／錫、銅／ニッケル／金／コバルト／錫または銅／
ニッケル／鉛のいずれかの多層構造である。一方、金属
ライン３０、３１が接合補助層７０の材質で言及したも
のの中で選択された多層構造であれば、金属ライン３
０、３１自体が拡散防止機能を発揮するため、接合補助
層７０を別に形成する必要はない。
【００２６】以下、以上の構造のパッケージの製造方法
を図４乃至図１５に基づき詳細に説明する。まず、図４
に示すように、ウェーハＷには多数の半導体チップ２０
が構成され、各半導体チップ２０はウェーハＷ表面に形
成されたスクライブラインによって分けられる。半導体
チップ２０のボンディングパッド２１はウェーハＷ表面
に配置される。この状態から、各スクライブライン部分
を８乃至１２μｍの深さにエッチングしてトレンチ２２
を形成する。
【００２７】続いて、図５に示すように、半導体チップ
２０の全体表面とトレンチ２２の内壁に上部金属ライン
３０をＰＶＤ、ＣＶＤまたは電子メッキ方法にて蒸着す
るが、その幅は１０乃至１，０００μｍ、厚さは０．５
乃至５μｍ程度に蒸着する。各ボンディングパッド２１
間の部分の半導体チップ２０表面に蒸着した上部金属ラ
イン３０部分をエッチングして除去する。よって、上部
金属ライン３０は、トレンチ２２内壁と、このトレンチ
２２の両側に隣接するように配置された２個のボンディ
ングパッド２１表面のみに残ることになる。
【００２８】次に、上部金属ライン３０を電気的に絶縁
させるために、上部絶縁膜４０を全体結果物の上部に塗
布する。上部絶縁膜４０の材質として窒化膜または酸化
膜となることができ、ストレス緩衝用としてポリマー系
が用いる事も出来る。
【００２９】続いて、ウェーハＷ全体を電気的に絶縁さ
せると共に、外部衝撃及び吸湿などを防止するために、
ウェーハＷ全体の上部を上部封止剤５０でモールドする
が、このモールド方法には次のような２種類がある。そ
の第一は、図７（ａ）に示すように、ウェーハＷを回転
板８０上に位置させ、図７（ｂ）に示すように、回転板
８０を回転させながらウェーハＷ上に上部封止剤５０を
スピンコーティングすることにより、図７（ｃ）に示す
ように、ウェーハＷの全体上部に上部封止剤５０が形成
される。
【００３０】第二は、図８（ａ）に示すように、下部ダ
イ９１上にウェーハＷを配置し、ウェーハＷ上にレジン
形態ではない上部封止剤５０を位置させた後、図８
（ｂ）に示すように、上部ダイ９０に上部封止剤５０を
圧搾して形成する。
【００３１】上記のいずれか一つを用いて上部封止剤５
０が全体構造の上部に形成された構造を図９に示す。続
いて、図１０に示すように、ウェーハＷを裏返して上部
封止剤５０が下部を向くようにした後、トレンチ２２が
露出するようにウェーハＷ表面を化学機械的研磨法にて
研磨して一定厚さだけ除去する。これにより、上部金属
ライン３０の下端がウェーハＷを通して露出する。続い
て、ウェーハＷに下部絶縁膜４１を形成する。次に、ト
レンチ２２に埋め込まれた上部絶縁膜４０部分と上部金
属ライン３０が露出するように、下部絶縁膜４１の該部
位をエッチングして除去する。
【００３２】そして、図１１に示すように、全体結果物
の上部に下部金属ライン３１を蒸着した後、トレンチ２
２領域と半導体チップ２０の中央が露出するように下部
金属ライン３１の該部位をエッチングして除去する。こ
れにより、下部金属ライン３１は上部金属ライン３０に
一端が接続したライン形態のパターンを形成することが
できる。
【００３３】続いて、図１２に示すように、全体結果物
の上部に下部封止剤５１を塗布した後、下部絶縁膜４１
上に蒸着された下部金属ライン３１部分が露出するよう
に、下部封止剤５１の該部位をエッチングする。この工
程により、下部金属ライン３１を露出させるボールラン
ド６１が形成される。
【００３４】次に、図１３に示すように、接合補助層７
０をボールランド６１に蒸着する。ここで、下部金属ラ
イン３１を前述した多層構造で形成すれば、接合補助層
７０を形成する工程は省略可能である。
【００３５】そして、図１４に示すように、半田ボール
６０を接合補助層７０にマウントする。すなわちこの実
施の形態によるパッケージの製造方法では、ウェーハ状
態で半田ボール６０をマウントする工程が優先的に実施
される。
【００３６】最後に、図１５に示すように、トレンチ領
域部位を切断して、ウェーハＷを個々の半導体チップ２
０に分離すれば、図３に示した実施の形態１によるパッ
ケージが完成する。
【００３７】一方、実施の形態１では、金属ラインが上
下部に分けられ、また絶縁膜と封止剤も上下部に分けら
れて用いられたが、これに限定されるものではない。す
なわち図３に示した上下部金属ラインを一つのラインに
形成し、絶縁膜を形成しない状態で半導体チップの下面
にある金属ライン部分だけが露出するように、全体結果
物を一つの封止剤でモールドする事も可能である。
【００３８】（実施の形態２）図１６は本発明の実施の
形態２を示し、実施の形態１で示したパッケージを積層
式に構成したものである。図１６に示すように、図３に
示したパッケージが上下に積層される。この場合、ボン
ディングパッド２１の上部に蒸着された上部金属ライン
３０部分が露出するように、上部絶縁膜４０と封止剤５
０の該部位がエッチングしてビアホール６２が形成され
る。上部に配置された他のパッケージの接合補助層７０
がビアホール６２の上部に配置され、半田ボールまたは
電導性バンプにより接合補助層７０と露出した上部金属
ライン３０が電気的に接続することで、スタックパッケ
ージが構成される。
【００３９】（実施の形態３）図１７及び図１８は本発
明の実施の形態３による積層型パッケージを示し、図１
７は上部金属ライン３２を、図１８は金属ワイヤ９０を
用いたものである。まず、図１７に示すように、図３に
示した半導体チップ２０よりも幅の短い上部半導体チッ
プ２３が、そのボンディングパッド２４が上部を向くよ
うに下部半導体チップ２０表面に接着剤８０を介して接
着される。特に、上部半導体チップ２３は下部半導体チ
ップ２０のボンディングパッド２１が露出する程の幅を
有している。上部金属ライン３２が下部半導体チップ２
０のボンディングパッド２１上に蒸着されるだけでな
く、上部半導体チップ２３の両側壁とそのボンディング
パッド２４上にも蒸着される。よって、各半導体チップ
２０、２３のボンディングパッド２１、２４が一つの上
部金属ライン３２により電気的に接続する。
【００４０】一方、図１７に示したパッケージの構成に
おける一つ制限は、積層される半導体チップ２０、２３
の厚さが金属蒸着できる程度に薄くすることである。
【００４１】従って、図１８に示すように、積層される
半導体チップ２０ａ、２３ａの厚さが金属蒸着できない
程度に厚いと、上部金属ライン３０と共に金属ワイヤ９
０が用いられる。すなわち、上部金属ライン３０は図３
に示した構成と同様に形成し、代りに上部半導体チップ
２３ａのボンディングパッド２４ａを金属ワイヤ９０を
介して上部金属ライン３０に電気的に接続させ、スタッ
クパッケージを作製することができる。
【００４２】（実施の形態４）図１９乃至図２０は本発
明の実施の形態４によるパッケージを示す図である。図
１９に示すように、ボンディングパッド２１が上部を向
かうように半導体チップ２０をダミーフレーム１００上
に置いた後、金属ワイヤ９０によりボンディングパッド
２１とダミーフレーム１００が接続される。すなわち、
実施の形態１では上部金属ラインが用いられたが、この
実施の形態では用いられない。
【００４３】次に、全体結果物の上部を上部封止剤５０
でモールドし、ダミーフレーム１００を除去する。する
と、金属ワイヤ９０の下端が上部封止剤５０より露出す
る。露出した金属ワイヤ９０部分と電気的に接続するよ
うに、半導体チップ２０の下面に下部金属ライン３１を
蒸着する。続いて、下部金属ライン３１が露出するよう
に全体結果物の下部を下部封止剤５１でモールドする。
下部封止剤５１より露出した下部金属ライン３１部分、
すなわちボールランドに接合補助層７０を蒸着し、半田
ボールを接合補助層７０にマウントすると、図２０の様
な形状のパッケージが完成する。
【００４４】すなわち、この実施の形態と実施の形態１
によるパッケージ構造を比較すると、まず、実施の形態
４では上部金属ラインの代りに金属ワイヤが用いられ、
また実施の形態４の半導体チップの厚さが実施の形態１
の半導体チップよりは十分厚いため、下部絶縁膜が用い
られないという点である。
【００４５】（実施の形態５）図２１は本発明の実施の
形態５によるパッケージ、具体的にはマルチ−チップパ
ッケージを示すものである。図２１に示すように、実施
の形態１の図３に示したパッケージが封止剤でモールド
されない状態でセラミックカプセル１１０内部に配置さ
れた構造からなる。セラミックカプセル１１０が直接基
板に実装されるが、通常半田ボールが用いられる。
【００４６】尚、本発明は、本実施の形態に限られるも
のではない。本発明の趣旨から逸脱しない範囲内で多様
に変更実施することが可能である。アパーチャ
【００４７】
【発明の効果】以上から説明したように、本発明によれ
ば、ボンディングパッドから半田ボールまでの電気信号
伝達経路が金属ワイヤによらず、非常に短い長さに形成
できる金属ラインにより行なわれるため、電気信号伝達
経路を非常に短く構成することが可能であることで、電
気的特性が向上する。
【００４８】また、金属ラインは非常に薄く形成できる
ので、パッケージの厚さを軽薄化することが可能とな
る。
【００４９】特に、全ての半導体チップがパッケージ化
して半田ボールマウント工程が完了した後、個々の半導
体チップに分離されるので、全体製造工程をウェーハ状
態下で実施することができ、パッケージング工程が容易
になる。
【図面の簡単な説明】
【図１】従来のパッケージを示す断面図である。
【図２】従来のパッケージを示す断面図である。
【図３】実施の形態１によるパッケージを示す断面図で
ある。
【図４】実施の形態１のパッケージの製造工程を示す断
面図である。
【図５】実施の形態１のパッケージの製造工程を示す断
面図である。
【図６】実施の形態１のパッケージの製造工程を示す断
面図である。
【図７】実施の形態１のパッケージの製造工程を示す断
面図である。
【図８】実施の形態１のパッケージの製造工程を示す断
面図である。
【図９】実施の形態１のパッケージの製造工程を示す断
面図である。
【図１０】実施の形態１のパッケージの製造工程を示す
断面図である。
【図１１】実施の形態１のパッケージの製造工程を示す
断面図である。
【図１２】実施の形態１のパッケージの製造工程を示す
断面図である。
【図１３】実施の形態１のパッケージの製造工程を示す
断面図である。
【図１４】実施の形態１のパッケージの製造工程を示す
断面図である。
【図１５】実施の形態１によるパッケージの製造工程を
示す断面図である。
【図１６】実施の形態２による積層型パッケージを示す
断面図である。
【図１７】実施の形態３による積層型パッケージを示す
断面図である。
【図１８】実施の形態３による積層型パッケージを示す
断面図である。
【図１９】実施の形態４によるパッケージの製造工程を
示す断面図である。
【図２０】実施の形態４によるパッケージの製造工程を
示す断面図である。
【図２１】実施の形態５によってマルチ−チップパッケ
ージを構成した断面図である。
【符号の説明】
２０ 半導体チップ ２１ パッド ３０ 上部金属ライン ３１ 下部金属ライン ４０ 上部絶縁膜 ４１ 下部絶縁膜 ５０ 上部封止剤 ５１ 下部封止剤 ６０ 半田ボール ７０ 接合補助層

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 ボンディングパッドが上部を向くように
    配置された半導体チップと、半導体チップのボンディン
    グパッド及び前記半導体チップの両側壁及び下面の一部
    に蒸着された金属ラインと、半導体チップの下面の金属
    ラインを部分的に露出させるボールランドを形成するよ
    うに半導体チップ及び金属ラインをモールドする封止剤
    と、前記ボールランドにマウントした半田ボールとを有
    していることを特徴とする半導体パッケージ。
  2. 【請求項２】 前記金属ラインは、半導体チップのボン
    ディングパッド及び半導体チップの両側壁に蒸着された
    上部金属ラインと、この上部金属ラインに接続された状
    態で半導体チップの下面に蒸着された下部金属ラインと
    を備えていることを特徴とする請求項１記載の半導体パ
    ッケージ。
  3. 【請求項３】 前記上部金属ラインと封止剤との間に上
    部絶縁膜が介在され、前記下部金属ラインと半導体チッ
    プの下面の間に下部絶縁膜が介在されることを特徴とす
    る請求項２記載の半導体パッケージ。
  4. 【請求項４】 前記封止剤は半導体チップの上下部に配
    置される上部封止剤及び上部封止剤とによって形成され
    ていることを特徴とする請求項３記載の半導体パッケー
    ジ。
  5. 【請求項５】 前記金属ラインは、アルミニウム、銅、
    ニッケル、クロム、チタン、金、白金、パラジウム、鉛
    及び錫からなる群から選択された断層構造、又はこれら
    の２個以上からなる多層構造であることを特徴とする請
    求項１記載の半導体パッケージ。
  6. 【請求項６】 前記ボールランドに接合補助層が形成さ
    れていることを特徴とする請求項１記載の半導体パッケ
    ージ。
  7. 【請求項７】 前記接合補助層は、銅／ニッケル／金、
    銅／ニッケル／金／クロム、銅／ニッケル／金／コバル
    ト、銅／ニッケル／金／錫、銅／ニッケル／金／クロム
    ／錫、銅／ニッケル／金／コバルト／錫及び銅／ニッケ
    ル／鉛からなる群から選択されたものであることを特徴
    とする請求項６記載の半導体パッケージ。
  8. 【請求項８】 前記半導体チップのボンディングパッド
    上に位置した金属ラインが部分的に露出するように、前
    記封止剤を部分的にエッチングしてビアホールが形成さ
    れ、このビアホールを通して露出した金属ラインと他の
    パッケージの半田ボールとが電気的に連結したスタック
    型となっていることを特徴とする請求項１記載の半導体
    パッケージ。
  9. 【請求項９】 ボンディングパッドが上部を向くように
    配置された上部半導体チップと、 この上部半導体チップの下面に接着され、上部半導体チ
    ップから露出するボンディングパッドが上部を向かうよ
    うに配置された下部半導体チップと、 前記上部半導体チップのボンディングパッドから下部半
    導体チップの両側壁まで延長され、上下の半導体チップ
    の各ボンディングパッドを電気的に接続する上部金属ラ
    インと、 前記上部金属ラインの下端と半導体チップの下面が露出
    するように全体をモールドする上部封止剤と、 前記半導体チップの下面に形成された絶縁層と、 前記絶縁層に蒸着され、一端が前記上部金属ラインの下
    端に電気的に接続された下部金属ラインと、 この下部金属ラインの一部が露出するように全体の下部
    をモールドする下部封止剤と、 この下部封止剤から露出した下部金属ラインの露出部分
    に形成された接合補助層と、 この接合補助層にマウントされた半田ボールとを備えて
    いることを特徴とする半導体パッケージ。
  10. 【請求項１０】 ボンディングパッドが上部を向くよう
    に配置された上部半導体チップと、 この上部半導体チップの下面に接着され、上部半導体チ
    ップから露出するボンディングパッドが上部を向かうよ
    うに配置された下部半導体チップと、 この下部半導体チップのボンディングパッドと下部半導
    体チップの両側壁に蒸着された上部金属ラインと、 この上部金属ラインと上部半導体チップのボンディング
    パッドを電気的に接続する金属ワイヤと、 前記上部金属ラインの下端と半導体チップの下面が露出
    するように全体をモールドする上部封止剤と、 前記半導体チップの下面に形成された絶縁層と、 この絶縁層に蒸着され、一端が前記上部金属ラインの下
    端に電気的に接続された下部金属ラインと、 この下部金属ラインの一部が露出するように全体の下部
    をモールドする下部封止剤と、 この下部封止剤から露出した下部金属ラインの露出部分
    に形成された接合補助層と、 この接合補助層にマウントされた半田ボールとを備えて
    いることを特徴とする半導体パッケージ。
  11. 【請求項１１】 ボンディングパッドが上部を向くよう
    に配置された半導体チップと、 一端が前記半導体チップのボンディングパッドに電気的
    に接続された金属ワイヤと、 前記半導体チップの下面に蒸着され、一端が前記金属ワ
    イヤに電気的に接続された金属ラインと、 この金属ラインが露出されたボールランドが形成される
    ように全体をモールドする封止剤と、 前記ボールランドにマウントされた半田ボールとを備え
    ていることを特徴とする半導体パッケージ。
  12. 【請求項１２】 ウェーハに形成された各半導体チップ
    間の部分にトレンチを形成し、このトレンチの内壁と半
    導体チップのボンディングパッド上に上部金属ラインを
    蒸着する段階と、 この段階で作製された全体の上部を上部封止剤でモール
    ドする段階と、 前記トレンチの底面と上部金属ラインとが露出するよう
    に、前記ウェーハを所定厚さだけ研磨して除去する段階
    と、 前記半導体チップの下面の一部に下部金属ラインを蒸着
    し、上部金属ライン及び下部金属ラインを電気的に接続
    する段階と、 前記下部金属ラインが露出するボールランドが形成され
    るように、全体の下部を下部封止剤でモールドする段階
    と、 前記ボールランドに半田ボールをマウントする段階と、 前記ウェーハに形成された各トレンチを切断して、個々
    の半導体チップに分離する段階とを備えていることを特
    徴とする半導体パッケージの製造方法。
  13. 【請求項１３】 前記ボールランドに接合補助層を形成
    する段階をさらに有していることを特徴とする請求項１
    ２記載の半導体パッケージの製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004080006A (ja) * 2002-06-18 2004-03-11 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2009004730A (ja) * 2007-06-22 2009-01-08 Ind Technol Res Inst 自己整合ウェハまたはチップ構造、自己整合積層構造およびそれを製造する方法
US7662670B2 (en) 2002-10-30 2010-02-16 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device
US7719102B2 (en) 2002-06-18 2010-05-18 Sanyo Electric Co., Ltd. Semiconductor device
US7795115B2 (en) 2005-12-28 2010-09-14 Sanyo Electric Co., Ltd. Method of manufacturing semiconductor device
US7919875B2 (en) 2003-08-06 2011-04-05 Sanyo Electric Co., Ltd. Semiconductor device with recess portion over pad electrode
JP2011135098A (ja) * 2011-03-22 2011-07-07 Seiko Instruments Inc ウエハレベルｃｓｐの製造方法
US8105856B2 (en) 2002-04-23 2012-01-31 Semiconductor Components Industries, Llc Method of manufacturing semiconductor device with wiring on side surface thereof

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10025774A1 (de) * 2000-05-26 2001-12-06 Osram Opto Semiconductors Gmbh Halbleiterbauelement mit Oberflächenmetallisierung
JP3405456B2 (ja) * 2000-09-11 2003-05-12 沖電気工業株式会社 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法
US6862189B2 (en) * 2000-09-26 2005-03-01 Kabushiki Kaisha Toshiba Electronic component, circuit device, method for manufacturing the circuit device, and semiconductor device
DE10120408B4 (de) 2001-04-25 2006-02-02 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip, elektronische Baugruppe aus gestapelten Halbleiterchips und Verfahren zu deren Herstellung
KR100830347B1 (ko) * 2001-09-11 2008-05-20 페어차일드코리아반도체 주식회사 디렉트 칩 어태치 패키지, 그 제조방법 및 스택트 디렉트칩 어태치 패키지
SG102639A1 (en) * 2001-10-08 2004-03-26 Micron Technology Inc Apparatus and method for packing circuits
SG142115A1 (en) 2002-06-14 2008-05-28 Micron Technology Inc Wafer level packaging
SG119185A1 (en) 2003-05-06 2006-02-28 Micron Technology Inc Method for packaging circuits and packaged circuits
TWI225696B (en) * 2003-06-10 2004-12-21 Advanced Semiconductor Eng Semiconductor package and method for manufacturing the same
DE10351028B4 (de) * 2003-10-31 2005-09-08 Infineon Technologies Ag Halbleiter-Bauteil sowie dafür geeignetes Herstellungs-/Montageverfahren
KR101001634B1 (ko) * 2003-12-19 2010-12-17 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
KR101122492B1 (ko) * 2004-11-16 2012-02-29 강준모 솔더 범프를 구비한 반도체 장치 및 그 제조방법
KR100871707B1 (ko) * 2007-03-30 2008-12-05 삼성전자주식회사 깨짐을 억제하는 몰딩부를 갖는 웨이퍼 레벨 패키지 및 그제조방법
CN101836289B (zh) * 2007-10-22 2012-07-18 日本电气株式会社 半导体装置
KR100988403B1 (ko) * 2008-04-29 2010-10-18 주식회사 네패스 반도체 패키지 및 웨이퍼 레벨 반도체 패키지 제조 방법
US8796137B2 (en) 2010-06-24 2014-08-05 Stats Chippac, Ltd. Semiconductor device and method of forming RDL along sloped side surface of semiconductor die for z-direction interconnect
CN104347542A (zh) * 2014-09-26 2015-02-11 上海朕芯微电子科技有限公司 五面包封的csp结构及制造工艺
EP3499552A1 (en) * 2017-12-14 2019-06-19 Nexperia B.V. Semiconductor device and method of manufacture
CN110010496B (zh) * 2018-12-26 2023-04-28 浙江集迈科微电子有限公司 一种带高密度侧壁焊盘的系统级封装互联结构的制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5280193A (en) * 1992-05-04 1994-01-18 Lin Paul T Repairable semiconductor multi-package module having individualized package bodies on a PC board substrate
JP3105089B2 (ja) * 1992-09-11 2000-10-30 株式会社東芝 半導体装置
JP3541491B2 (ja) * 1994-06-22 2004-07-14 セイコーエプソン株式会社 電子部品
US5747874A (en) * 1994-09-20 1998-05-05 Fujitsu Limited Semiconductor device, base member for semiconductor device and semiconductor device unit
US5581122A (en) * 1994-10-25 1996-12-03 Industrial Technology Research Institute Packaging assembly with consolidated common voltage connections for integrated circuits
JPH10135270A (ja) * 1996-10-31 1998-05-22 Casio Comput Co Ltd 半導体装置及びその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8105856B2 (en) 2002-04-23 2012-01-31 Semiconductor Components Industries, Llc Method of manufacturing semiconductor device with wiring on side surface thereof
JP2004080006A (ja) * 2002-06-18 2004-03-11 Sanyo Electric Co Ltd 半導体装置の製造方法
US7719102B2 (en) 2002-06-18 2010-05-18 Sanyo Electric Co., Ltd. Semiconductor device
US7662670B2 (en) 2002-10-30 2010-02-16 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device
US7919875B2 (en) 2003-08-06 2011-04-05 Sanyo Electric Co., Ltd. Semiconductor device with recess portion over pad electrode
US7795115B2 (en) 2005-12-28 2010-09-14 Sanyo Electric Co., Ltd. Method of manufacturing semiconductor device
JP2009004730A (ja) * 2007-06-22 2009-01-08 Ind Technol Res Inst 自己整合ウェハまたはチップ構造、自己整合積層構造およびそれを製造する方法
JP2012015551A (ja) * 2007-06-22 2012-01-19 Ind Technol Res Inst 自己整合ウェハまたはチップ構造の製造方法
JP2011135098A (ja) * 2011-03-22 2011-07-07 Seiko Instruments Inc ウエハレベルｃｓｐの製造方法

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Publication number Publication date
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KR100315030B1 (ko) 2002-04-24
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