TW444288B - Semiconductor wafer and semiconductor device provided with columnar electrodes and methods of producing the wafer and device - Google Patents

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TW444288B
TW444288B TW089101296A TW89101296A TW444288B TW 444288 B TW444288 B TW 444288B TW 089101296 A TW089101296 A TW 089101296A TW 89101296 A TW89101296 A TW 89101296A TW 444288 B TW444288 B TW 444288B
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film
layer
electrode
plating film
columnar
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Yoshihiro Ihara
Tsuyoshi Kobayashi
Shinichi Wakabayashi
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Shinko Electric Ind Co
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Description

4442 8 8 經濟部智慧財產尾員工消費合作社印製 A7 B7 五、發明說明(1 ) 本發明係有關於一具有柱狀電極之半導體晶圓,其用 於製造約與自晶圓上切下之晶片相同大小,亦稱之為蟲片 大小封裝結構的半導鱧元件,及製造此晶圓的方法。本發 明亦有關於一具有柱狀電極的半導體元件及其製造方法。 第πA至11G圖說明一製造具有柱狀電極,用於製造 晶片大小封裝結構之半導體晶圓的方法。第〖丨八圊顯示一 半導體晶圓10之部份放大區段,於該晶圓上形成電極終端 12(圖中僅顯示其一)及一保護層。一材料.,如聚亞胺係塗 佈於電極终端12及保護層14上,且該塗佈膜接著進行圖樣 化以形成一使電極終端12露出的絕緣層16(第11B圖)。一 導電層18接著藉由濺鍍形成覆蓋該露出之電極終端12及絕 緣層16(第11C圖),其在接下來的電鍍製程中做為一個電 力供應層。一光阻材料用於該導電層lg上以形成一光阻膜 ’其接著經圈樣化以形成一種用以形成線路圖樣的光阻圖 樣20(第11D圖)。使用該光阻圖樣20為一光罩,該導電層18 接著以電鍍方式鍍上銅以形成一圖樣化之銅金屬層22(第 11E圖)。該圊樣化之銅金屬層22於一端經由底下之導電層 18與該電子終端12連接,並具有一塊墊部份23於另一端, 於其上將要形成一柱狀電極。 接著,將該光阻圖樣20移除,並進一步形成光阻圖樣 26,其具有在塊墊部份23形成一柱狀電極的開口 26(第11F 圖)。此光阻圖樣薄膜26之厚度稍大於接下來要形成的柱 狀電極之厚度。一柱狀電極24接著以在露出之塊墊部份上 電鍍銅而於開口 26a中形成,所形成的柱狀電極24具有1〇〇 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 4 — — — —— — — —---I - - I II I - - 1ΙΙ11ΙΙ1» (請先閱讀背面之注意事項再填寫本頁)
At _B7_____ 五、發明說明(2) 微米左右的大小。該柱狀電極於其上表面具有一電鍵膜, 如鎳或鈀電鍍膜,其未示於第1 1.F圖中。接著將該光阻圖 樣26移除’且該露出之導電層1 8經蝕刻移除以提供一圖樣 化之線路27 ’其由銅金屬層22與底下之導電層is組成(第 11G 圖)。 以此方法’可獲得一半導體晶圓1〇’其上有數個與電 極終細12於一端連接之圖樣化線路27且在另一端有柱狀電 極24 ° 第12A及12B圖說明一種以樹脂封裝具有柱狀電極形 成之半導體晶圓10的方法。將該半導體晶圓1〇以具柱狀電 極24之面朝上的方式置於一底模31上。將一封裝樹脂材料 28供應至該晶圓1〇上,且該晶圓1〇在一具有封裝膜3〇黏於 其夾合面之上模與該底模31間與該樹脂材料28夾合,如第 12A圖所示。藉由此夾合,熔融的樹脂覆蓋在半導體晶圓 10的電極形成面上以封裝該面,如第12β圖所示。在封裝 完畢後’該具有封裝膜30黏著於其上的半導體晶圓1〇自想 31、32取出,而封裝膜30從該晶圓1〇撕下。用於固接的終 端(未示)’如焊接球,接著連接至柱狀電極24的上表面, 而該半導體晶圓10接著切割成各別的晶片以提供晶片大小 封裝結構。 在上述方去令,这柱狀電極24的上表面在半導體晶圓 1 〇封裝時以膜30覆蓋以便避免封裝樹脂28黏至柱狀電極24 的上表面。然而,由於柱狀電極24的高度不均,例如,在 封裝時s玄封裝祕脂會侵入柱狀電極2 4及封裝膜3 1的空隙間 (CNS)A i (210 >- J97 )--~-— 裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產"·_工消費合作社印制·14 4442 8 8 A7 _B7_ 五、發明說明(3 > ,而留在該柱狀電極24的上表面並黏在上面。 該封裝膜30在封裝後從已封裝半導體晶圓1〇上剝療以 藉由該樹脂黏至該膜上而除去留在柱狀電極24之上表面的 樹脂。然而,單藉由從已封裝半導體晶圓10剝除此封裝膜 30並無法完全移除留在柱狀電極24上表面上的樹脂。該柱 狀電極24的上表面係為要將一終端如焊接球銜接其上的連 接面’而黏在該柱狀電極24之上表面的樹脂會在柱狀電極 24連接至終端時引起問題。因此,柱狀電極24的上表面在 剝除該封裝膜31後要藉由如吹氣來加以清除》 然而’留在柱狀電極2 4上表面的樹脂即使經此種清洗 亦並非都可以完全除去。而過多用以完全除去枉狀電極24 上表面之樹脂的清洗步驟會引起如破壞封裝樹脂的問題。 如此,於傳統具有柱狀電極之半導體晶圓的製造方法 中有封裝樹脂留於柱狀電極之上表面而妨礙將柱狀電極連 接上銜接終端的問題》 本發明係欲解決前述之問題,且本發明之一目的為提 供一具有柱狀電極之半導體晶圓,該柱狀電極可滿意地連 接至銜接終端’並可提供具有較高之可靠度的晶片大小封 裝及一適於製造此種半導髏晶圆的方法。 本發明之另一目的為提供一半導體元件,其係使用此 種具有柱狀電極之半導艘晶圓’及一適於製造此種半導體 元件的方法。 因此’一方面’根據本發明之具有柱狀電極之半導體 晶圓可具一電極終端在其表面上形成,一絕緣膜形成以使 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -----------J'M ' I------^-------J '·、1 (諳先閱讀背面之注意事項再填寫本頁)
V 經濟部智慧財產>?:‘艮工消费合作社印製 A7 B7 五、發明說明(4 ) 該電極終端的頂部露出,圖樣化線路在該絕緣層上形成, 每個囷樣化線路於一端與電極終嫌連接,且在另一端丄形 成柱狀電極,及一封裝層形成以在使該柱狀電極之頂面露 出之情形下覆蓋該晶圓之該電極形成表面,其中該枉狀電 極係以鎳、或鎳合金、鈀、及金鍍膜連續形成於其上。 最好該鈀鍍膜之厚度為0.2微米或以下,且該金鍍膜 之厚度為0.001至0.1微米。 更佳為該鈀鍍膜之厚度為〇.〇5至0.1微米,且該金鍵 膜之厚度為0.01至0.05微米或以下。 另一方面,如上所述之具柱狀電極半導想晶囿係以本 發明之半導體晶圓製造方法所製成,該方法包括在已形成 電極終端之半導翘晶圓表面上形成一絕緣層,以使該電極 終端的頂部露出’形成一導電層於該電極終端與該絕緣層 上,形成一光阻囷樣於該導電層上,用該光阻圖樣做為光 罩及用該導電層做為一電力供應層,將導電層鍍上銅以形 成一端與電極終端經底下導電層連接的圖樣化銅金屬層, 除去該光阻困樣,形成另一光阻圖樣於該圈樣化銅金屬層 及該導電層上,該另一光阻圖樣具有開口以在該銅金屬層 之另一端形成柱狀電極’藉由使用該導電層做為一電力供 應層進行電鍍以於該銅金屬層之該另一端上的開口尹形成 銅柱狀電極,形成一鎳電鍍膜或鎳合金電鍍膜於該柱狀電 極之頂面,連續形成一鈀電鍍膜及一金電鍍膜於該鎳電鐘 膜或鎳合金電鍍膜上,除去該另一光阻圊樣,除去該露出 之導電層,及封裝該晶圓之該電極終端形成面以於該柱狀 本紙張尺度適用中國國家標準(CNS)A4规格(210 X 297公釐) -------------裝--------訂-- - ----線 (請先閱讀背面之注意事項再填寫本頁) 4442 88 A7 五、發明說明(5 ) 電極之頂部露出金膜。 在另一方面,一根據本發明之具柱狀電極半導體蟲園 具有電極終端形成於其表面,一絕緣膜形成以使該電極終 端的頂部露出’圔樣化線路在該絕緣層上形成,每個圊樣 化線路於一端與電極終端連接,且在另一端上形成柱狀電 極’及一封裝廣形成以在使該柱狀電極之頂面露出之情形 下復蓋該晶圓之該電極形成表面,其中該柱狀電極係以一 電鍍焊接臈提供於其上。 最好’該電鍍焊接骐自該封裝層之外表面伸出,且該 電鍍谭接膜與一底下該柱狀電極之膜頂端,其上形成該電 鍵坪接膜’其間的介面係位於該封裝層的外表面下。 最好,一鎳電鍍膜或鎳合金電鍍膜形成為該電鍍焊接 膜下的一層。 亦最好’一鈀電鍍膜形成為該電鍍焊接膜下的一層, 且一鎳電鍍膜或鎳合金電鍍膜形成為該鈀電鍍膜下的一層 〇 亦最好,一金電鍍膜形成為該電鍍焊接膜下的一層, 且一鎳電鍍膜或鎳合金電鍍膜形成為該金電鍍膜下的一層 0 亦最好,一金電鍍膜形成為該電鍍焊接膜下的一層, 一鈀電鍍膜形成為該金膜下的一層,且一鎳電鍍膜或鎳合 金電鍍膜形成為該鈀電鍍膜下的一層。 在另一方面,如上所述之具柱狀電極半導體晶圓係以 本發明之半導體晶圚製造方法所製成,該方法包括在已形 衣纸張尺度適用中國國家螵準(CNS)A4規格(210x 297公爱) .g ---------I---—V.裝--- <請先閱讀背面之注意事項再填寫本頁) 訂· --線 經濟部智慧財產局員工消費合作社印製 五 經濟部智慧时產尾I工消費合作社印製 A7 B7 發明說明(6) 成電極終端之半導體晶圓表面上形成一絕緣層,以使該電 極終端的頂部露出’形成一導電痞於該電極終端與該龟緣 層上’形成_光阻囷樣於該導電層上,用該光阻圖樣做為 光罩及用該導電層做為一電力供應層,將導電層鍵上銅以 形成一端與電極終端經底下導電層連接的圖樣化銅金屬層 ’除去該光阻圖樣’形成另一光阻围樣於該围樣化鋼金屬 層及該導電層上’該另一光阻圖樣具有開口以在該鋼金屬 層之另一端形成柱狀電極,藉由使用該導電層做為一電力 供應層進行電鍍以於該銅金屬層之該另一端上的開口中形 成一柱狀電極之銅部份,形成一電鍵膜於該柱狀電極之銅 部份的頂面,形成一電鍍焊接膜於該電鍍膜頂上,除去該 另一光阻困樣’除去該露出之導電層,及封裝該晶圓之該 電極終端形成面以於該柱狀電極之頂部露出該電链焊接膜 〇 於再另一方面,本發明提供一半導體元件,其具有電 極終端形成於一半導體基材表面上,該半導體基材如一自 其上具有數個半導體元件一起製造之半導體晶圓分離出的 基材’ 一絕緣膜形成以使該電極終端的頂部露出,圓樣化 線路在該絕緣層上形成’每個圖樣化線路於一端與電極終 端連接’且在另一端上形成柱狀電極,外部連接終端連接 至該柱狀電極之頂部,及一封裝層形成以在使該外部連接 終端露出之情形下復蓋該晶圓之該電極形成表面,其中該 柱狀電極頂面及該外部連接终端間的介面係位於該封裝層 的外表面下。 本紙張又度適闬中國國家標準(CNS)A4規格(210 « 297公釐) I I---------I — I - I I --------------線 (請先閱讀背面之注意事項再填寫本頁) 9 4442 88 經濟部智慧財產局員工消費合作社印製 A7 B7_____ 五、發明說明(7 > 本發明之半導體元件可藉由一方法製造,包括在已形 成電極終端之半導雜晶圆表面上电成一絕緣層,以使读電 極終端的頂部露出’形成一導電層於該電極終端與該絕緣 層上’形成一光阻圖樣於該導電層上,用該光阻圖樣做為 光革及用該導電層做為一電力供應層,將導電層鍍上銅以 形成一端與該電極終端經該下層導電層連接的圖樣化銅金 屬層’除去該光阻圖樣,形成另一光阻圊樣於該圖樣化銅 金屬層及該導電層上’該另一光阻圖樣具有開口以在該銅 金屬層之另一端形成柱狀電極,藉由使用該導電層做為一 電力供應層進行電鍍以於該銅金屬層之該另一端上的開口 中形成一柱狀電極之銅部份,形成一電鍍膜於該柱狀電極 之銅部份的頂面,形成一電鍍焊接膜於該電鍍膜頂上,除 去該另一光阻圈樣,除去該露出之導電層,封裝該晶圓之 該電極終端形成面以於該柱狀電極之頂部露出該電嫂焊接 膜’以藉此提供一具有柱狀電極之半導體晶圓,連接一外 部連接終端至每個該柱狀電極之該電鍍焊接膜的頂面,及 切割該晶圆成各別的晶片。 圖示簡要說明 上述及其他本發明之目的與優點可藉參考以下配合參 圖示之詳細敘述讓熟此技術者更為了解與認識。 第1圖為說明本發明之一半導體晶圓實施例之說明圖 不, 第2囷為在第1圊的半導體晶圓中標明A部份之放大圊 示; 本纸張尺度適用中國0家標準(CNS>A4規格(210 X 297公釐〉 10 !1! — 11_!》裝— i 丨訂!--I I--線_ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財壹"憂工消費合作.钍£ k A7 B7 五、發明說明(8 ) 第3 A至3D圖顯示一製造第丨及2圊說明之半導體晶圓 的方法; - 第4圖以圖示說明本發明另一半導體晶圓實施例: 第5圖為在第4圖的丰導體晶圓中標明b部份之放大圖 示’說明本發明之柱狀電極之一實施例; 第6圖顯示一本發明中之具有外部連接終端之柱狀電 極》 第7圖顯示本發明之另一柱狀電極的實施例; 第8圖顯示本發明再另一柱狀電極的實施例; 第9A至9D圖顯示一製造第4及5圖說明之半導體晶圓 的方法; 第10A及10B圖為用於本發明半導體晶圓之柱狀電極 的惻面圖; 第11A至11G圖以圖示說明一製造具有柱狀電極之半 導體晶圊的方法; 第12A至12B圖以圖示說明一封裝具有柱狀電極之半 導體晶圓的方法。 參考第1及2圖敘述本發明之半導體晶圓,其特徵在於 其柱狀電極。此半導體晶圓與前述習知半導體晶圓在結構 上大致相同除了該電鍍膜連續形成於該柱狀電極的頂面。 因此’以下之敘述主要包括有關該柱狀電極的頂上電鍍膜 結構,而其中與前述參考第Π圊的習知半導體晶圓中相同 的部件則使用相同的元件標號。 如第1圖所示其以圖示說明根據本發明之具柱狀電 ^*^5 3 园 1 家棵準規格 mo X .J97 公笔) π ---------------------訂---1 I Ϊ I I I {請先閱婧背面之达意事項再填寫本頁) 4442 8 8 經濟部智慧財產局員工消費合作钍印製 12 A7 ---B7______ 五、發明說明(9 ) 極24的半導體晶圓10,及將第1圖之A部份放大圖的第2圖 争,本發明之半導體晶圊1〇包括:_保護層14形成於該晶圓 的上方以便使已形成於其上的電極終端(未示)露出,一絕 緣膜16形成以使電極終端的頂部露出,圖樣化線路27形成 於該絕緣膜16上,每個圖樣化線路27在一端與電極終端連 接,而在其另一端上有柱狀電極24形成,及一封裝層28形 成以在使該柱狀電極24之頂面露出之情形下覆蓋該晶圓1〇 之電極形成表面。如圊所示,所有相鄰之柱狀電極24間的 空間均以封裝層28之樹脂填滿,該封裝層樹脂封裝該晶圓 10的電極形成表面。 此實施例之半導體晶圓10的特徵包括該柱狀電極24具 有一與主導電部份相同之銅部份及一置於該銅部份4〇之電 錢膜部份41 ’並包括一鎳膜(或錄合金膜)於該銅部份24之 頂部’一把電鍍膜44於該鎳膜42上,及一金電鍍膜46於該 鈀膜44上。 在柱狀電極的銅部份40頂部提供一或多層電鍍膜為習 知。例如’習知已有在一柱狀電極提供鎳與金兩層薄膜或 鎳與鈀兩層薄膜·>不似此種習知具有兩金屬薄膜之柱狀電 極’本發明之柱狀電極具有三種鎳、鈀及金薄膜。於本發 明中,藉由柱狀電極24,其具有銅部份40及連續形成於銅 部份40上之包括鎳膜42、鈀膜44及金膜46之電鈒膜部份41 ’該晶圓10可得到柱狀電極,其能滿意地連接至一用以將 晶圓衝接至一基材上的外部連接終端,如焊接球。 如上所述傳統柱狀電極在其頂端具有兩鎳與鈀或金之 張尺度適用中國國家標準(CNS)A4規格(21〇x 297公釐) Φ :裝--------訂---------線— (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明說明(10) 金屬膜,該金屬做為所謂阻障金屬。該鎳獏用以防止焊料 (一外部連接終端材料)之擴散’而鈀或金骐用以增進柱狀 電極受焊料的可溼性以將焊料有力的連捿至枉狀電極上。 於此種具有兩溥骐之柱狀電極中’該鈀或金膜之厚度為 微米或更厚(如金膜〇,1至0.15微米而鈀臈為〇 2微米或更厚) 以提供令人滿意的焊料連接至電極。然而纪與金都相當昂 貴。此外,鈀在增加焊料可濕度上效果不佳,而金因為在 焊料再熔時形成Au-Sn合金,因此,特別是在金厚度較大 時1而會造成焊料連至柱狀電極之連結力變弱。 相反的’如上述本發明之實施例中,當電鍍膜部份4 i 具有一鎳(或鎳合金)電鍍膜42、鈀電鍍膜44及金電鍍膜46 之三層結構,該鈀膜44厚度為0.2微米或以下,最好為〇.〇5 至1微米’其大約為兩層結構之電鍍膜部份中的鈀層的一 半厚。於本發明之三層結構中’該金膜46的厚度亦可具有 0.001至0.1微米之相當小的厚度,最好為〇〇1至〇〇5微米 。該三層結構中的鈀膜44之厚度可如此小的原因為該柱狀 電極24党焊料潤濕程度,相較於在鎳膜上只用鈀膜之兩層 結構’可有效地藉由位於鈀膜44上方的金膜46獲得改善。 亦應注意到纪與金膜的總厚度可小於〇. I微米。 當焊接球做為一外部連接終端而接至一柱狀電極後, 該金電錢膜46及鈀電鍍膜44的材料均擴散至熔融烊料以藉 此使該焊接球形成有力連結至該鎳電鍍膜42(或鎳合金電 鍵膜如Ni-Co合金)如此,該金電鍵膜46及把電鍍膜44可 增進錄膜受焊料潤濕的程度’且當該金電鍍膜46提供於該 HI — — — — — — — — —— — -----I I I 訂 — — — — — — — 丨 (請先閱讀背面之注意事項再填寫本頁) 4 4428 經濟部智慧財產^員工消費合作社印4'ΙΛ A7 B7 五、發明說明(11) 電鍍膜部份41的外表面時,如上述實施例所述,即使鈀膜 44厚度較小於鎳膜42上只用鈀膜44的例子亦可得到足夠的 澗濕度。此外,厚度與一快閃電鍍膜一樣小的金膜可提供 很好的焊接性。 藉由使用該電鍍鈀膜44及該電鍍金膜46改善焊接可 濕性,可穩固連接一外部連接終端如一焊接球至柱狀電極 24即使該榭脂28或多或少在封裝半導體晶圓1〇時黏著至柱 狀電極頂上之電鍵膜。因此,在封裝半導體晶圓10後,就 不需要過度清除形成於柱狀電極24頂上的電鍍膜部份41, 以完全除去留在電鍍膜部份41表面上的樹脂。 樹脂28對金電鍍膜46表面的黏著度低且,因此在該電 鍍膜部份41表面提供金電鍍膜46,藉由使樹脂在半導體晶 圓10電子終端形成面之封裝完成後移除該封裝膜時黏著至 封裝膜而非該金膜,便可輕易地剝除留在金屬電鍵膜46表 面與封裝膜間的樹脂,並可防止該樹脂28殘留在該金電鍵 膜46表面上。 第3A至3D圖說明本發明具柱狀電極半導體晶圓之一 製造方法實施例。此方法與傳統製造具柱狀電極半導逋晶 圓之方法類似’除了在柱狀電極24上形成電鍍膜部份41。 因此,第3A至3D圖主要說明該電錢膜部份41的步驟。 第3A圖說明一在半導體晶圓丨〇之電極終端形成面的 導電層18上形成圖樣化銅層22的情形,該銅層22於一端以 經由該導電層18與一半導體晶園1〇的電極終端電性連接, 接著形成一光阻圖樣26,該光阻圖樣26在該銅層22的另一 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 14 ^^1 n n ^^1 ^^1 ^^1 ^^1 ^^1 ^^1 ^^1 VI* IV ^^1 ^^1 ^^1 ^^1 ^^1 I ^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財4局員工消費合作钍·-n A7 B7 五、發明說明(I2) 端要形成柱狀電極位置具有一開口或洞口 26a。 在形成具有開口 26a的光阻圓樣26後,該露出之銅唐22 另一端以導電層18做為電力供應來源層電鍍上銅以形成電 鍍銅部份40,如第3B圖所示。該電鍍銅部份4〇即柱狀電 極主要導電部份,且係藉由在露出的銅層22部份上沉積或 增填電鍍銅至該電鍍銅約可填滿該開口 26a的高度。大致 上,枉狀電極的高度約為1〇〇微米,而因此該光阻圊樣26 亦以約100微米厚度形成。 一電銀獏部份41接著藉由在該電鍍銅部份頂連續鍍上 錄、及金棋而形成’如第3C圖所示。如此’該電鑛膜41 部份具有一鎳電鍵膜或Ni-Co合金電鍵膜42、纪電鍵膜44 及金電鍵膜46之三層結構。例如,該錄、纪及金膜42、44 及46厚度分別約為3微米、〇.05微米及〇 〇〖微米。 在形成該電鍍膜部份41後,移除該光阻圖樣26,接著 以導電層18上的銅層22之圖樣蝕刻露出的導電層18以形成 圖樣化線路27 ’並提供一具柱狀電極24之半導體晶圓,其 柱狀電極24具有含電鍍鎳 '鈀及金42 ' 44及46三層結構之 電鍍膜部份41於其上,如第3D圖所示。該導電層18之厚 度在0.05微米的程度’其較該柱狀電極24及該圖樣化銅層 二之厚度薄很多’且因此在不以任何材料如光阻保護覆蓋 該柱狀電極24及銅層22的情況下也只有該導電層1 8遭钱刻 移除。 本發明之電鍍膜部份41的形成可使用傳統在銅層2 2露 出端電鍍鋼的電鍍製程1且可輕易形成電鍍鎳、鈀及金42 、乂 m 因孓揉皋(CNS)A.l 規恪(.2K5 X J97 ·) 15 -------------裝--------訂---------線 (請先閱讀背面之;i意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4442 8 8 A7 B7 - ^ 五、發明說明(u) 、44及46之三層結構。 當該柱狀電極24如上形成後·,藉由使用封裝樹脂边如 前述參考第12圖讓柱狀電極24頂端的金膜露出的方式封裝 該半導體晶圓10上具有柱狀電極24的面,可獲得一半導體 晶圓成品。 一用以銜接之外部連接終端,如焊接球繼而接在已封 裝半導體晶圓10之每個柱狀電極24上,且該半導體晶圓1〇 切割成各別的晶月以提供具有柱狀電極之晶片大小半導體 元件。 參考第4及5圖,其說明本發明之半導體晶圓另一實施 例。此半導體晶圊’其亦可用於製造晶片大小結構,具有 與前述習知半導體晶圓相同的結構,除了柱狀電極的結構 。因此’以下之敘述主要包括有關該柱狀電極的結構,而 其中與前述參考第11圖的習知半導體晶圓中相同的部件則 使用相同的元件標號。 如前所述,一半導體晶圓10包括一保護層14形成於該 晶圓的上方以便使已形成於其上的電極終端(未示)露出, 一絕緣膜16形成以使電極終端的頂部露出,圖樣化線路27 形成於該絕緣膜16上,每個圖樣化線路27在一端與電極级 端連接’而在其另一端上有柱狀電極24形成,及一封裝層 28形成以在使該柱狀電極24之頂面露出之情形下覆蓋該晶 圓ίο之電極形成表面。如圖所示,所有相鄰之柱狀電極24 間的空間均以封裝層28之樹脂填滿,該封裝層樹脂封裝該 晶圓10的電極形成表面。 * ! i ! I I — I ! _ I I I I 丨 11 - 11 I I I 1 I - ' (請先閱讀背面之注意事項再填寫本頁)
經濟部智慧財產"8工漓f合汴钍 A7 B7 五、發明說明(Μ) 第5圖顯示第4圖中半導體晶圓之—放大部份。此半導 體晶圓10的特徵在該柱狀電極24的基底部份(一主要導電 部份)由電鍍銅製成,形成一電鑛銅部份40,及於該銅部 份40上連續提供一鎳膜或鎳合金膜42、一鈀電鍍膜44及一 金電鍍膜46以形成一電鍍膜部份41。 如上所述’在柱狀電極24之銅部份40頂部提供一或多 層電銀膜為習知。例如’在銅部份4〇上提供一用以防止焊 料擴散之鎳電鍍膜或鎳合金電鍍膜,及一用以增進電極24 受焊料潤濕度的電鍍鈀膜提供於鎳膜以在整體上增進該柱 狀電極24與焊料間的連接。 於本發明之實施例中,柱狀電極24上連續提供鎳、鈀 及焊料膜42、44及47。這些膜製成的電鍍膜部份其結構特 徵在於該電鍍焊料膜47係提供於最外層以具有相當大的厚 度’而該電鍍焊料膜47及其下的鈀膜44間的介面係位在低 於該封裝樹脂層28外表面高度的高度位置。於第5圖中, 焊料膜47及鈀膜44間之界面與該封裝樹脂層28之高度差以 d來表示。此高度差d可主要參考該樹脂封裝層28的高度來 加以決定’且在封裝層28厚度為1〇〇微米厚時可約為1〇微 米。 如上所述,該鎳電鍍膜42主要為防止焊料擴散,該把 電鍍膜44目的為了增加焊料濕潤度,而該電鍍焊料膜47目 的為了進一步增進柱狀電極24受焊料銜接終端,如焊焊接 球潤濕的程度以有力的將該終端連接至柱狀電極。 第6圖顯示一焊接球50連接至一柱狀電極24。藉由再 -------------裂--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 17 444288 Α7 Β7 經濟部智慧时產思員工消費合作社印裂 五、發明說明(15) 熔該焊接球50 ’電鍍焊料膜47(第5圖)的焊料與該鈀電鍍 膜44(第5圖)的鈀材料擴散至焊接球5〇之熔融焊料中,·且 該焊接球50的堅實的連接至該柱狀電極24的鎳電鍍膜42上 β以此方法,利用烊接球形成一外部連接終端的焊接點。 由於焊料膜47及鈀膜44間之界面在焊接球進行再熔前 低於封裝樹脂層28之外表面,該焊接球50以其底部伸入該 樹脂層28内(低於該樹脂層28之外表面)連接至柱狀電極24 °如此’該焊接球50連接至柱狀電極24的位置受一以樹脂 層28為側壁而一鎳電鍍膜為底之凹陷處支撐,且因此該焊 料50可受到堅固的支撐而增進對外力的承受埘力。 如上參考第12圊所示,該具有柱狀電極之半導體晶圓 以樹脂材料28藉由上模32與底模31夾合進行樹脂封裝。在 封裝時,該封裝膜30受到擠壓,且該柱狀電極24或多或少 伸進該封裝膜30。結果,該已封裝之半導體晶圓其具柱狀 電極24頂端或多或少伸出該樹脂層28之外表面。藉由此據 有此頂端伸出的柱狀電極24,一銜接终端,如一焊接球連 接至該柱狀電極24的伸出頂端,而若該樹脂殘留在該柱狀 電極24之頂端’則該銜接終端底部與柱狀電極24頂端的接 觸面積減少,且該終端與電極間的連接亦更為脆弱。 相對的’當電鍍膜47提供於該電極24的頂端時,如本 發明*封裝樹脂從未留在焊料膜46下的薄膜上,而因此可 將焊接球50堅實的接至其下層鎳膜的整個頂表面,如第6 圖所示。此外,根據本發明該焊接球50係連接在柱狀電極 24上’該焊接球50之底部伸入以樹脂層28為側壁而一鎳電 本紙張尺度適用中國國家標準(CNTS)A4規袼(210 X 297公釐) 18 ^1 ^1 —^1 ^1 ^^1 ^1 ·1_· n 11 ^^1 ^1' ϋ ι< _is al- 扣 Jos * n I ^^1 I if (請先閱讀背面之注咅?事項再填寫本頁) 經濟部智慧財產工消費合fi社,^11¾ A7 ___B7__ 五、發明說明(Ιό) 鑛膜為底之凹陷處,而因此該連接之焊接球50由受邊璧穩 固支撐。藉此相互增長作用,銜接終端與柱狀電極間的連 結力可大幅增加。 該電鍍鎳、鈀及焊料膜42、44、47可具有適當的厚度 。例如’該電鍍鎳、鈀及焊料膜42、44、47的厚度分別為 3、0.1 5及3微米。 將焊接球50連接至柱狀電極24後,焊接球50與柱狀電 極24間介面之高度係準確地在連接前鎳電鍍膜42與鈀電鑛 膜44間介面的位置,因為鈀電鍍膜44之鈀在連接焊接球5〇 時擴散至熔融焊料中。對於電鍍焊料膜47的形成,由於鈀 電鍍膜44的厚度較電鍍焊料膜47的厚度小很多,柱狀電極 24形成注意電鍍焊料膜47之底部高度或鎳電鍍膜42之頂高 度即已足夠ϋ 可以一金電鍍膜取代該電鍍膜部份41之鈀電鍍膜44如 第5圖所示。在使用該金電鍍臈的情況下’其厚度可與鈀 電鍍膜44的厚度相同。如鈀電鍍膜,該金電鍍膜可增進鎳 膜受焊料潤濕的程度,且可提供滿意地銜接終端如焊接球 至柱狀電極24之連接。 第7圖說明根據本發明之半導體晶圓1〇之另—柱狀電 極24。此實施例令,該柱狀電極24具有一鎳電鍍獏42、— 鈀電鍍臈44、一金電鍍膜48及一電鍍焊料膜47連續形成於 柱狀電極24之頂部。該電鍍焊料膜47與金電鍍獏48間介面 高度低於樹脂層28的外表面高度,如前述實施例。 當金電鑛獏48提供於鈀電鍍膜44上,如此實施例所示 --------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁> 4442 8 8 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(17) ,鈀電鍍膜44的厚度可比沒有使用金電鍍膜48的厚度小。 此實施例中,電鍍鎳、鈀、金、嫜料膜42、44、48、47之 厚度舉例來說可為3、0_05、0.01及3微米。如此當提供把 及金電鍍膜44及48時’各層膜之厚度可減少,而柱狀電極 受焊料潤濕的程度會增加’因而產生焊接球穩固地連接至 柱狀電極24。 第8圖說明根據本發明之半導體晶圚10另一柱狀電極 24。於此實施例中,該柱狀電極24具有一鎳電鍍膜42及一 電鍍焊料膜47。如此,該電鍍膜部份包括兩層鎳與焊料電 鍍膜42及47且因而此實施例使得半導體晶圓1〇的製程較為 簡單且降低生產成本。 此實施例中鎳電鍍膜與電鍍焊料膜42及47之厚度舉例 來說均為3微米。該電鍍焊料膜47與鎳電鍍膜47間介面高 度低於樹脂層28的外表面高度,如前述實施例。 如同可由前述說明而了解,於本發明之具有焊料頂膜 之柱狀電極實施例令,提供於該柱狀電極頂的電鑛膜部份 必須包括至少鎳與焊料膜42及47,而該焊料膜47置於該電 鍍膜部份的最頂端。一層或多層用於增家柱狀電極受焊料 潤漁的材料膜’上述把或金膜可置於該錦與焊料膜42及47 間。 第9 A至9D圖說明製造具有如上所述頂端有一包括錦 與烊料膜之電鍍膜部份的柱狀電極之半導體晶圓製造方法 。此方法與傳統製造具柱狀電極半導體晶圓之方法類似, 除了在柱狀電極24上形成電鍍膜部份41。因此,第9八至9〇 表纸張尺度適用中國國家標準(CNS)A4規格(210 * 297公爱) -------------1 I ---—--- I 訂-------I I I 1 <請先閱讀背面之注意事項再填寫本i ) 20 A7 ---.___B7 _ 五、發明說明(18) 圖主要說明該電鍍膜部份4丨的步驟。 (請先閱讀背面之注意事項再填寫本頁> 第9A圖說明—在半導體晶圆1〇之電極終端形成岳的 絕緣層16上形成圖樣化銅層22的情形,該銅層22於一端以 經由该導電層18與一半導體晶圓1〇的電極終端電性連接’ 接著形成一光阻圖樣26,該光阻圖樣26在該銅層22的另一 端要形成柱狀電極位置具有一開口或洞口 26a。 在形成具有開口 26a的光阻圖樣26後,該露出之鋼層22 另端以導電層18做為電力供應來源層電鍍上銅以形成電 鍍銅部份40,如第9B圖所示^該電鍍銅部份4〇即柱狀電 極主要導電部份,且係藉由在露出的銅層22部份上沉積或 增填電鍍銅至該電鍍銅約可填滿該開口 26a的高度^大致 上,柱狀電極的高度約為1〇〇微米,而因此該光阻圖樣26 亦以約100微米厚度形成。 電鑛膜部份接著藉由電鍍形成。於此處說明之實施 例,一鎳電鍍膜(或Ni-Co合金電鍍膜)42 ' 一鈀電鍍膜44 及一電鍍焊料獏47連續形成於一電鍍銅部份4〇以題供該電 鍍膜部份41,如第9C圖所示。該電鍍鎳、鈀及焊料臈42 、44及47厚度分別約為3微米、〇〇5微米及3微米。 經-部智^.!財產"-3、工消費全作吐,-,;賢 在形成該電鍍膜部份41後,移除該光阻圖樣26,接著 以導電層18上的銅層22之囷樣蝕刻露出的導電層18以形成 圊樣化線路27 ’並提供一具柱狀電極24之半導體晶圓,其 柱狀電極24具有含電鍍鎳、鈀及焊料骐42、料及^連績三 層結搆之電鍍膜部份41於其上,如第9D圖所示。該導電 層18之厚度在〇.05微米的程度,其較該柱狀電極24及該 21 4442 8 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(19) 樣化銅層22之厚度薄很多,且因此在不以任何材料如光阻 保護覆蓋遠柱狀電極24及銅層22的情況下也只有該導食層 18遭蝕刻移除。 由此得到的半導體晶圓1〇接著利用封裝樹脂以如前述 讓柱狀電極24頂端的焊料膜47露出的方式封裝該半導體晶 圓10上具有柱狀電極24的面,以提供一如第4圖所示之具 柱狀電極之半導體晶圓。 傳統具有柱狀電極之半導體晶圓製造方法可在稍加修 改後用於上述之方法。 對於本發明之鎳電鍍膜42之形成,金屬鎳或一鎳合金 如選擇性含P、S或其類似物之Ni-Co合金可加以使用。 對於電鍍焊料膜47之形成可使用含鉛的焊料如Sn_Pb 焊料或一無鉛焊料,如Sn_Ag焊料。 一用以銜接之外部連接終端,如焊接球繼而接在已封 裝半導體晶圓10之每個柱狀電極24上,且該半導體晶圓i 0 切割成各別的晶片以提供具有柱狀電極之晶片大小半導體 元件。外部連接終端的連接與半導體晶圓的切割係為熟此 技藝者所熟知’因此不需在此加以贅述。 於本發明中’雖然要連接一外部連接終端之電極稱為 柱狀電極’然而該電極可具有各種載面形狀。大致來說, 連接至一外部連接終端之電極如烊接球具有圓形截面,如 第10B圖所示,其顯示立於一圖樣化線路27上一端之塊墊 27a上而形成之柱狀電極24放大截面圖。半導體晶圓上置 有柱狀電極24的一面以樹脂封裝,該樹脂填滿相鄰柱狀電 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 22 11!! ^^------!訂------線 (請先閱讀背面之注意事項再填寫本頁) A7
五、發明說明(20) 經^耶智慧时產"3工"'費合作社";;^ 極24間的空隙,如第1及2圖所示。然而,既然通常樹脂對 金屬的黏著度並無到滿意之程度.,柱狀電極24邊壁與樹脂 層28間的介面會被用於連接一外部連接終端與該柱狀電極 24之材料,如一焊接材料滲透或會吸收水氣。因此,就會 產生降低連接一外部連接終端至柱狀電極之可靠度的問題 了。 第1OA圖說顯示無此問題之柱狀電極24結構,其大代 表一具有非圊形截面或非平整面邊壁之柱狀電極實施例。 如此,藉著使用具有非平整面邊壁之柱狀電極24,柱狀電 極24之邊壁與樹知層28間的接觸面積增加,而柱狀電極μ 之邊壁讓樹脂層28之固定作用改善,因而增加柱狀電極24 之邊壁與樹脂層28間之黏著性。 柱狀電極24之邊構形係由光阻26之開口 26a的形狀來 決定,如第3圖所示,且因此藉由形成具適當形狀之開口 2 6 a 之光阻26,具有非平整邊壁構形之柱狀電極24可輕易獲得 。亦可輕易形成一具有任何形狀之開〇的光阻圖樣。 為了進一步增進柱狀電極24對樹脂層28的黏著性,藉 由在柱狀電極24形成及除去光阻層26後使用一技術如電衆 燃燒可有效使柱狀電極24之邊壁變為粗糙。 如前所述,本發明提供一具有改良焊料可濕性之柱狀 電極的半導體晶圓,其可使一外部終端如一焊接球穩固地 連接其上,並可提供一具更高可靠度之晶片大小半導體元 件。 ----------------------^訂---------線 (請先閱璜背面之注意事項再填寫本頁) 3 f二連円家蟑l(CNSh\4規格 J97々笔) 經濟部智慧財產局員工消費合作社印製 4442 88 A7 _B7_ 五、發明說明(21) 元件標號對照 10…半導體晶圓 2 7 a…塊塑* 12…電極終端 28…封裝材料 14…保護層 30…封裝膜 16…絕緣層 31…底模 18…導電層 32…上模 20、26…光阻圖樣 41…電鍍膜部份 22…銅層 42…鎳(合金)電鍍膜 23…塊墊部份 44.··鈀電鍍膜 24…柱狀電極 46、48…金電鍍膜 26a…開口 47…電鍍焊料膜 27…圖樣化線路. 50…焊接球 (請先閱讀背面之注意事項再填寫本頁) 本紙張&度適用中國國家標準(CNSM4規格(2】0 X 297公茇) 24

Claims (1)

  1. 4442 8 8 A8 B8 C8 D8 六、申請專利範圍 1· 一種具有柱狀電極之半導體晶圓,其具一電極終端在 其表面上形成,一絕緣膜形成以使該電極終端的^部 露出’圖樣化線路在該絕緣層上形成,每個圊樣化線 路於一端與電極終端連接,且在另一端上形成柱狀電 極’及一封裝層形成以在使該柱狀電極之頂面露出之 情形下覆蓋該晶圓之該電極形成表面,其中該柱狀電 極係以__錄、或鎳合金 '鈀、及金鍍膜連續形成於其上 Q 2. 如申請專利範圍第1項之半導逋晶圓’其中鈀鍍膜之厚 度為0.2微米或以下,且該金鍍膜之厚度為〇〇〇1至〇1 微米。 3. 如申相專利範圍第1項之半導體晶圓,其中該纪鍵膜之 厚度為0.05至0.1微米,且該金鍍膜之厚度為〇〇1至〇〇5 微米或以下。 4. 一種具有柱狀電極之半導體晶圓的製造方法’該晶圓 具一電極終端在其表面上形成,—絕緣膜形成以使該 電極終端的頂部露出,圖樣化線路在該絕緣層上形成 ,每個圖樣化線路於一端與電極終端連接,且在另一 端上形成柱狀電極,及一封裝層形成以在使該柱狀電 極之頂面露出之情形下覆蓋該晶圓之該電極形成表面 ,該柱狀電極係以鎳、或鎳合金、鈀' 及金鍍膜連續 形成於其上,該方法包括: 在已形成電極終端之半導體晶圓表面上形成 —絕緣層,以使該電極終端的頂部露 本坟張ms甲中围S家標道(CNS)A4規格(210 X 297公复) I ------it------— — —^1 . {請先閱讀背面之注意事項再填寫本頁) 25 A8 B8 C8 D8
    、申請專利範圍 之 頂面 形成一導電層於該電極終端與該絕緣層上, 形成一光阻圖樣於該導金層上, ‘ 用該光阻圖樣做為光罩及用該導電層做為一電力 供應層 > 將導電層鑛上銅以形成_端與電極終端經底 下導電層連接的圖樣化銅金屬層,除去該光阻圖樣, 形成另一光阻圖樣於該圖樣化銅金屬層及該導電 層上,泫另一光阻圊樣具有開口以在該銅金屬層之另 一端形成柱狀電極, 藉由使用該導電層做為一電力供應層進行電鍍以 於》玄鋼金屬層之該另—端上的開σ中形成銅柱狀電極 形成一鎳電鍍膜或鎳合金電鍍膜於該柱狀電極 連續形成一鈀電鍍膜及一金電鍍膜於該鎳電鍍膜 或鎳合金電鍍膜上, 除去該另一光阻圖樣, 除去該露出之導電層,及 封裝該晶圓之該電極終端形成面以於該柱狀電極 之頂部露出金膜。 種具柱狀電極半導體晶圓,其具有電極終端形成於 其表面’一絕緣膜形成以使該電極終端的頂部露出, 圖樣化線路在該絕緣層上形成,每個圊樣化線路於一 端與電極終端連接,且在另一端上形成柱狀電極,及 一封裝層形成以在使該柱狀電極之頂面露出之情形下 ---I---^-------- ^-------I 1^- (請先閱讀背面之注意事項再填寫本頁) 26 A8B8C8D8 4442 8 8 六、申請專利範圍 覆蓋该晶圓之該電極形成表面,其中該柱狀電極係以 —電鍍焊接膜提供於其上^ ·' - 6·如申明專利範圍第5項之半導體晶圓,其中該電鑛焊接 膜自该封裝層之外表面伸出,且該電錄焊接膜與一底 下層頂端,其中該底下層上形成該電鍍焊接膜,其間 的介面係位於該封裝層的外表面下。 7. 如申請專利範圍第5項之半導體晶圓,其中一鎳電鍍膜 或錄合金電鍍膜形成為該電鍍焊接膜下的一層。 8. 如申請專利範圍第6項之半導體晶圓,其中一鎳電鍍膜 或鎳合金電鍍膜形成為該底下層。 9·如申請專利範圍第5項之半導體晶圓,其中一鈀電鍍膜 形成為該電鍵焊接膜下的一層,且一鎳電鍵膜或絲合 金電鍍膜形成為該把電鍵膜下的一層。 10.如申請專利範圍第6項之半導體晶圓,其中一鈀電鍍膜 形成為該底下層,且一鎳電鍍膜或鎳合金電鍍膜形成 為該鈀電鍍膜下的一層。 U‘如申請專利範圍第5項之半導體晶圓,其中一金電鍍膜 形成為該電鑛焊接膜下的一層’且一鎳電錄膜或錄合 金電錄膜形成為該金電链膜下的一層。 如申請專利範圍第6項之半導體晶圓,其中一金電鍍膜 形成為該底下層,且一鎳電鍍膜或鎳合金電鍍膜形成 為該金電鍍膜下的一層。 II----- - - I I I I I 訂.—III! . J (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 13.如申請專利範圍第5項之半導體晶圓’其中一金電鍍膜 形成為該電鍍焊接膜下的一層,一鈀電鍍膜形成為該
    -27 - A8B8C8D8 經濟部智慧材4局員工消費合作社£製 申請專利範圍 金膜下的一層’且一鎳電鍍獏或鎳合金電鍍膜形成為 該鈀電鍍膜下的一層。 ; 14.如申請專利範圍第6項之半導體晶圓,其中一金電鍍膜 形成該底下層,一鈀電鍍膜形成為該金膜下的一層, 且一鎳電鍍膜或鎳合金電鍍骐形成為該鈀電鍍膜下的 一層。 15- —種具有柱狀電極之半導體晶圓的製造方法,該晶圓 具一電極終端在其表面上形成’ 一絕緣膜形成以使該 電極終端的頂部露出,圖樣化線路在該絕緣層上形成 ,每個圖樣化線路於一端與電極終端連接,且在另一 端上形成柱狀電極,及一封裝層形成以在使該柱狀電 極之頂面露出之情形下覆蓋該晶圓之該電極形成表面 ,該柱狀電極係以一電鍍焊接膜提供於其上,該方法 包括: 形成一絕緣層於已形成電極終端之半導體晶圓表 面上,以使該電極終端的頂部露出, 形成一導電層於該電極終端與該絕緣層上, 形成一光阻圖樣於該導電層上, 用該光阻圖樣做為光罩及用該導電層做為一電力 供應層’將導電層鍍上銅以形成一端與電極終端經底 下導電層連接的圊樣化銅金屬層, 除去該光阻圖樣, 形成另一光阻圖樣於該圖樣化銅金屬層及該導電 層上,該另一光阻圖樣具有開口以在該銅金屬層之另 --------------裝------- -訂---------線 Γ 清先閱讀背面之注意事項再填寫本頁} 28 888^ ABCS 4442 8 8 六、申請專利範圍 一端形成柱狀電極, 形成一柱狀電極之銅部份,其藉由使用該導電層 做為一電力供應層進行電鍍以於該銅金屬層之該另一 端上的開口中形成, 形成一電鍍膜於該柱狀電極之銅部份的頂面, 形成一電鍵焊接膜於該電鍵膜頂上, 除去該另一光阻圖樣, 除去該露出之導電層,及 封裝該晶圓之該電極終端形成面以於該柱狀電極 之頂部露出該電鍍焊接膜。 16.—種半導體元件’其具有電極終端形成於一半導體基 材表面上,一絕緣膜形成以使該電極終端的頂部露出 ’圖樣化線路在該絕緣層上形成,每個圖樣化線路於 一端與電極终端連接’且在另一端上形成柱狀電極, 外部連接終端連接至該柱狀電極之頂部,及一封裝層 形成以在使該外部連接終端露出之情形下覆蓋該晶圓 之該電極形成面,其中該柱狀電極頂面及該外部連接 終端間的介面係位於該封裝層的外表面下。 17‘ 一種半導體元件之製造方法,該半導體元件具有電極 終端形成於一半導體基材表面上,一絕緣膜形成以使 該電極終端的頂部露出’圖樣化線路在該絕緣層上形 成,每個圊樣化線路於一端與電極終端連接,且在另 一端上形成柱狀電極,外部連接終端連接至該柱狀電 極之頂部,及一封裝層形成以在使該外部連接終端露 本紙張尺度適用中围國家標準(CNS)A4規格(210x 297公爱) — — — — — — — — —--7 11 ί 11 訂· ί ---線, (請先閱讀背面之注意事項再填寫本頁> 經濟部智慧財產局員工消費合作社印? 29 經濟部智慧钟4局員工消費合作社^友 A8 B8 C8 D8 申請專利範圍 出之情形下覆蓋該晶圓之該電栢 卸 < 成电極形成面’其中該杈狀 電極頂面及該外部連接終端問的入左过, + <牧,、輛間的介面係位於該封穿岸 的外表面下,其包括: 、' 形成一絕緣層於已形成電極終端之半導體晶 圓表面上’以使該電極終端的頂部露出’ B0 形成一導電層於該電極終端與該絕緣層上, 形成一光阻圖樣於該導電廣上, 用該光阻圖樣做為光罩及用該導電層做為—電力 供應層,將導電層鍵上銅以形成一端與該電極終端經 該下層導電層連接的圖樣化銅金屬層, 除去該光阻圖樣, 形成另一光阻圖樣於該圖樣化銅金屬層及該導電 層上,該另一光阻圖樣具有開口以在該銅金屬層之另 一端形成柱狀電極, 藉由使用該導電層做為一電力供應層進行電鍍以 於該鋼金屬層之該另一端上的開口中形成一柱狀電極 之銅部份, 形成一電鍍膜於該柱狀電極之銅部份的頂面,形 成一電鍍焊接膜於該電鍍膜頂上, 除去該另一光阻圖樣, 除去該露出之導電層, 封裝該晶圓之該電極終端形成面以於該柱狀電極 之頂部露出該電鍍焊接膜’以藉此提供一具有柱狀電 極之半導體晶圓, -------------裝------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 30 A8B8C8D8 4442 8 8 六、申請專利範圍 連接一外部連接終端至每個該柱狀電極之該電較 焊接膜的頂面,及 " 切割該晶圓成各別的晶片。 18·如申請專利範圍第16項之半導體元件,其中該外部連 接終端包括一焊接點。 19.如申請專利範圍第17項之方法,其中該外部連接終端 的形成係藉由連接一焊接球至該電鍍焊料骐上,並加 熱該焊接球以形成一焊接點。 ------------Ί ------— — — — — —--^ ( C靖先閱磧背面之ii4事項再填寫本頁) 經濟部智慧时產局員工消費合作社印製 格 規 4 )A s) N (c 準 標 家 园 一國 I中 用 適 度 張 紙 公-97 12 X I10 31
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8148822B2 (en) 2005-07-29 2012-04-03 Megica Corporation Bonding pad on IC substrate and method for making the same
US8399989B2 (en) 2005-07-29 2013-03-19 Megica Corporation Metal pad or metal bump over pad exposed by passivation layer

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642136B1 (en) * 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
JP3502800B2 (ja) * 1999-12-15 2004-03-02 新光電気工業株式会社 半導体装置の製造方法
EP1259103B1 (en) 2000-02-25 2007-05-30 Ibiden Co., Ltd. Multilayer printed wiring board and method for producing multilayer printed wiring board
WO2002027786A1 (fr) 2000-09-25 2002-04-04 Ibiden Co., Ltd. Element semi-conducteur, procede de fabrication d'un element semi-conducteur, carte a circuit imprime multicouche, et procede de fabrication d'une carte a circuit imprime multicouche
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US7099293B2 (en) * 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
JP3875077B2 (ja) * 2001-11-16 2007-01-31 富士通株式会社 電子デバイス及びデバイス接続方法
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
JP3829325B2 (ja) * 2002-02-07 2006-10-04 日本電気株式会社 半導体素子およびその製造方法並びに半導体装置の製造方法
US7115998B2 (en) * 2002-08-29 2006-10-03 Micron Technology, Inc. Multi-component integrated circuit contacts
CN1711637A (zh) * 2002-11-06 2005-12-21 皇家飞利浦电子股份有限公司 包含由焊接凸起结构连接的电路元件的设备
TWI317548B (en) * 2003-05-27 2009-11-21 Megica Corp Chip structure and method for fabricating the same
JP3721175B2 (ja) * 2003-06-03 2005-11-30 沖電気工業株式会社 半導体装置の製造方法
TWI230989B (en) * 2004-05-05 2005-04-11 Megic Corp Chip bonding method
US7465654B2 (en) * 2004-07-09 2008-12-16 Megica Corporation Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures
US8022544B2 (en) 2004-07-09 2011-09-20 Megica Corporation Chip structure
US8067837B2 (en) 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
US7452803B2 (en) * 2004-08-12 2008-11-18 Megica Corporation Method for fabricating chip structure
US7547969B2 (en) 2004-10-29 2009-06-16 Megica Corporation Semiconductor chip with passivation layer comprising metal interconnect and contact pads
US8294279B2 (en) * 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
JP4857594B2 (ja) * 2005-04-26 2012-01-18 大日本印刷株式会社 回路部材、及び回路部材の製造方法
US7468545B2 (en) * 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
TWI330863B (en) 2005-05-18 2010-09-21 Megica Corp Semiconductor chip with coil element over passivation layer
US7582556B2 (en) 2005-06-24 2009-09-01 Megica Corporation Circuitry component and method for forming the same
CN1901163B (zh) 2005-07-22 2011-04-13 米辑电子股份有限公司 连续电镀制作线路组件的方法及线路组件结构
US7233074B2 (en) * 2005-08-11 2007-06-19 Texas Instruments Incorporated Semiconductor device with improved contacts
US7397121B2 (en) * 2005-10-28 2008-07-08 Megica Corporation Semiconductor chip with post-passivation scheme formed over passivation layer
US7432202B2 (en) * 2005-12-28 2008-10-07 Intel Corporation Method of substrate manufacture that decreases the package resistance
US7541681B2 (en) * 2006-05-04 2009-06-02 Infineon Technologies Ag Interconnection structure, electronic component and method of manufacturing the same
US8421227B2 (en) * 2006-06-28 2013-04-16 Megica Corporation Semiconductor chip structure
DE102006047761A1 (de) * 2006-10-06 2008-04-10 Infineon Technologies Ag Halbleiterbauteil und Verfahren zu dessen Herstellung
JP4219951B2 (ja) * 2006-10-25 2009-02-04 新光電気工業株式会社 はんだボール搭載方法及びはんだボール搭載基板の製造方法
TWI339883B (en) * 2007-02-02 2011-04-01 Unimicron Technology Corp Substrate structure for semiconductor package and manufacturing method thereof
JP2008218926A (ja) * 2007-03-07 2008-09-18 Spansion Llc 半導体装置及びその製造方法
US8193636B2 (en) * 2007-03-13 2012-06-05 Megica Corporation Chip assembly with interconnection by metal bump
US7964961B2 (en) * 2007-04-12 2011-06-21 Megica Corporation Chip package
KR20090110596A (ko) * 2008-04-18 2009-10-22 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP2010062170A (ja) * 2008-09-01 2010-03-18 Casio Comput Co Ltd 半導体装置およびその製造方法
US9627254B2 (en) * 2009-07-02 2017-04-18 Flipchip International, Llc Method for building vertical pillar interconnect
US8766439B2 (en) * 2009-12-10 2014-07-01 International Business Machines Corporation Integrated circuit chip with pyramid or cone-shaped conductive pads for flexible C4 connections and a method of forming the integrated circuit chip
US8232643B2 (en) 2010-02-11 2012-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Lead free solder interconnections for integrated circuits
JP5603191B2 (ja) * 2010-09-28 2014-10-08 株式会社テラプローブ 半導体装置の製造方法
JP5658582B2 (ja) * 2011-01-31 2015-01-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP5926890B2 (ja) * 2011-03-04 2016-05-25 オリンパス株式会社 配線板、配線板の製造方法、および撮像装置
US9553021B2 (en) * 2012-09-03 2017-01-24 Infineon Technologies Ag Method for processing a wafer and method for dicing a wafer
CN107195605A (zh) * 2017-05-18 2017-09-22 上海交通大学 以薄镍层作为阻挡层的铜镍锡微凸点结构及其制备方法
JP7101608B2 (ja) * 2018-12-21 2022-07-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW347149U (en) 1993-02-26 1998-12-01 Dow Corning Integrated circuits protected from the environment by ceramic and barrier metal layers
US5466635A (en) 1994-06-02 1995-11-14 Lsi Logic Corporation Process for making an interconnect bump for flip-chip integrated circuit including integral standoff and hourglass shaped solder coating
JP3362545B2 (ja) * 1995-03-09 2003-01-07 ソニー株式会社 半導体装置の製造方法
DE19548046C2 (de) 1995-12-21 1998-01-15 Siemens Matsushita Components Verfahren zur Herstellung von für eine Flip-Chip-Montage geeigneten Kontakten von elektrischen Bauelementen
US5851911A (en) * 1996-03-07 1998-12-22 Micron Technology, Inc. Mask repattern process
CN1420538A (zh) * 1996-07-12 2003-05-28 富士通株式会社 半导体装置的制造方法和半导体装置及其装配方法
DE19741436A1 (de) * 1997-09-19 1998-12-17 Siemens Ag Halbleiterbauelement
US6251528B1 (en) 1998-01-09 2001-06-26 International Business Machines Corporation Method to plate C4 to copper stud
US6228678B1 (en) 1998-04-27 2001-05-08 Fry's Metals, Inc. Flip chip with integrated mask and underfill
JP4023572B2 (ja) * 1998-09-18 2007-12-19 株式会社トプコン 自動測量機
JP3577419B2 (ja) * 1998-12-17 2004-10-13 新光電気工業株式会社 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8148822B2 (en) 2005-07-29 2012-04-03 Megica Corporation Bonding pad on IC substrate and method for making the same
US8399989B2 (en) 2005-07-29 2013-03-19 Megica Corporation Metal pad or metal bump over pad exposed by passivation layer

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