KR20020097036A - 전자 부품의 실장 기판 및 실장 구조를 갖는 전자 장치 - Google Patents

전자 부품의 실장 기판 및 실장 구조를 갖는 전자 장치 Download PDF

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KR20020097036A
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region
electronic component
flip chip
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요네다요시히로
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신꼬오덴기 고교 가부시키가이샤
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Abstract

전자 부품의 실장 기판은 플립칩 본딩을 통해 전자 부품을 수용하는 제 1 영역 및 와이어 본딩을 통해 전자 부품을 수용하는 제 2 영역을 포함한다. 제 1 영역은 표면에 땜납 재료가 도포되는 본딩 패드를 갖는다. 실장 기판은 반도체 칩과 같은 전자 부품을 탑재한 전자 장치의 제조에 사용된다.

Description

전자 부품의 실장 기판 및 실장 구조를 갖는 전자 장치{PACKAGING SUBSTRATE FOR ELECTRONIC ELEMENTS AND ELECTRONIC DEVICE HAVING PACKAGED STRUCTURE}
본 발명은 반도체 칩과 같은 전자 부품의 실장 기판 및 실장된 전자 부품을 갖는 전자 장치에 관한 것이다. 보다 구체적으로, 본 발명은 상이한 실장 방법을 사용하여 상부에 전자 부품을 수용하도록 설계된 실장 기판, 및 이러한 실장 기판을 사용하여 실장된 전자 부품을 갖는 전자 장치에 관한 것이다.
현재, 반도체 칩과 같은 전자 부품을 실장하는 기판으로서 다양한 실장 기판이 상업적으로 입수 가능하다. 일부 실장 기판들은 마이크로프로세서용 반도체 칩 및 메모리용 반도체 칩과 같은 이종의 전자 부품을 동일한 기판에 수용하도록 설계된다. 이 실장 기판 상에, 반도체 칩이 때때로 상이한 실장 방법으로 탑재되는데, 즉, 한 타입의 반도체 칩은 와이어 본딩 방법으로 탑재되고, 다른 타입의 반도체 칩은 플립칩 본딩 방법으로 탑재된다.
일반적으로, 실장 기판 상에 반도체 칩을 실장하는데 와이어 본딩 방법이 사용되는 경우, 기판면의 소정 위치에 본딩 패드가 형성된다. 일반적으로 본딩 패드는, 동(Cu)과 같은 배선 재료로 배선 패턴을 형성하고 나서 니켈(Ni) 도금과 금(Au) 도금으로 이루어진 도금층을 배선 패턴 상에 형성하여 제조된다. 이 도금층은 본딩 패드와 본딩 와이어간의 접합성을 향상시키기 위해 행해진다.
한편, 플립칩 본딩 방법이 반도체 칩의 실장에 이용되는 경우, 일반적으로 실장 기판의 본딩 패드와 외부 단자 또는 반도체 칩의 전극 사이에 땜납 범프가 사용된다. 또한, 반도체 칩의 전극이 금(Au)을 주성분으로 하는 돌기 전극을 선단 위치에 갖는 경우, Sn-Pb 또는 Sn-Ag와 같은 땜납 재료가 미리 기판의 본딩 패드에 도포되고 나서, 돌기 Au 전극이 땜납 재료를 통해 본딩 패드에 접합된다.
따라서, 와이어 본딩을 위해 설계된 반도체 칩과 플립칩 본딩을 위해 설계된 반도체 칩이 2개의 서로 다른 반도체 칩의 실장으로 인한 어떠한 문제도 피하도록 동일한 실장 기판 상에 탑재되어야 하는 경우, 와이어 본딩 및 플립칩 본딩용 본딩 패드는 동과 같은 적절한 배선 재료로 배선 패턴을 기판 상에 형성하여 제조되는 것이 전형적이다. 그리고 나서 배선 패턴은 니켈과 금으로 도금되어 와이어 본딩에 적합한 본딩 패드를 형성한다. 이렇게 얻어진 본딩 패드의 일부는 납땜 재료로 더 피복되어 플립칩 본딩에 적합한 땜납 피복된 본딩 패드를 형성한다.
서로 다른 본딩 패드를 갖는 제조된 실장 기판을 사용하여 실장 기판과 반도체 장치에 서로 다른 본딩 패드를 형성하는 상술한 종래기술의 방법을 이후 도면을 참조하여 설명한다; 도 1은 와이어 본딩을 통해 전자 부품을 수용하도록 설계된 영역(A) 및 플립칩 본딩을 통해 전자 부품을 수용하도록 설계된 영역(B)을 갖는 종래기술의 실장 기판(11)의 구성을 나타내고, 도 2는 도 1의 실장 기판을 사용하는 전자 장치, 특히 반도체 장치(10)의 구성을 나타내고, 도 3a 및 3b는 도 2의 반도체 장치(10)에 사용되는 서로 다른 본딩 패드(12, 55)의 구성을 나타낸다.
도 2에 도시된 바와 같이, 반도체 장치(10)는 실장 기판(11)을 포함하고 기판(11)의 한 주표면은 와이어 본딩용 반도체 칩(20) 및 플립칩 본딩용 반도체 칩(30) 모두를 갖고, 칩 탑재면에 대향한 기판(11)의 다른 한 주표면은 외부 접속 단자로 작용하는 일단의 땜납 범프(40)를 갖는다. 기판(11)의 칩 탑재면은 그 위에 동으로 이루어진 배선 패턴(17)을 형성하고, 본딩 패드(12, 55)의 영역을 제외하고 절연재(18)가 더 증착되어 있다.
실장 기판(11)의 영역(A)을 참조하면, 기판(11)에 탑재되고 접착층(21)을 통해 기판(11)에 접합된 반도체 칩(20)이 도시되어 있고, I/O 단자(도시되지 않음)가 Au 본딩 와이어(22)를 통해 본딩 패드(12)에 전기 접속된다. 도 3a에 도시된 바와 같이, 본딩 패드(12)는 기판(11)의 Cu 배선 패턴(17) 상에 형성되고, 배선 패턴(17)의 표면상에 순차적으로 니켈 도금(14a) 및 금 도금(14b)하여 형성된 도금층(14)으로 구성된다.
실장 기판(11)의 영역(B)을 참조하면, 플립칩 본딩을 통해 기판(11)에 탑재된 반도체 칩(30)이 도시되어 있다. 기판(11)의 배선 패턴(17) 상에 형성된 본딩 패드(55)에 반도체 칩(30)의 돌기 전극(32)을 위치 결정한 후, 반도체 칩(30)은 패드(55)의 표면에 도포된 땜납 재료(56)를 통해 본딩 패드(55)에 접합된다. 통상 돌기 전극(32)은 Au 스터드 범프(stud bump)의 형태로 형성된다. 도 3b에 도시된 바와 같이, Ni 도금(14a)과 Au 도금(14b)으로 이루어진 도금층(14)이 접합 목적으로 돌기 전극(32)이 매입된 땜납층(56)을 더 갖는 점을 제외하고 본딩 패드(55)는 본딩 패드(12)와 유사한 구성을 갖는다. 기판(11)과 반도체 칩(30) 사이의 공간은 전기 절연성 하부 충전 수지(34)로 충전된다. 또한, 반도체 장치(10)에는, 본딩 와이어(22)를 포함하는 기타 부분뿐만 아니라 반도체 칩(20, 30)도 전기 절연성 밀봉 수지(36)로 덮여져 보호된다.
그렇지만, 첨부된 도면을 참조하면, 상술한 바와 같은 종래기술의 반도체 장치에는 중요한 문제점들이 있다. 첫째 문제는 본딩 패드(55)의 표면상에 나타나는 Au 도금(14b)으로부터 땜납층(56)으로 금이 확산되기 때문에 플립칩 본딩용 본딩 패드(55)에서 야기되는 문제이다. 본딩 패드(55) 상의 땜납량이 적기 때문에, 땜납층(56)의 용융점은 땜납에 금이 함유된 결과로 현저하게 증가될 수 있다.
땜납의 용융점 증가의 문제는 전극(32)이 반도체 칩(30) 상에 밀집 배치되는 경우에 특히 심각한데, 본딩 패드(55)의 본딩면이 전극(32)의 분포 밀도의 증가로 감소됨에 따라 각 본딩 패드(55)에 도포될 땜납량이 감소되기 때문이다. 달리 말하면, 땜납에 확산된 금의 비율은 더 증가하고, 결과적으로, 땜납의 용융점이 더 증가된다.
땜납의 용융점 증가이외에, 땜납의 용융점은 각 본딩 패드(55)에 공급되는 땜납량의 변화의 결과로 변화될 수 있다. 인접한 본딩 패드(55)간의 피치가 전극(32)의 분포 밀도의 증가에 따라 좁아지기 때문에 땜납량의 변화가 초래된다. 땜납의 용융점이 약 50℃ 내에서 변화될 수 있기 때문에, 반도체 칩(30)과 기판(11)간의 신뢰성 있는 땜납 본딩을 보장하기 어려워진다.
또 다른 문제는 본딩 패드 및 배선 패턴의 기타 다른 부분에의 땜납의 도포로 인해 발생된다. 예를 들면, 땜납이 본딩 패드에 피복되어야 하는 경우, 통상 패드 상의 소정의 패턴에 땜납 페이스트를 공급 및 인쇄하는 것이 행해진다. 그렇지만, 인접한 본딩 패드간의 피치가 반도체 칩을 플립칩 본딩하기 위한 실장 기판에서와 같이 100㎛ 이하로 작은 경우, 본딩 패드의 구성으로 인한 문제가 발생하는데, 즉, 패드간의 땜납의 브리징(bridging)의 결과로서 단락 문제가 초래될 수 있다.
또한, 본딩 패드에의 땜납의 도포를 용이하게 하기 위해, 플립칩 본딩용 본딩 패드에 땜납을 피복하는 것 이외에 와이어 본딩용 본딩 패드에 땜납을 동시에 피복할 수 있다. 그렇지만, 이러한 경우, 와이어 본딩용 본딩 패드의 표면이 또한 피복된 땜납으로 덮여지기 때문에, 패드를 와이어 본딩하기 어려워져 와이어 본딩하는 시간이 늘어난다.
본 발명은 종래기술의 실장 기판과 이 실장 기판을 사용하는 반도체 및 기타 장치들에서의 상술한 문제점들을 해결하기 위한 것이다.
본 발명의 목적은, 결함있는 땜납 본딩, 배선 패턴의 단락, 및 곤란하고 시간이 드는 와이어 본딩과 같은 어떠한 문제도 야기시키지 않으면서 신뢰성이 높게 상이한 실장 방법, 즉, 와이어 본딩 실장 및 플립칩 실장을 사용하여 반도체 칩과 같은 전자 장치를 실장할 수 있는 실장 기판을 제공하는 것이다.
본 발명의 또 다른 목적은, 신뢰성이 높게 기판에 탑재된 전자 장치, 와이어 본딩에 의해 탑재된 하나 이상의 전자 부품 및 플립칩 본딩에 의해 탑재된 하나 이상의 전자 부품을 제공하는 것이다.
본 발명의 상기 및 기타 다른 목적들은 다음의 본 발명의 바람직한 실시예의 상세한 설명으로부터 쉽게 이해될 것이다.
본 발명의 발명자는 상술한 목적들을 달성하기 위한 집중적인 연구를 행하여, 놀랍게도, 본 발명자는 반도체 칩 및 기타 전자 부품들을 플립칩 본딩하는 본딩 패드가 금(Au)과 니켈(Ni) 도금이 없도록 구성되면 상기 목적들을 달성할 수 있다는 것을 밝혀냈다.
따라서, 본 발명의 한 실시태양에 따라, 플립칩 본딩 및 와이어 본딩을 통해 2개 이상의 전자 부품이 탑재되는 전자 부품의 실장 기판에 있어서,
실장 기판은 플립칩 본딩을 통해 전자 부품을 수용하도록 설계된 적어도 하나의 제 1 영역 및 와이어 본딩을 통해 전자 부품을 수용하도록 설계된 적어도 하나의 제 2 영역을 포함하고,
실장 기판의 제 1 영역은 전자 부품의 외부 단자가 접속되는 적어도 하나의 본딩 패드를 갖고, 이 본딩 패드는 표면에 땜납 재료가 피복되는 동(銅) 성분의 재료를 포함하고,
실장 기판의 제 2 영역은 전자 부품의 외부 단자로부터 연장된 본딩 와이어의 단부가 접속되는 적어도 하나의 본딩 패드를 갖고, 이 본딩 패드는 표면에 니켈 도금과 금 도금이 결합된 도금층을 갖는 동 성분의 재료를 포함하는 것을 특징으로 하는 전자 부품의 실장 기판이 제공된다.
본 발명의 또 다른 실시태양에 따라, 실장 기판, 및 플립칩 본딩과 와이어 본딩을 통해 이 실장 기판 상에 탑재된 2개 이상의 전자 부품을 포함하는 전자 장치에 있어서,
실장 기판은 플립칩 본딩을 통해 전자 부품을 수용하도록 설계된 적어도 하나의 제 1 영역 및 와이어 본딩을 통해 전자 부품을 수용하도록 설계된 적어도 하나의 제 2 영역을 포함하고,
실장 기판의 제 1 영역은 표면에 땜납 재료가 피복되는 동 성분의 재료를 포함하는 본딩 패드를 갖고, 플립칩 본딩되는 전자 부품은 실장 기판의 제 1 영역에 탑재되고, 본딩 패드가 전기 부품의 외부 단자와 전기 접속되고,
실장 기판의 제 2 영역은 표면에 니켈 도금과 금 도금이 결합된 도금층을 갖는 동 성분의 재료를 포함하는 본딩 패드를 갖고, 와이어 본딩되는 전자 부품은 실장 기판의 제 2 영역에 탑재되고, 본딩 패드가 본딩 와이어를 통해 전자 부품의 외부 단자와 전기 접속되는 것을 특징으로 하는 전자 장치가 제공된다.
도 1은 종래기술의 전자 부품의 실장 기판의 구성을 개략적으로 나타내는 평면도.
도 2는 도 1의 실장 기판을 사용하는 종래기술의 전자 장치의 구성을 개략적으로 나타내는 단면도.
도 3a 및 3b는 도 2의 전자 장치에 사용되는 본딩 패드의 단면도.
도 4는 본 발명의 한 바람직한 실시예에 따른 전자 부품의 실장 기판의 구성을 개략적으로 나타내는 평면도.
도 5는 도 4의 실장 기판을 사용하는 전자 장치의 구성을 개략적으로 나타내는 단면도.
도 6a 및 6b는 도 5의 전자 장치에 사용되는 본딩 패드의 단면도.
도 7은 본 발명의 또 다른 바람직한 실시예에 따른 전자 부품의 실장 기판의 구성을 개략적으로 나타내는 평면도.
도 8은 도 7의 실장 기판을 사용하는 전자 장치의 구성을 개략적으로 나타내는 단면도.
도 9는 본 발명의 또 다른 바람직한 실시예에 따른 전자 부품의 실장 기판의구성을 개략적으로 나타내는 평면도.
도 10은 도 9에 도시된 실장 기판의 저면도.
도 11은 도 9 및 도 10의 실장 기판을 사용하는 전자 장치의 구성을 개략적으로 나타내는 단면도.
도면의 주요부분에 대한 부호의 설명
10 반도체 장치 11 실장 기판
12, 55 본딩 패드 14 도금층
17 배선 패턴 20, 30 반도체 칩
22 본딩 와이어 32 돌기 전극
56 땜납층
본 발명은 전자 부품의 실장 기판에 관한 것이다. 본 발명의 실시에 사용되는 전자 부품은 종래 전자공학 분야에서 사용되는 다양한 전자 부품을 포함하는데, 전자 부품의 전형적인 예는 LSI 및 기타 반도체 칩과 같은 반도체 소자를 포함하지만, 이에 국한되지 않는다. 예를 들면, 반도체 칩은 마이크로프로세서, DSP, ASIC 및 메모리를 포함한다. 이 반도체 소자는 2개 이상의 부품을 임의로 소기 결합하여 실장 기판 상에 탑재될 수 있고, 원한다면, 임의의 기타 전자 부품들을 동일한 기판에 또한 실장할 수 있다.
일반적으로 실장 기판은 전기 절연성 베이스 및 배선 패턴을 포함한다. 일반적으로 이 베이스는 유리, 세라믹 및 플라스틱과 같은 전기 절연성 재료를 포함한다. 적절한 실장 기판의 전형적인 예는 Cu 배선 패턴을 갖는 유리 에폭시 기판 또는 Cu 배선 패턴을 갖는 강화 기판과 같은 수지 기판을 포함하지만, 이에 국한되지 않는다.
실장 기판은 이를 사용하는 전자 장치의 사이즈 및 구성에 따른 서로 다른 두께로 사용되고, 기판의 두께는 일반적으로 약 100-2000㎛의 범위, 바람직하기로 150-1000㎛의 범위 내에 있다.
본 발명의 실장 기판에는, 적어도 하나의 전자 부품이 플립칩 본딩을 통해 탑재되고 적어도 하나의 전자 부품이 와이어 본딩을 통해 탑재된다는 조건으로 2개 이상의 전자 부품이 기판 상에 탑재된다.
이러한 실장 구조를 보장하기 위해, 실장 기판은 플립칩 본딩을 통해 전자 부품을 수용하도록 설계된 적어도 하나의 제 1 영역 및 와이어 본딩을 통해 전자 부품을 수용하도록 설계된 적어도 하나의 제 2 영역을 포함한다.
전자 부품을 플립칩 본딩하는 제 1 영역 및 전자 부품을 와이어 본딩하는 제 2 영역은, 이들이 본 발명의 요건을 만족시키는 한 요구에 따라 실장 기판의 한 표면 또는 양 표면에 또한 표면의 어느 하나 이상의 장소에 위치 결정될 수 있다.
예를 들면, 실장 기판은 플립칩 본딩용 제 1 영역 및 상이한 표면에 와이어 본딩용 제 2 영역을 갖는다. 본 실시예에서, 하나 이상의 플립칩 본딩된 전자 부품은 기판의 한 표면에 탑재되고, 하나 이상의 와이어 본딩된 전자 부품은 기판의 대향면에 탑재되어, 기판의 양면에 다른 타입의 전자 부품을 선택적으로 실장할 수 있다. 물론, 기판은 원한다면 기판의 한 면 또는 양면에 부가적인 부품들을 가질 수 있다.
변형적으로, 실장 기판은 플립칩 본딩용 제 1 영역 및 동일한 표면에 와이어 본딩용 제 2 영역을 가질 수 있다. 본 실시예에서, 하나 이상의 플립칩 본딩된 전자 부품 및 하나 이상의 와이어 본딩된 전자 부품이 임의의 소기의 패턴으로 기판의 동일한 표면에 탑재된다. 물론, 기판의 다른 대향 표면이 원한다면 부가적인 부품들을 가질 수 있다.
실장 기판 상에, 플립칩 본딩용 제 1 영역은 전자 부품의 외부 단자가 접속되는 적어도 하나의 본딩 패드를 갖는다. 따라서, 본딩 패드의 수는 전자 부품의 외부 단자의 수에 대응하는 것이 일반적이다. 본딩 패드는 동 성분의 재료를 포함하고, 땜납 재료의 피복이 이의 표면에 행해진다.
본딩 패드의 형성에 사용되는 동(Cu) 성분의 재료는 제한되지 않는다. 적절한 Cu 성분의 재료의 예는 Cu와 이의 합금 등을 포함하지만, 이에 국한되지 않는다. 바람직하기로 동이 사용되는데, 본딩 패드와 배선 패턴이 동시에 제조될 수 있기 때문이다.
본딩 패드에 피복되는 적절한 땜납 재료의 예는 Sn-Pb, Sn-Ag, Sn-Ag-Cu 등을 포함하지만, 이에 국한되지 않는다. 바람직하기로 Sn-Ag를 함유하는 땜납 페이스트가 사용된다.
와이어 본딩용 제 2 영역은 전자 부품의 외부 단자로부터 연장된 본딩 와이어의 단부가 접속되는 적어도 하나의 본딩 패드를 갖는다. 일반적으로 본딩 패드의 수는 전자 부품의 외부 단자의 수에 대응한다.
본딩 패드는 플립칩 본딩용 본딩 패드에 대하여 상술한 것이 바람직한 동 성분의 재료로 형성된다. 본딩 패드는 표면에 니켈 도금과 금 도금이 결합된 도금층을 갖는다. 즉, 도금층은 복합 구조를 갖고 종래의 도금 방법에 따라 니켈과 금을 순차적으로 도금하여 형성된다. 도금층의 두께는 매우 다양한데, 일반적으로 약 1-10㎛(Ni)와 약 0.1-3㎛(Au)의 범위, 바람직하기로 약 3-8㎛(Ni)와 약 0.3-3㎛(Au)의 범위 내에 있다.
실장 기판이 플립칩 본딩용 제 1 영역 및 동일한 표면에 와이어 본딩용 제 2 영역을 갖는 경우, 플립칩 본딩용 제 1 영역 및 와이어 본딩용 제 2 영역이 실장 기판의 동일한 표면에 개별로 위치 결정되는 것이 바람직하다.
또한, 와이어 본딩용 제 2 영역이 상기 실장 기판의 동일한 표면에 플립칩 본딩용 제 1 영역을 둘러싸는 형태로 위치 결정되는 것이 바람직하다. 이러한 실장 기판의 구성에서, 플립칩 본딩되는 전자 부품과 기판의 동일한 면에 와이어 본딩되는 전자 부품을 적층하여, 적층된 부품을 포함하는 다중-칩 실장 구조를 형성하는 것이 가능해진다.
더욱이, 제 1 및 제 2 영역을 갖는 표면에 대향한 실장 기판의 또 다른 표면이 적어도 하나의 외부 접속 단자를 갖는 것이 바람직하다. 여기서 사용되는 외부 접속 단자는 제한되지 않지만, 바람직하기로 도전성 범프의 형태, 전형적으로는 땜납 범프이다. 원한다면 다른 어떤 단자 재료가 사용될 수 있다.
실장 기판이외에, 본 발명은 본 발명의 실장 기판을 사용하는 전자 장치에 관한 것이다. 이 전자 장치는 실장 기판, 및 플립칩 본딩과 와이어 본딩을 통해 이 실장 기판 상에 탑재되는 2개 이상의 전자 부품을 포함한다. 전자 장치에서, 실장 기판은 플립칩 본딩을 통해 전자 부품을 탑재한 적어도 하나의 제 1 영역 및 와이어 본딩을 통해 전자 부품을 탑재한 적어도 하나의 제 2 영역을 포함한다.
실장 기판의 제 1 영역은 표면에 땜납 재료가 피복된 동 성분의 재료를 포함하는 본딩 패드를 갖고, 플립칩 본딩되는 전자 부품은 상기 실장 기판의 제 1 영역에 탑재되고, 본딩 패드가 전자 부품의 외부 단자와 전기 접속된다. 본딩 패드의 구성이 상술되었다.
실장 기판의 제 2 영역은 표면에 니켈 도금과 금 도금이 결합된 도금층을 갖는 동 성분의 재료를 포함하는 본딩 패드를 갖고, 와이어 본딩되는 전자 부품은 상기 실장 기판의 제 2 영역에 탑재되고, 본딩 패드가 본딩 와이어를 통해 전자 부품의 외부 단자와 전기 접속된다. 본딩 패드의 구성이 상술되었다.
상술한 바와 같이, 실장 기판은 대향 표면에 제 1 및 제 2 영역을 개별적으로 가질 수 있거나, 또는 변형적으로 실장 기판은 동일한 표면에 제 1 및 제 2 영역을 가질 수 있다.
또한, 플립칩 본딩용 제 1 영역 및 와이어 본딩용 제 2 영역은 실장 기판의 동일한 표면에 별개로 위치 결정될 수 있거나, 또는 와이어 본딩용 제 2 영역은 실장 기판의 동일한 표면에 플립칩 본딩용 제 2 영역을 둘러싸는 형태로 위치 결정될 수 있다. 후자의 실시예에서, 와이어 본딩되는 전자 부품은 플립칩 본딩되는 전자 부품 상에 탑재되어 전자 장치가 실장 기판의 표면에 반도체 소자의 적층 구조를 갖는 것이 바람직하다.
전자 장치는 실장 기판 상의 적절한 장소에 적어도 하나의 외부 접속 단자를 더 포함할 수 있다. 이 외부 접속 단자는 기판의 한 면에 배치되는 것이 바람직하지만, 원한다면 기판의 양면에 배치될 수 있다.
본 발명의 한 바람직한 실시예에서, 실장 기판의 한 표면은 플립칩 본딩된 전자 부품과 와이어 본딩된 전자 부품 모두를 갖고, 상기 부품을 갖는 표면에 대향한 표면의 또 다른 면은 적어도 하나의 외부 접속 단자를 갖는다. 상술한 바와 같이, 외부 접속 단자는 바람직하기로 도전성 범프의 형태, 전형적으로는 땜납 범프이다.
본 발명의 전자 장치에서, 플립칩 본딩되는 전자 부품이 돌기 전극부가 형성된 전극을 갖는 것이 바람직하다. 바람직하기로 이 전극은 알루미늄(Al) 성분의 재료로 형성되고, 돌기 전극부는 Au를 주성분으로 하는 임의의 금속으로 형성되는 것이 바람직하다. 돌기 전극부는 본딩 패드의 표면에 도포된 땜납 재료의 피복을통해 본딩 패드에 접합된다.
또한, 플립칩 본딩되는 전자 부품과 하지 실장 기판 사이의 공간은 하부 충전재를 이 공간에 충전한 경우에 형성된 밀봉 구조를 더 포함한다. 여기서 사용되는 하부 충전재는 SiO2필러(filler)를 갖는 에폭시 수지가 바람직하다.
더욱이, 전자 장치가 거의 모든 전자 부품을 덮는 밀봉층을 더 포함하는 것이 바람직하다. 즉, 실장 기판의 전자 부품 탑재면은 기판 상에 도포된 밀봉층을 가지므로, 전자 부품, 본딩 와이어 등은 밀봉층에 매입된다. 바람직하기로 이 밀봉층은 전기 절연성의 내습윤성 수지 재료로 형성된다. 적절한 수지 재료의 예는 에폭시 수지 및 기타물을 포함하지만, 이에 국한되지 않는다.
본 단락의 서두에서 설명된 바와 같이, 전자 부품은 반도체 칩과 같은 반도체 소자가 바람직하지만, 기타 전자 부품들이 사용될 수 있고 전자 부품이외의 다른 어떠한 종래 부품들이 추가로 사용될 수 있다.
본 발명은 첨부된 도면을 참조하여 바람직한 실시예에 대해서 더 설명될 것이다. 그렇지만, 본 발명이 예시된 반도체 칩의 실장에 국한되지 않고, 기타 어떠한 전자 부품 및/또는 전자 요소들이 실장 기판의 소기의 장소에 더 실장될 수 있음을 주목해야 한다.
도 4는 본 발명의 한 바람직한 실시예에 따른 실장 기판(11)의 구성을 나타내는 평면도이다. 도시된 바와 같이, 실장 기판(11)은 와이어 본딩을 통해 반도체 칩을 탑재하도록 설계된 영역(A)과 플립칩 본딩을 통해 반도체 칩을 탑재하도록 설계된 영역(B)을 하나의 주 표면상에 갖는다. 도 5는 도 4의 실장 기판을 사용하는 전자 장치, 특히 반도체 장치(10)의 구성을 나타내는 단면도이다. 도 6a 및 6b는 도 4의 실장 기판(11)의 영역(A)과 영역(B)에서 사용되는 서로 다른 본딩 패드(12, 15)의 구성을 나타내는 단면도이다. 그렇지만, 도시된 반도체 장치(10)가 본 발명의 범위 내에서 임의로 변형 또는 개량할 수 있음을 주목해야 한다. 예를 들면, 2개 이상의 반도체 칩(20, 30)은 이 칩(20, 30)의 예시된 단독 사용 대신에 기판(11)에 실장될 수 있다.
여기서 사용되는 실장 기판(11)은 임의의 종래 실장 기판일 수 있고, 적절한 실장 기판의 전형적인 예는 기판에 도포된 동 포일(copper foil)의 에칭시 배선 패턴이 형성된 Cu 배선 패턴을 갖는 유리 에폭시 기판 또는 Cu 도금에 의해 배선 패턴이 형성된 Cu 배선 패턴을 갖는 강화 기판과 같은 수지 기판을 포함하지만, 이에 국한되는 것은 아니다.
실장 기판(11)은 와이어 본딩을 통해 반도체 칩(20)을 탑재하는 영역(A) 및 플립칩 본딩을 통해 반도체 칩(30)을 탑재하는 영역(B)을 포함하지만, 원한다면 이 영역(A, B)은 2개 이상일 수 있다.
도 5와 함께 도 4의 실장 기판(11)의 영역(A)을 참조하면, 접착층(21)을 통해 기판(11)에 탑재 및 이에 접합된 반도체 칩(20)이 도시되어 있고, I/O 단자(도시되지 않음)는 Au 본딩 와이어(22)를 통해 본딩 패드(12)에 전기 접속된다. 도 4에 도시된 바와 같이, 본딩 패드(12)는 이것이 영역(A)의 주변부를 거의 둘러싸도록 배치된다.
또한, 도 6a에 도시된 바와 같이, 본딩 패드(12)는 각각 기판(11)의 Cu 배선 패턴(17) 상에 형성되고, 배선 패턴(17)의 표면에 순차적으로 니켈 도금(14a) 및 금 도금(14b)하여 형성된 도금층(14)으로 구성된다. 물론, 원한다면 기타 어떠한 도전성 재료가 배선 패턴(17)의 형성시 동 대신에 사용될 수 있다.
도 5와 함께 도 4의 실장 기판(11)의 영역(B)을 참조하면, 플립칩 본딩을 통해 기판(11)에 탑재된 반도체 칩(30)이 도시되어 있다. 기판(11)의 배선 패턴(17) 상에 형성된 본딩 패드(15)에 반도체 칩(30)의 돌기 전극(32)을 위치 결정한 후, 반도체 칩(30)은 패드(15)의 표면에 도포된 땜납 재료(16)를 통해 본딩 패드(15)에 접합된다. 일반적으로 돌기 전극(32)은 Au 스터드 범프의 형태로 형성된다.
도 6b에 도시된 바와 같이, 본딩 패드(15)는 도 3b의 본딩 패드(55)와 비교하여 간단한 구조를 갖는다. 본딩 패드(15)는 Cu 및 피복 땜납층(16)으로부터 형성된 배선 패턴(17)으로 구성된다. 물론, 원한다면 기타 임의의 도전성 재료가 배선 패턴(17)의 형성시 동 대신에 사용될 수 있다.
본딩 패드(12, 15)는 다음과 같이 제조된다.
와이어 본딩용 본딩 패드(12)를 완성하기 위해, 상술한 바와 같이 순차적으로 니켈 도금(14a)과 금 도금(14b)하여 배선 패턴(17) 상에 도금층(14)이 형성된다. 도금층(14)을 형성하는 동안, 본딩 패드(15)에 도금액이 접착되는 것을 방지하도록 주의 깊게 도금되어야 한다. 레지스트 수지와 같은 마스킹 수단이 본딩 패드(15)에 행해지는 것이 바람직하다.
와이어 본딩용 본딩 패드(12)가 완성된 후, 배선 패턴(17)은 납땜 재료로 피복되어 땜납층(16)을 갖는 본딩 패드(15)를 형성한다. Harima Co., Ltd.에 의해 개발된 소위 "Super Solder Method" 및 Showa Denko Kabushikikaisha에 의해 개발된 "Super Juffit Method"와 같은 전기 도금을 포함하는 종래의 어떠한 납땜 방법을 사용하여 납땜 공정을 행할 수 있다. 이 납땜 방법은 플립칩 본딩되는 배선 패턴(17)에 땜납을 선택적으로 부착시키는데 특히 효과적이다. 여기서 사용되는 납땜 재료는 Sn-Ag, Sn-Ag-Cu 및 Pb-Sn과 같은 땜납이 바람직하지만, 이에 국한되지 않는다.
위의 설명에서 알 수 있는 바와 같이, 와이어 본딩에 사용되는 본딩 패드(12)가 Ni 도금(14a)과 Au 도금(14b)으로 이루어진 도금층(14)을 갖는 반면, 플립칩 본딩에 사용되는 본딩 패드(15)는 중간 도금층을 사이에 삽입하지 않고서 배선 패턴(17)의 표면에 직접 도포된 땜납층(16)을 포함한다. 또한, 도 4에 도시된 바와 같이, 플립칩 본딩용 본딩 패드(15)는 실장 기판(11)의 영역(B) 내에 배치되고 이의 분포 패턴은 반도체 칩(30)의 돌기 전극(32)의 패턴에 대응한다.
도 5에 도시된 바와 같이, 반도체 장치(10)는 실장 기판(11)을 포함하고 기판(11)의 한 주표면은 와이어 본딩되는 반도체 칩(20)과 플립칩 본딩되는 반도체 칩(30) 모두를 갖는다. 반도체 칩(20)은 접착층(21)을 통해 기판(11)에 접착되고, 본딩 와이어(22)를 통해 본딩 패드(12)에 전기 접속되고, 반도체 칩(30)은 플립칩 본딩에 의해 땜납층(16)을 통해 본딩 패드(15)에 전기 접속된다. 칩 보유면에 대향한 기판의 또 다른 주표면은 외부 접속 단자로 작용하는 일단의 땜납 범프(40)를 갖는다. 외부 접속 단자(40)는 랜드(도시되지 않음)를 통해 기판(11)의 하면에 접합된다. 기판(11)의 칩 보유면은 동으로 이루어진 배선 패턴(17)을 그 위에 형성하고, 본딩 패드(12, 15)의 영역을 제외하고 절연재(18)가 더 증착된다.
도시된 반도체 장치(10)에서, 와이어 본딩 영역(A) 내의 본딩 패드(12)가 Ni 도금(14a)과 Au 도금(14b)으로 이루어진 도금층(14)을 갖기 때문에, 본딩 와이어(22)는 본딩 와이어(22)는 견고하고 신뢰성 있게 본딩 패드(12)에 접합될 수 있다.
한편, 플립칩 본딩 영역(B) 내의 본딩 패드(15)가 Cu로 이루어진 배선 패턴(17) 상에 땜납 피막(16)을 갖기 때문에, 금이 땜납으로 확산되는 경우에 초래되는 땜납의 바람직하지 않은 용융점의 증가를 방지할 수 있으므로, 반도체 칩(30)을 기판(11)에 신뢰성 있게 실장할 수 있다. 플립칩 본딩은 종래의 어떠한 본딩 방법을 사용하여 행해질 수 있고, 바람직하기로, 반도체 칩(30)의 돌기 전극(32)을 실장 기판(11)의 대응하는 본딩 패드(15)에 정렬하고, 용융된 땜납 피막(16)에 돌기 전극(32)을 삽입하고, 땜납의 용융점보다 낮은 온도로 결과적인 패키지를 냉각하여 행해질 수 있다. 땜납의 고형화의 결과로서, 돌기 전극(32)은 견고하고 신뢰성 있게 본딩 패드(15)에 접합된다.
반도체 칩(30)이 본딩 패드(15)에 플립칩 본딩된 후, 전기 절연성 하부 충전 수지(34)는 기판(11)과 반도체 칩(30) 사이에 형성된 공간 또는 갭에 충전된다. 적절한 하부 충전 수지는 SiO2필러 등을 갖는 에폭시 수지이다. 이후, 기판(11)의 전체 표면은 전기 절연성 밀봉 수지(36)로 밀봉됨으로써 본딩 와이어(22)를 포함하는 기타 부품뿐만 아니라 반도체 칩(20, 30)은 전기 절연성 밀봉 수지(36)로 덮여 보호된다. 바람직하기로 수지 밀봉층의 형성은 밀봉 수지를 포팅(potting)하거나 수지 밀봉용 몰드를 사용하여 행해질 수 있다. 적절한 밀봉 수지는 예를 들면 에폭시 수지이다.
도 7 및 도 8은 본 발명의 또 다른 바람직한 실시예에 따른 실장 기판, 및 실장 구조, 즉 반도체 장치를 나타낸다. 이후 설명되는 바와 같이, 반도체 장치(10)는 실장 기판(11)의 한 표면에 반도체 칩(20)과 반도체 칩(30)을 갖는 것을 특징으로 한다. 이 반도체 장치(10)에서, 반도체 칩(30)은 플립칩 본딩에 의해 기판(11)에 탑재되고, 반도체 칩(20)은 칩(30) 상에 적층되어 기판(11)의 본딩 패드(12)에 접합하는 와이어와 전기 접속된다. 그렇지만, 도시된 반도체 장치(10)가 본 발명의 범위 내에서 임의로 변형 또는 개량될 수 있음을 주목해야 한다. 예를 들면, 2개의 반도체 칩(30)은 도시된 칩(30)의 단일 사용 대신에 기판(11)에 실장될 수 있다.
반도체 장치(10)에서, 반도체 칩(30)이 플립칩 본딩에 의해 기판(11)에 탑재된 후, 와이어 본딩되는 반도체 칩(20)은 칩(30) 상에 적층된다. 따라서, 도 7에 도시된 바와 같이, 와이어 본딩에 의해 칩(20)을 탑재하는 영역(A)과 플립칩 본딩에 의해 칩(30)을 탑재하는 영역(B)은 거의 동일한 영역을 차지한다. 일반적으로, 칩(30) 상에 적층될 칩(20)의 외부 사이즈가 칩(30)의 사이즈와 동일하거나 이보다 약간 더 작은 것이 바람직하다.
와이어 본딩용 본딩 패드(12) 및 플립칩 본딩용 본딩 패드(15)(모두 실장 기판(11)에 형성됨) 각각은 도 6a 및 6b를 참조하여 상술된 구조를 가질 수 있다. 도 7에 도시된 바와 같이, 본딩 패드(12)는 이것이 본딩 패드(15)의 주변부, 즉 영역(B)을 둘러싸는 형태로 분포되는 방식으로 플립칩 본딩용 본딩 패드(15)로부터 일정 간격으로 이격 배치된다. 본딩 패드(12)의 표면은 Ni 도금 및 Au 도금으로 이루어진 도금층(14)을 갖고, 본딩 패드(15)의 표면은 땜납층(16)을 갖는다.
도 8의 반도체 장치(10)는 예를 들면 다음의 방법에 따라 제조될 수 있다. 첫째로, 반도체 칩(30)은 돌기 전극(32)이 기판(11)의 대응하는 본딩 패드(15)와 정렬된 후 실장 기판(11)에 탑재되고 나서, 칩(30)과 하지 기판(11) 사이의 갭에 하부 충전 수지(34)가 충전된다. 다음으로, 반도체 칩(20)은 접착층(21)을 통해 칩(30) 상에 탑재되고, 칩(20)은 본딩 와이어(22)를 통해 본딩 패드(12)에 전기 접속된다. 칩(20)의 전기 접속을 완료한 후, 칩(20, 30)을 탑재한 기판(11)의 표면은 밀봉 수지(36)로 밀봉된다. 실장 기판(11)은 칩 보유면에 대향한 표면에 외부 접속 단자(40)를 갖는다. 예를 들면, 땜납 범프는 외부 접속 단자(40)로서 사용될 수 있다.
반도체 장치(10)에서, 본딩 와이어(22)와 와이어 본딩용 본딩 패드(12) 사이에 양호하고 견고한 본딩을 얻을 수 있는데, 본딩 패드(12)가 Ni와 Au 도금으로 이루어진 이중 피복된 도금층(16)을 갖기 때문이다.
또한, 플립칩 본딩 영역(A)에 대해서, 본딩 패드(15)가 땜납층(16)을 배선 패턴(17)에 직접 도포하여 형성되기 때문에, 반도체 칩(30)은 땜납의 용융점을 증가시키지 않고서 효과적이고 신뢰성 있게 본딩 패드(15)에 접합될 수 있다. 즉,칩(30)의 돌기 전극(32)은 신뢰성이 높게 패드(15)에 접합될 수 있다. 게다가, 인접한 본딩 패드(15)간의 간격이 감소되어 각 패드(15) 상의 땜납량이 매우 적어지는 경우에도, 땜납량의 감소로 인한 땜납의 용융점의 변화가 없고, 돌기 전극(32)은 신뢰성 있게 패드(15)에 접합될 수 있다.
도 9는 본 발명의 또 다른 바람직한 실시예에 따른 실장 기판, 및 실장 구조, 즉 반도체 장치를 나타낸다. 이후 설명되는 바와 같이, 반도체 장치(10)는 실장 기판(11)의 한 표면에 와이어 본딩되는 반도체 칩(20)과 또 다른 표면에 플립칩 본딩되는 반도체 칩(30)을 탑재하는 것을 특징으로 한다. 그렇지만, 도시된 반도체 장치(10)가 본 발명의 범위 내에서 임의로 변형 또는 개량될 수 있음을 주목해야 한다. 예를 들면, 2개의 반도체 칩(20, 30)은 도시된 칩(20, 30)의 단일 사용 대신에 기판(11)에 실장될 수 있다.
도 9는 와이어 본딩을 통해 반도체 칩을 탑재하는 실장 기판(11)의 한 표면, 즉 상면을 나타낸다. 상면에는 반도체 칩이 탑재되는 영역(A)이 있고 이 영역(A)에는 이를 둘러싸는 형태로 배치된 일단의 본딩 패드(12)가 있다. 본딩 패드(12)는 와이어 본딩에 사용되고, 아래에 설명되는 바와 같이 각 패드는 동으로 이루어진 배선 패턴, 및 Ni 도금과 Au 도금으로 이루어진 도금층을 포함한다.
도 10은 플립칩 본딩을 통해 반도체 칩을 탑재하는 실장 기판(11)의 또 다른 표면, 즉 하면을 나타낸다. 하면에는 반도체 칩이 탑재되는 영역(B)이 있고 이 영역(B)의 주변부에는 일단의 본딩 패드(15)가 있다. 본딩 패드(15)는 플립칩 본딩에 사용되고, 아래에 설명되는 바와 같이 각 패드는 동으로 이루어진 배선 패턴과땜납층을 포함한다. 하면에는 일단의 외부 접속 단자(40)가 더 있다. 단자(40)는 칩의 외부 주변부를 둘러싸는 형태로 배치된다. 땜납 범프가 단자(40)로서 사용될 수 있다.
도 11은 도 9 및 도 10의 실장 기판(11)을 사용하는 반도체 장치(10)를 나타낸다. 도시된 바와 같이, 반도체 칩(20)은 와이어 본딩을 통해 기판(11)의 상면에 탑재되고, 반도체 칩(30)은 플립칩 본딩을 통해 기판(11)의 하면에 탑재된다.
도 11의 반도체 장치(10)는 예를 들면 다음의 방법에 따라 제조될 수 있다.
첫째로, 반도체 칩(30)은 돌기 전극(32)이 기판(11)의 대응하는 본딩 패드(15)와 정렬된 후 기판(11)의 하면에 탑재되고 나서, 칩(30)과 기판(11) 사이의 갭에 하부 충전 수지(34)가 충전된다. 다음으로, 반도체 칩(20)은 접착층(21)을 통해 실장 기판(11)의 상면에 탑재되고, 칩(20)은 본딩 와이어(22)를 통해 본딩 패드(12)에 전기 접속된다. 칩(20)을 와이어 본딩한 후, 칩(20)을 탑재한 기판(11)의 표면은 밀봉 수지(36)로 밀봉된다.
도 4 내지 도 8을 참조하여 상술한 반도체 장치에서와 같이, Ni와 Au 도금으로 이루어진 도금층(14)이 존재하기 때문에 반도체 장치(10)에서 와이어 본딩용 본딩 패드(12)와 본딩 와이어(22) 사이에 양호하고 견고한 본딩을 또한 얻을 수 있다. 또한, 땜납층(16)을 배선 패턴(17)에 직접 도포하기 때문에, 반도체 칩(30)은 땜납의 용융점이 증가하지 않고서 플립칩 본딩을 통해 효과적이고 신뢰성 있게 본딩 패드(15)에 접합될 수 있으므로, 칩(30)의 돌기 전극(32)은 신뢰성이 높게 패드(15)에 접합될 수 있다. 따라서, 결과적인 반도체 장치(10)는 높은 신뢰성을보이면서 예기되는 높은 성능 및 기타 특성들을 보장할 수 있다.
도 11의 반도체 장치(10)에서, 각각의 칩은 2가지 타입의 반도체 칩, 즉 와이어 본딩되는 반도체 칩(20)과 플립칩 본딩되는 반도체 칩(30)에 대해서 실장 기판(11)에 탑재되었다. 그렇지만, 반도체 칩의 실장이 탑입당 칩의 단일 사용에 국한되지 않음을 주목해야 한다. 마찬가지로, 도 5 및 도 8의 반도체 장치(10)에서, 반도체 칩(20, 30)의 수는 2개 이상으로 증가될 수 있고, 동시에, 칩의 배치 패턴은 칩의 사이즈와 같은 다양한 요인에 따른 칩의 배치 밀도, 단락 및 기타 결함의 방지, 및 장치의 소기의 특성과 함께 자유롭게 변경될 수 있다.
상술한 바와 같이, 본 발명에 따른 전자 장치를 제조하는 경우에, 플립칩 본딩에 사용되는 본딩 패드는 도금층을 Cu 패턴에 도포하지 않고서 땜납층을 Cu로 이루어진 배선 패턴에 직접 도포하여 제조된다. 따라서, Ni 도금과 Au 도금으로 이루어진 도금층이 와이어 본딩용 본딩 패드의 제조시 Cu 패턴에 도포되는 경우, 플립칩 본딩용 본딩 패드를 도금액으로부터 보호하는 것이 요구된다. 이를 위해, 어떠한 마스킹 수단이 도금 공정 중에 플립칩 본딩용 본딩 패드 상에 도포되는 것이 바람직하다. 한편, 플립칩 본딩용 본딩 패드의 제조시 납땜 재료가 배선 패턴에 도포되는 경우, 플립칩 본딩용 본딩 패드에만 납땜 재료를 선택적으로 피복할 수 있는 특정한 방법을 사용하는 것이 요구된다.
상술한 바와 같이, 플립칩 본딩용 본딩 패드는 패드 사이의 간격을 작게 하여 밀접 배치하여, 패드의 면적이 감소된다. 따라서, 땜납 페이스트의 노즐이 각 본딩 패드와 정렬되도록 요구되는 종래의 페이스트 인쇄 방법을 사용하여 납땜 재료를 플립칩 본딩용 본딩 패드에 정확히 도포하는 것은 곤란하다. 사실상, 페이스트 인쇄 방법을 사용하는 경우, 공급되는 페이스트의 양이 변화되지 않고서 미세 패터닝된 본딩 패드에 땜납 페이스트가 공급될 수 없고, 또한 리플로 납땜 중에 페이스트를 적하하는 경우 인접한 본딩 패드와의 단락이 초래될 수 있다는 문제점들이 발생한다. 그렇지만, 본 발명자는 땜납층의 형성시 Super Solder Method, Super Juffit Method 및 유사한 방법들이 사용되면 이러한 문제점들을 회피할 수 있다는 것을 밝혀냈다. 예를 들면, Super Solder Method는 금속 치환에 따른 금속 합금 제조에 기초한다. 또한, Super Juffit Method는 접착제 피막의 형성, 땜납 분말의 접착 및 땜납 분말의 리플로에 기초한다.
요약하면, 본 발명에 따라, 반도체 칩과 같은 상이한 타입의 전자 부품이 와이어 본딩 및 플립칩 본딩의 서로 다른 실장 방법을 사용하여 단일의 실장 기판에 탑재되는 경우, 각 전자 부품은 본딩 패드에 완전히 접속됨으로써, 신뢰성이 높게 전자 장치를 제공할 수 있다.

Claims (19)

  1. 플립칩 본딩 및 와이어 본딩을 통해 2개 이상의 전자 부품이 탑재되는 전자 부품의 실장 기판에 있어서,
    상기 실장 기판은 플립칩 본딩을 통해 전자 부품을 수용하도록 설계된 적어도 하나의 제 1 영역 및 와이어 본딩을 통해 전자 부품을 수용하도록 설계된 적어도 하나의 제 2 영역을 포함하고,
    상기 실장 기판의 제 1 영역은 전자 부품의 외부 단자가 접속되는 적어도 하나의 본딩 패드를 갖고, 이 본딩 패드는 표면에 땜납 재료가 피복되는 동(銅) 성분의 재료를 포함하고,
    상기 실장 기판의 제 2 영역은 전자 부품의 외부 단자로부터 연장된 본딩 와이어의 단부가 접속되는 적어도 하나의 본딩 패드를 갖고, 이 본딩 패드는 표면에 니켈 도금과 금 도금이 결합된 도금층을 갖는 동 성분의 재료를 포함하는 것을 특징으로 하는 전자 부품의 실장 기판.
  2. 제 1항에 있어서,
    상기 실장 기판은 플립칩 본딩용 제 1 영역 및 다른 표면에 와이어 본딩용 제 2 영역을 갖는 것을 특징으로 하는 전자 부품의 실장 기판.
  3. 제 1항에 있어서,
    상기 실장 기판은 플립칩 본딩용 제 1 영역 및 동일한 표면에 와이어 본딩용 제 2 영역을 갖는 것을 특징으로 하는 전자 부품의 실장 기판.
  4. 제 3항에 있어서,
    상기 플립칩 본딩용 제 1 영역 및 상기 와이어 본딩용 제 2 영역은 상기 실장 기판의 동일한 표면에 별개로 위치하는 것을 특징으로 하는 전자 부품의 실장 기판.
  5. 제 3항에 있어서,
    상기 와이어 본딩용 제 2 영역은 상기 실장 기판의 동일한 표면에 상기 플립칩 본딩용 제 1 영역을 둘러싼 상태로 위치하는 것을 특징으로 하는 전자 부품의 실장 기판.
  6. 제 5항에 있어서,
    와이어 본딩되는 전자 부품이 플립칩 본딩되는 전자 부품 상에 탑재되어 상기 실장 기판의 동일한 표면에 전자 부품의 적층 구조를 형성하는 것을 특징으로 하는 전자 부품의 실장 기판.
  7. 제 3항에 있어서,
    상기 제 1 및 제 2 영역을 갖는 표면에 대향한 상기 실장 기판의 다른 표면이 적어도 하나의 외부 접속 단자를 갖는 것을 특징으로 하는 전자 부품의 실장 기판.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 전자 부품은 반도체 소자인 것을 특징으로 하는 전자 부품의 실장 기판.
  9. 실장 기판, 및 플립칩 본딩과 와이어 본딩을 통해 이 실장 기판 상에 탑재된 2개 이상의 전자 부품을 포함하는 전자 장치에 있어서,
    상기 실장 기판은 플립칩 본딩을 통해 전자 부품을 수용하도록 설계된 적어도 하나의 제 1 영역 및 와이어 본딩을 통해 전자 부품을 수용하도록 설계된 적어도 하나의 제 2 영역을 포함하고,
    상기 실장 기판의 제 1 영역은 표면에 땜납 재료가 피복되는 동 성분의 재료를 포함하는 본딩 패드를 갖고, 플립칩 본딩되는 전자 부품은 상기 실장 기판의 제 1 영역에 탑재되고, 본딩 패드가 전자 부품의 외부 단자와 전기 접속되고,
    상기 실장 기판의 제 2 영역은 표면에 니켈 도금과 금 도금이 결합된 도금층을 갖는 동 성분의 재료를 포함하는 본딩 패드를 갖고, 와이어 본딩되는 전자 부품은 상기 실장 기판의 제 2 영역에 탑재되고, 상기 본딩 패드가 본딩 와이어를 통해 전자 부품의 외부 단자와 전기 접속되는 것을 특징으로 하는 전자 장치.
  10. 제 9항에 있어서,
    상기 실장 기판은 서로 다른 표면에 제 1 및 제 2 영역을 갖는 것을 특징으로 하는 전자 장치.
  11. 제 9항에 있어서,
    상기 실장 기판은 동일한 표면에 제 1 및 제 2 영역을 갖는 것을 특징으로 하는 전자 장치.
  12. 제 11항에 있어서,
    상기 플립칩 본딩용 제 1 영역 및 상기 와이어 본딩용 제 2 영역은 상기 실장 기판의 동일한 표면에 별개로 위치하는 것을 특징으로 하는 전자 장치.
  13. 제 11항에 있어서,
    상기 와이어 본딩용 제 2 영역은 상기 실장 기판의 동일한 표면에 상기 플립칩 본딩용 제 1 영역을 둘러싸는 상태로 위치하는 것을 특징으로 하는 전자 장치.
  14. 제 13항에 있어서,
    와이어 본딩되는 전자 부품은 플립칩 본딩되는 전자 부품 상에 탑재되고, 상기 전자 장치는 상기 실장 기판의 동일한 표면에 전자 부품의 적층 구조를 갖는 것을 특징으로 하는 전자 장치.
  15. 제 11항에 있어서,
    상기 제 1 및 제 2 영역을 갖는 표면에 대향한 상기 실장 기판의 또 다른 표면은 적어도 하나의 외부 접속 단자를 갖는 것을 특징으로 하는 전자 장치.
  16. 제 9항 내지 제 15항 중 어느 한 항에 있어서,
    플립칩 본딩되는 전자 부품은 금을 주성분으로 하는 돌출부를 갖는 전극을 갖고, 상기 전극의 돌출부는 땜납 재료의 피복을 통해 본딩 패드에 접합되는 것을 특징으로 하는 전자 장치.
  17. 제 9항 내지 제 16항에 있어서,
    플립칩 본딩되는 전자 부품은 전자 부품과 실장 기판 사이의 공간에 도포되는 하부 충전 재료를 더 포함하는 것을 특징으로 하는 전자 장치.
  18. 제 9항 내지 제 17항 중 어느 한 항에 있어서,
    실장 기판의 전자 부품 탑재면은 기판 상에 도포된 밀봉층을 갖고, 상기 밀봉층은 내부에 매입된 상태로 전자 부품, 본딩 와이어, 및 기판 상에 제조된 기타 부품을 갖는 것을 특징으로 하는 전자 장치.
  19. 제 9항 내지 제 18항 중 어느 한 항에 있어서,
    상기 전자 부품은 반도체 소자인 것을 특징으로 하는 전자 장치.
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