CN102623392A - 半导体器件的制造方法及半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法及半导体器件，所要解决的课题是如何制造出特性良好的半导体器件以及如何提高处理率及降低制造成本。通过在开口部(OA1)及绝缘膜(21、23)上形成铜的Cu籽晶层(27)的工序、在Cu籽晶层上形成光致抗蚀剂膜的工序、在Cu籽晶层上通过电镀成长形成铜膜(31a)的工序及在铜膜上形成Ni膜(31b)的工序等形成再布线(31)后，在再布线(31)上的开口部(OA2、焊盘区域)形成Au膜(33b)，之后除去光致抗蚀剂膜并对Ni膜(31b)实施钝化处理。随后，对再布线(31)的形成区域以外的Cu籽晶层(27)进行蚀刻。根据所述工序，在Ni膜(31b)的表面形成有钝化膜(35)，因此能够减少因上述蚀刻造成的Ni膜(31b)的膜损耗。而且，还可减少因考虑到膜损耗而增加Ni膜的厚度所造成的基板变形而引起的问题。

Description

半导体器件的制造方法及半导体器件
技术领域
本发明涉及一种半导体器件的制造方法及半导体器件，尤其涉及一种适用于具有Cu-Ni布线的半导体器件的制造方法及具有Cu-Ni布线的半导体器件结构的有效技术。
背景技术
半导体器件具有形成在半导体衬底上的MISFET(Metal InsulatorSemiconductor Field Effect Transistor：金属绝缘半导体场效应晶体管)等半导体元件和形成在所述半导体元件上方的多层布线。而且，在最上层布线上，例如形成有由Cu-Ni布线构成的再布线。所述再布线的一端成为与最上层布线连接的连接部，而再布线的另一端成为焊盘区域。因此，再布线具有连接最上层布线的端部与半导体芯片的规定位置的焊盘区域的作用。
例如，在以下专利文献1(日本特开2005-38932号公报)中公开了一种具有再布线层的半导体器件，并公开了在形成所述再布线层时具有以下(1)～(5)所示工序的半导体器件的制造技术(特别参照专利文献1的第72至第77段)。
(1)在基底金属层[6b]上涂敷第一感光性树脂，通过曝光及显影，在除了主导体层[6a]的形成部分以外的部分形成第一感光性抗蚀剂[11a][图2(d)]。在形成第一感光性抗蚀剂[11a]之后，进行临时硬化[图2(e)]。
(2)利用第一感光性抗蚀剂[11a]形成主导体层[6a]。具体地说就是，在第一感光性抗蚀剂[11a]的开口部，例如通过使用由硫酸铜构成的镀铜液来进行电解电镀，从而形成由Cu构成的主导体层[6a][图2(f)]。之后再除去感光性抗蚀剂[11a][图2(g)]。
(3)在主导体层[6a]上涂敷第二感光性树脂，并通过曝光及显影，以使主导体层[6a]的上表面中除了为形成金属柱[9]而露出的主导体层[6a]的一部分以外的部分或者以仅使表面露出的方式形成第二感光性抗蚀剂[11b]，之后再进行临时硬化[图2(h)]。
(4)接下来，利用第二感光性抗蚀剂[11b]形成金属层[7]。具体做法是，在第二感光性抗蚀剂[11b]的开口部，例如通过电解电镀法形成膜厚为1～3μm的Ni层。之后再通过剥离液除去第二感光性抗蚀剂[11b][图3(i)]。
(5)接下来，例如使用以过硫酸铵为主成分的蚀刻液以及以过氧化氢水或无机氨为主成分的、较为理想的是包含具有保护作用的添加剂的蚀刻液来进行以下处理，所述保护作用是指在主导体层[6a]上暂时形成表面保护层以使其不被蚀刻液腐蚀。通过蚀刻除去再布线层部分以外，即未形成金属层[7]的部分的基底金属层[6b]及位于所述部分下方的阻隔金属层[5][图3(j)]。另外，[括号]内是专利文献1中公开的符号或附图编号。
《专利文献》
专利文献1：日本特开2005-38932号公报
发明内容
本案发明人从事具有如上述再布线的半导体器件的研究和开发。上述再布线采用的是在下层使用铜膜(Cu)而在上层使用镍膜(Ni)的Cu-Ni再布线，并通过电镀法形成所述金属膜。
但是，如后文的详细说明部分所述，在对通过电镀法形成金属膜时形成的Cu籽晶层进行蚀刻时，将会发生以下问题，即，Cu-Ni再布线的Ni膜也将受到蚀刻，从而造成Ni膜的膜损耗。
此外，如果考虑到Ni膜的膜损耗而预先使Ni膜较厚地形成，则存在如下问题，即，因Ni膜的应力导致基板(半导体器件)产生变形，从而有可能在制造工序中出现不良或对元件特性造成影响。
因此，本发明的目的在于提供一种特性良好的半导体器件的制造方法。提供可提高半导体器件制造工序的处理率以及可降低制造成本的半导体器件的制造方法。
而且，本发明的另一目的在于提供一种特性良好的半导体器件以及可降低制造成本的半导体器件。
本发明的上述以及其他目的和新特征在本说明书的描述及附图说明中写明。
下面简要说明关于本专利申请书所公开的发明中具有代表性的实施方式的概要。
本专利申请书所公开的发明中具有代表性的实施方式所示的半导体器件的制造方法包括工序(a)～工序(f)。工序(a)是指在基板的上方形成由导电性膜构成的第一布线的工序。工序(b)是指在上述第一布线上形成第一绝缘膜的工序，其中，所述第一绝缘膜中露出上述第一布线的第一区域。工序(c)是指形成从上述第一布线的上述第一区域延伸到上述第一绝缘膜上的第二布线的工序。而且，所述工序(c)包括工序(c1)至工序(c4)，并由此形成由上述第一铜膜、上述第二铜膜及上述镍膜构成的上述第二布线；其中，所述工序(c1)是指在上述第一区域及上述第一绝缘膜上形成以铜为主成分的第一铜膜的工序；工序(c2)是指在上述第一铜膜上形成将上述第二布线的形成区域开口的第一掩膜的工序；工序(c3)是指在上述第二布线的形成区域的上述第一铜膜上通过电镀成长形成以铜为主成分的第二铜膜的工序；工序(c4)是指在上述第二铜膜上形成以镍为主成分的第一镍膜的工序。工序(d)是指在上述第二布线上的焊盘区域形成以金为主成分的金膜的工序。工序(e)是指在上述工序(d)后除去上述第一掩膜，并对上述第一镍膜实施钝化处理，从而在上述第一镍膜的表面形成镍钝化膜的工序。工序(f)是指在上述工序(e)后对所述第一铜膜进行蚀刻的工序。
本专利申请书所公开的发明中具有代表性的实施方式所示的半导体器件的制造方法包括工序(a)～工序(g)。工序(a)是指在基板的上方形成第一导电性膜的工序。工序(b)是指在上述第一导电性膜上形成第一绝缘膜的工序，其中，所述第一绝缘膜中露出上述第一导电性膜的第一区域。工序(c)是指形成位于上述第一导电性膜的第一区域及上述第一绝缘膜上的第二导电性膜的工序。而且，所述工序(c)包括工序(c1)至工序(c4)，并由此形成由上述第一铜膜、上述第二铜膜及上述镍膜构成的上述第二导电性膜；其中，所述工序(c1)是指在上述第一区域及上述第一绝缘膜上形成以铜为主成分的第一铜膜的工序；工序(c2)是指在上述第一铜膜上形成将上述第二导电性膜的形成区域开口的第一掩膜的工序；工序(c3)是指在上述第二导电性膜的形成区域的上述第一铜膜上通过电镀成长形成以铜为主成分的第二铜膜的工序；工序(c4)是指在上述第二铜膜上形成以镍为主成分的镍膜的工序。工序(d)是指在上述工序(c)后除去上述第一掩膜，并对上述镍膜实施钝化处理，从而在上述镍膜的表面形成镍钝化膜的工序。工序(e)是指在上述工序(d)后对上述第一铜膜进行蚀刻的工序。工序(f)是指除去上述第二导电性膜的焊盘区域上的上述钝化膜的工序。工序(g)是指在上述工序(f)后，在上述焊盘区域形成以金为主成分的金膜的工序。
本专利中请书所公开的发明中具有代表性的实施方式所示的半导体器件为包括(a)～(e)的结构。(a)是指由配置在基板上方的导电性膜构成的第一布线；(b)是指配置在上述第一布线上，且具有使上述第一布线的第一区域露出的开口部的第一绝缘膜；(c)是指从上述导电性膜的第一区域延伸到上述第一绝缘膜的第二布线，且包括以铜为主成分的铜膜(c1)及配置在上述铜膜上且以镍为主成分的第一镍膜(c2)；(d)是指在上述第二布线的焊盘区域上且配置在上述第一镍膜上的以金为主成分的金膜；(e)是指配置在上述第二布线的上述第一镍膜上的镍钝化膜。并且，在上述第一镍膜的表面形成有上述钝化膜和上述金膜。
本专利申请书所公开的发明中具有代表性的实施方式所示的半导体器件为包括(a)～(f)的结构。(a)是指配置在基板上方的第一导电性膜；(b)是指配置在上述第一导电性膜上，且具有使上述第一导电性膜的第一区域露出的开口部的第一绝缘膜；(c)是指配置在上述第一导电性膜的第一区域及上述第一绝缘膜上的第二导电性膜，且包括以铜为主成分的铜膜(c1)及配置在上述铜膜上且以镍为主成分的镍膜(c2)；(d)是指具有使上述第二导电性膜的焊盘区域露出的开口的第二绝缘膜；(e)是指在上述第二导电性膜的焊盘区域上且配置在上述镍膜的上方的突起(bump)电极；(f)是指配置在由上述镍膜与上述第二绝缘膜所包夹的区域内的镍钝化膜。
根据本专利申请书所公开的发明中具有代表性实施方式的半导体器件，可提高半导体器件的特性及降低半导体器件的制造成本。
根据本专利申请书所公开的发明中具有代表性实施方式的半导体器件的制造方法，可制造特性良好的半导体器件。而且，在半导体器件的制造工序中，可提高处理率及降低制造成本。
附图说明
图1所示的是实施方式1中半导体器件结构的主要部分剖面图。
图2所示的是实施方式1中半导体器件制造工序的主要部分剖面图。
图3是接着图2所示工序的制造工序的主要部分剖面图，所示的是实施方式1中半导体器件制造工序的主要部分剖面图。
图4是接着图3所示工序的制造工序的主要部分剖面图，所示的是实施方式1中半导体器件制造工序的主要部分剖面图。
图5所示的是实施方式1中半导体器件制造工序的主要部分平面图。
图6是接着图4所示工序的制造工序的主要部分剖面图，所示的是实施方式1中半导体器件制造工序的主要部分剖面图。
图7是接着图6所示工序的制造工序的主要部分剖面图，所示的是实施方式1中半导体器件制造工序的主要部分剖面图。
图8所示的是实施方式1中半导体器件制造工序的主要部分平面图。
图9是接着图7所示工序的制造工序的主要部分剖面图，所示的是实施方式1中半导体器件制造工序的主要部分剖面图。
图10是接着图9所示工序的制造工序的主要部分剖面图，所示的是实施方式1中半导体器件制造工序的主要部分剖面图。
图11是接着图10所示工序的制造工序的主要部分剖面图，所示的是实施方式1中半导体器件制造工序的主要部分剖面图。
图12是接着图11所示工序的制造工序的主要部分剖面图，所示的是实施方式1中半导体器件制造工序的主要部分剖面图。
图13所示的是实施方式2中半导体器件结构的主要部分剖面图。
图14所示的是实施方式2中半导体器件制造工序的主要部分剖面图。
图15是接着图14所示工序的制造工序的主要部分剖面图，所示的是实施方式2中半导体器件制造工序的主要部分剖面图。
图16是接着图15所示工序的制造工序的主要部分剖面图，所示的是实施方式2中半导体器件制造工序的主要部分剖面图。
图17是接着图16所示工序的制造工序的主要部分剖面图，所示的是实施方式2中半导体器件制造工序的主要部分剖面图。
图18是接着图17所示工序的制造工序的主要部分剖面图，所示的是实施方式2中半导体器件制造工序的主要部分剖面图。
图19是接着图18所示工序的制造工序的主要部分剖面图，所示的是实施方式2中半导体器件制造工序的主要部分剖面图。
图20是接着图19所示工序的制造工序的主要部分剖面图，所示的是实施方式2中半导体器件制造工序的主要部分剖面图。
图21是接着图20所示工序的制造工序的主要部分剖面图，所示的是实施方式2中半导体器件制造工序的主要部分剖面图。
图22是接着图21所示工序的制造工序的主要部分剖面图，所示的是实施方式2中半导体器件制造工序的主要部分剖面图。
图23是接着图22所示工序的制造工序的主要部分剖面图，所示的是实施方式2中半导体器件制造工序的主要部分剖面图。
图24所示的是实施方式2中半导体器件的其他结构的主要部分剖面图。
图25所示的是实施方式3中半导体器件制造工序的主要部分剖面图。
图26是接着图25所示工序的制造工序的主要部分剖面图，所示的是实施方式3中半导体器件制造工序的主要部分剖面图。
图27所示的是实施方式3中半导体器件制造工序的主要部分剖面图，是接着图26所示工序的制造工序的主要部分剖面图。
图28是接着图27所示工序的制造工序的主要部分剖面图，所示的是实施方式3中半导体器件制造工序的主要部分剖面图。
图29是接着图28所示工序的制造工序的主要部分剖面图，所示的是实施方式3中半导体器件制造工序的主要部分剖面图。
图30是接着图29所示工序的制造工序的主要部分剖面图，所示的是实施方式3中半导体器件制造工序的主要部分剖面图。
符号说明
1         半导体衬底
2         元件隔离区域
3n        源极/漏极区域
3p        源极/漏极区域
21        第一保护绝缘膜
23        第二保护绝缘膜
24        第三保护绝缘膜
25        阻挡膜
27        籽晶层(Cu籽晶层)
30        焊盘图形
30a       Cu膜
30b       Ni膜
31        再布线
31a              Cu膜
31b              Ni膜
33               焊盘图形
33a              Ni膜
33b              Au膜
35               Ni的钝化膜
41               表面保护绝缘膜
A30              焊盘图形形成区域
A31              再布线形成区域
A33              焊盘图形形成区域
BP               突起电极
G                栅极电极
ID1              层间绝缘膜
ID1a             层间绝缘膜
ID1b             布线槽用绝缘膜
ID2              层间绝缘膜
ID2a             层叠膜
ID2b             层叠膜
ID3(ID3a、ID3b)  层间绝缘膜
ID4(ID4a、ID4b)  层间绝缘膜
ID5              层间绝缘膜
L                长度
L1               长度
M1               第一层布线
M2               第二层布线
M3               第三层布线
M4               第四层布线
M5               第五层布线
OA1              开口部
OA1a       开口部
OA2        开口部(焊盘图形形成区域)
P1         插塞
P2         插塞
P2         插塞
P4         插塞
P5         插塞
PR1        光致抗蚀剂膜
PR2        光致抗蚀剂膜
Pd         焊盘区域
Qn         n沟道型MISFET
Qp         p沟道型MISFET
W          引线
W1         宽度
α         宽度
具体实施方式
在以下实施方式中，为了方便，在必要时将几个部分或将实施方式分割来说明，除了需要特别说明的以外，这些都不是彼此独立且无关系的，而是与其它一部分或者全部的变形例、应用例、详细内容及补充说明等相互关联的。另外，在以下实施方式中提及要素数等(包括个数、数值、量、范围等)时，除了特别说明及原理上已经明确限定了特定的数量等除外，所述的特定数并非指固定的数量，而是可大于等于该特定数或可小于等于该特定数。
而且，在以下实施方式中，除了特别说明及原理上已经明确了是必要时除外，所述的构成要素(包括要素步骤等)也并非是必须的要素。同样地，在以下实施方式中提及的构成要素等的形状、位置关系等时，除了特别说明时及原理上已经明确了并非如此时，实质上包括与前述形状等相近或者类似的。同理，前述的数值等(包括个数、数值、量、范围等)也是同样的。
以下根据附图详细说明本发明的实施方式。为了说明实施方式的所有图中，原则上对具有同一功能的构件采用同一符号，并省略掉重复的说明。另外，在除了需要特别说明的以外，对具有同一内容的部分原则上不进行重复说明。
另外，在实施方式所用的图中，为了使图面简单易懂，有时会省略掉剖面图的剖面线或者给平面图加上剖面线。
(实施方式1)
以下，参照附图详细说明本实施方式中半导体器件的结构和制造方法。图1所示的是本实施方式中半导体器件结构的主要部分剖面图。图2～图12所示的是本实施方式中半导体器件制造工序的主要部分剖面图或主要部分平面图。
[结构说明]
首先，参照图1说明本实施方式中半导体器件的特征性结构。
如图1所示，本实施方式的半导体器件例如为在半导体衬底(基板)1上形成有p沟道型MISFETQp及n沟道型MISFETQn等的半导体元件。除了所述MISFET以外，也可以具有其他元件，例如电容元件、电阻元件或存储单元等各种元件。
在所述MISFET(Metal Insulator Semiconductor Field EffectTransistor：场效应晶体管)上，配置有层间绝缘膜ID1。而且，在上述MISFET的源极/漏极区域(3n、3p)上，经由插塞P1配置有第一层布线M1。而且，在第一层布线M1上形成有第二层布线M2。在第一层布线M1与第二层布线M2之间通过插塞P2而电连接，插塞P2以外的区域通过层间绝缘膜ID2被电绝缘。
第一层布线M1及第二层布线M2是由铝(以Al为主成分的导电性膜)构成的布线。所谓主成分，是指至少以50％的构成比率混合的成分。
在所述第二层布线(最上层布线)M2上形成有保护绝缘膜(21、23、绝缘膜)，从保护绝缘膜的开口部(本实施方式中为第一保护绝缘膜21的开口部)OA1露出第二层布线(Al膜)M2。
从所述露出部(开口部OA1、第一焊盘区域)到保护绝缘膜(21、23)上配置有再布线31。所述再布线31具有将上述露出部(开口部OA1、第一焊盘区域)迂回布置到半导体衬底(半导体芯片)上所想设置的区域的作用。如前所述，通过将再布线31的端部作为焊盘区域Pd(开口部OA2、第二焊盘区域)，便可容易实现布线基板等外部连接端子与半导体衬底(半导体芯片)之间的电连接。
所述再布线31由铜膜(以Cu为主成分的导电性膜)31a及镍膜(以Ni为主成分的导电性膜)31b的层叠膜(Cu-Ni布线)构成。Cu膜31a是从下层的籽晶层即铜薄膜电镀成长而成的膜，在Cu膜31a的下层配置有籽晶层(图1中未示出，请参照图12)。而且，在籽晶层的下部，配置有阻挡膜(图1中未示出，请参照图12)。另外，Ni膜31b是在上述Cu膜31a上电镀成长而成的膜。此后，有时将籽晶层(籽晶膜)27称作Cu籽晶层27。另外，由于所述Cu籽晶层及上述阻挡膜也具有导电性，因此也可将其考虑为包含在再布线31中。
而且，在上述再布线31的端部上，配置有焊盘图形33。焊盘图形33是用于实现与引线W的连接的基底层(焊盘区域的基底层)，所述焊盘图形33的表面成为焊盘区域(与引线的连接部、与外部连接端子的连接部)Pd。所述焊盘图形33由镍膜(以Ni为主成分的导电性膜)33a和金膜(以Au为主成分的导电性膜)33b的层叠膜构成。
所述焊盘图形33的形成区域比再布线31的端部区域大，且包含再布线31的端部区域外围的区域(请参照图8)。因而，焊盘图形33以不仅覆盖再布线31的端部区域的上表面而且也覆盖其侧面的方式而配置(请参照图1)。再布线31与焊盘图形33的接触面积因所述结构而变大，因此可降低焊盘图形33的剥离性。
本实施方式的半导体器件的特征性结构是，在构成再布线31的Ni膜31b表面中的焊盘图形33(焊盘区域Pd、开口部OA2)的形成区域以外的区域，配置有Ni的钝化膜35。而且，在构成焊盘图形33的Ni膜33a的表面中未被Au膜33b覆盖的区域，即Ni膜33a的侧面(露出区域、露出面)，也配置有Ni的钝化膜35。
Ni的钝化膜35是指Ni的氧化膜(NixOy)，是通过钝化处理而形成的膜。钝化处理例如可通过使镍膜与氧化性的溶液接触来进行处理。氧化性的溶液例如是含有过氧化氢水的溶液(处理液)，更具体是，含有氨和过氧化氢水的溶液(氨-过氧化氢混合物)适合用作镍的钝化处理液。而且，通过在氧化性气氛中对镍膜进行等离子处理，即可对镍膜进行钝化处理。
上述Ni的钝化膜是氧化膜，但与Ni的自然氧化膜不同，是致密且稳定的膜。因而，Ni的自然氧化膜比Ni的钝化膜更容易被蚀刻，例如当使用上述氨-过氧化氢混合物作为蚀刻液来进行蚀刻时，Ni的自然氧化膜的蚀刻速率(蚀刻速度)至少为Ni的钝化膜的蚀刻速率的100倍。即，Ni的钝化膜的蚀刻速率最大为Ni的自然氧化膜的蚀刻速率的百分之一。而且，上述Ni的钝化膜与Ni的自然氧化膜不同，是致密且稳定的膜，因此即便使用硫酸或盐酸等强酸也难以溶解。
如上所述，通过配置Ni的钝化膜35，将可提高Ni膜31b的耐蚀性。而且，如后文的制造工序部分中所详细说明的，对Cu籽晶层27进行蚀刻时还可减少Ni膜31b的膜损耗。因此，可预先使Ni膜31b较薄形成，从而能够减少对下层的布线或元件(MISFET)等的应力。
而且，在焊盘图形33(焊盘区域Pd)上，配置有用于实现与后述的布线基板的外部连接端子电连接的引线(导电性部件)W。
[制造方法说明]
接下来，参照图1～图12说明本实施方式中半导体器件的制造工序，以使所述半导体器件的结构更加明确。
首先，准备图1所示的在半导体元件(n沟道型MISFETQn及p沟道型MISFETQp)的上方形成有多条布线(M1、M2)的半导体衬底1。
[Qn、Qp形成工序]
半导体元件(n沟道型MISFETQn以及p沟道型MISFETQp)的形成方法并无限制，例如可以通过以下工序来形成所述半导体元件(请参照图1)。
例如通过对由p型单晶硅构成的半导体衬底1进行蚀刻以形成槽，并在槽的内部埋入如氧化硅膜作为绝缘膜，从而形成元件隔离区域2。通过所述元件隔离区域2，划分出形成n沟道型MISFETQn的活性区域及形成p沟道型MISFETQp的活性区域。
接下来，向半导体衬底1中形成有n沟道型MISFETQn的活性区域注入p型杂质离子之后，通过热处理使杂质扩散，从而形成p型阱。而且，在向半导体衬底1中形成有p沟道型MISFETQp的活性区域注入n型杂质离子之后，通过热处理使杂质扩散，从而形成n型阱。接下来，例如对半导体衬底1(p型阱及n型阱)的表面进行热氧化，从而形成栅极绝缘膜。
接下来，在栅极绝缘膜上，例如堆积掺杂有杂质的多晶硅膜作为导电性膜，例如进而在其上部堆积氮化硅膜以作为绝缘膜。接下来，在对氮化硅膜进行蚀刻之后，将所述氮化硅膜作为掩模来对多晶硅膜进行蚀刻，从而形成栅极电极G。如上所述，将以所需形状的膜(掩膜、光致抗蚀剂膜)作为掩模而选择性地除去下层的膜的工序称作“图案化”。
接下来，向栅极电极G两侧的p型阱注入n型杂质离子，从而形成n-型半导体区域，向栅极电极G两侧的n型阱注入p型杂质离子，从而形成p-型半导体区域。
接下来，在半导体衬底1的整个面上例如堆积氮化硅膜作为绝缘膜之后，进行异向性蚀刻，从而在栅极电极G的侧壁上形成侧壁隔离层。
接下来，将栅极电极G及侧壁隔离层作为掩模，向p型阱注入n型杂质离子，从而形成杂质浓度比n-型半导体区域高的n+型半导体区域，将栅极电极G及侧壁隔离层作为掩模，向n型阱注入p型杂质离子，从而形成杂质浓度比p-型半导体区域高的p+型半导体区域。
通过以上工序，形成具备由n-型半导体区域及n+型半导体区域构成的LDD(Lightly Doped Drain：轻掺杂漏极)结构的源极/漏极区域3n的n沟道型MISFETQn、以及具备由p-型半导体区域及p+型半导体区域构成的LDD结构的源极/漏极区域3p的p沟道型MISFETQp(请参照图1)。
[M1、M2形成工序]
多条布线(M1、M2)的形成方法并无限制，例如可以通过以下工序来形成所述多条布线(请参照图1)。
首先，在图1所示的n沟道型MISFETQn及p沟道型MISFETQp上，例如通过CVD(Chemical Vapor deposition：化学气相沉积)法等堆积氧化硅膜作为绝缘膜。随后，根据需要通过化学机械研磨(CMP：Chemical Mechanical Polishing)法等研磨氧化硅膜的表面以使其表面平坦化，从而形成层间绝缘膜ID1。
接下来，通过对层间绝缘膜ID1进行图案化，从而在源极/漏极区域3n、3p上分别形成接触孔(连接孔)。接下来，在包含接触孔内的层间绝缘膜ID 1上，例如通过CVD法等堆积钨(W)膜作为导电性膜，并通过CMP法等对所述W膜进行研磨直至使层间绝缘膜ID1露出为止，从而在接触孔内埋入导电性膜。通过所述工序，形成插塞(连接部、接触塞)P1。另外，在W膜的下层，例如也可以设置由氮化钛(TiN)膜或钛(Ti)膜等构成的单层膜或由所述单层膜的层叠膜构成的阻挡膜。
接下来，在包含插塞P1上的层间绝缘膜ID1上，例如通过溅镀法等形成TiN膜作为阻挡膜(图中未示出)。接下来，在阻挡膜上，通过溅镀法等形成Al膜。接着再在Al膜上，通过溅镀法等形成TiN膜作为抗反射膜(图中未示出)。
接下来，通过对阻挡膜、Al膜及抗反射膜的层叠膜进行图案化，从而形成第一层布线M1。另外，也可以在形成上述接触孔后，在包含接触孔内的层间绝缘膜ID1上形成上述层叠膜之后再进行图案化，也可同时形成插塞P1与第一层布线M1。通过上述工序，形成以Al为主成分的第一层布线M1。另外，由于TiN膜具有导电性，因此也可以将TiN膜/Al膜/TiN膜的层叠膜作为第一层布线M1来处理。
接下来，在第一层布线M1上，例如通过CVD法等堆积氧化硅膜作为绝缘膜，随后，根据需要对氧化硅膜的表面进行研磨，从而形成层间绝缘膜ID2。
接下来，通过对层间绝缘膜ID2进行蚀刻，从而在第一层布线M1上形成接触孔。接下来，与形成插塞P1的方法相同，通过在接触孔内埋入导电性膜，从而形成插塞P2。
接下来，在包含插塞P2上的层间绝缘膜ID2上，与形成第一层布线M1的方法相同，形成TiN膜/Al膜/TiN膜的层叠膜，并进行图案化，从而形成第二层布线M2。
[保护绝缘膜、再布线及焊盘图形形成工序]
接下来，在第二层布线M2上形成保护绝缘膜(21、23、绝缘膜)及再布线31等。下面参照图2～图12说明所述工序。在图2～图12中，详细示出了图1所示的半导体器件的最上层布线(本实施方式中为第二层布线M2)及再布线31的开口部OA1附近的区域。另外，在图2～图12中，为了使图面简单易懂，将第二层布线M2画得比图1所示的第二层布线M2短。
首先，如图2所示，在第二层布线M2及层间绝缘膜ID2上，例如形成氧化硅膜及氮化硅膜的层叠膜作为第一保护绝缘膜21。例如，通过CVD法等堆积氧化硅膜之后，再通过CVD法等在氧化硅膜的上部堆积氮化硅膜，从而能够形成上述层叠膜。
接下来，在第一保护绝缘膜21上涂敷光致抗蚀剂膜(图中未示出)，并对所述光致抗蚀剂膜进行曝光及显影，从而除去开口部OA1的光致抗蚀剂膜。接下来，将残存的光致抗蚀剂膜作为掩模，对第一保护绝缘膜(氧化硅膜及氮化硅膜的层叠膜)21进行蚀刻，从而在第一保护绝缘膜21上形成开口部OA1。较为理想的是也对位于开口部OA 1的抗反射膜进行蚀刻。因而，从所述开口部(第一焊盘区域)OA1露出构成第二层布线M2的Al膜。
如上所述，上述开口部OA1对应于第二层布线(Al膜)M2的露出部(露出区域)，并成为第二层布线(Al膜)M2与再布线31的连接部(连接区域)。
接下来，除去上述光致抗蚀剂膜之后，例如在包含开口部OA1上的第一保护绝缘膜21上涂敷感光性聚酰亚胺膜(PIQ膜：Polyimide-isoindoloquinazolinedion膜)作为第二保护绝缘膜23。接下来，对感光性聚酰亚胺膜进行曝光及显影，从而除去至少包含开口部OA1的区域的感光性聚酰亚胺膜。通过所述工序，从开口部OA1再次露出第二层布线(Al膜)M2。接下来，通过实施热处理(固化处理)，使感光性聚酰亚胺膜硬化。
接下来，如图3所示，在包含上述开口部OA1上的第二保护绝缘膜23上，例如通过溅镀法等堆积由铬(Cr)膜构成的阻挡膜25，进而在阻挡膜25上，通过溅镀法等形成铜的薄膜(铜膜)作为电解电镀用的Cu籽晶层27。
接下来如图4所示，在Cu籽晶层27上涂敷光致抗蚀剂膜PR1，并对光致抗蚀剂膜PR1进行曝光及显影，从而除去再布线形成区域A31的光致抗蚀剂膜PR1。如图5所示，再布线形成区域A31是宽度为W1且长度为L的接近矩形的形状。所述再布线形成区域A31是包含开口部OA1的区域。接下来，在残存的光致抗蚀剂膜(掩膜)PR1的内部，即再布线形成区域A31的Cu籽晶层27上，通过电解电镀法形成Cu膜(铜膜)31a。接着在上述光致抗蚀剂膜PR1的内部，即再布线形成区域A31的Cu膜31a上，通过电解电镀法形成Ni膜(镍膜)31b。结果如图6所示，形成Cu膜31a与Ni膜31b的层叠膜。另外，Cu膜31a的膜厚例如为8.0μm左右。Ni膜31b的膜厚例如为10nm～3.5μm左右，更理想的是Ni膜31b的膜厚不超过3.0μm。
Cu为低电阻，因而适合将Cu膜31a用于再布线31。而且，通过在Cu膜31a上形成Ni膜31b，从而能够保护Cu膜31a，因此，可提高Cu膜31a的耐蚀性。而且，能够减少Cu膜31a的电迁移。
接下来，如图7～图9所示，在再布线31的端部上形成焊盘图形33。焊盘图形33例如通过以下工序形成。首先，如图7所示，在包含再布线形成区域A31的光致抗蚀剂膜PR1上涂敷光致抗蚀剂膜(掩膜)PR2，对光致抗蚀剂膜PR2进行曝光及显影，从而除去焊盘图形形成区域OA2的光致抗蚀剂膜PR2。此时，在焊盘图形形成区域(开口部)OA2内，光致抗蚀剂膜PR2下层的光致抗蚀剂膜PR1也被除去。
即，如图8所示，焊盘图形形成区域(焊盘区域)OA2配置在再布线形成区域A31的端部区域上。如果设定再布线形成区域A31的端部区域为宽度W1及长度L1的区域(图8的斜线部)，则焊盘图形形成区域OA2比端部区域大一圈。具体是，在接近矩形状的上述端部区域的三边上以宽度α的量进行加大设定。换言之，成为包含上述端部区域及其外围(宽度α)，宽度为(W1+2α)且长度为(L1+α)的区域。
接下来，如图9所示，在残存的光致抗蚀剂膜PR2的内部，即焊盘图形形成区域OA2的Ni膜31b上(不仅包括其表面，还包括其侧面)，通过电解电镀法形成Ni膜(镍膜)33a。接下来，在上述光致抗蚀剂膜PR2的内部，即焊盘图形形成区域A33的Ni膜33a上(不仅包括其表面，还包括其侧面)，通过电解电镀法形成Au膜33b。Ni膜33a的膜厚例如为0.1～1μm左右，Au膜33b的膜厚例如为1～3μm左右。
如上所述，通过使焊盘图形形成区域OA2形成得比再布线形成区域A31的端部区域大一圈(请参照图8)，从而在焊盘图形形成区域A33，由焊盘图形33覆盖与再布线形成区域A31的端部区域的三边接触的侧面(侧壁)(请参照图8及图9)。因此，加大了再布线31与焊盘图形33的接触面积，从而提高了密接性。换言之就是，降低了焊盘图形33剥离性。
接下来，如图10所示，除去光致抗蚀剂膜PR1、PR2。结果，在再布线形成区域A31及焊盘图形形成区域OA2中露出Ni膜31b及Au膜33b的表面与Cu膜31a、Ni膜31b、Au膜33b及Ni膜33a的侧面。而且，在再布线形成区域A31以外的区域中露出Cu籽晶层27。
接下来，如图11所示，对构成再布线31及焊盘图形33的Ni膜(31b、33a)实施钝化处理。例如，将半导体衬底1浸渍到含有氨和过氧化氢水的处理液(氨-过氧化氢混合物)中，使Ni膜(31b、33a)与处理液接触，从而使Ni膜(31b、33a)的露出面发生钝化反应(氧化反应)，形成Ni的钝化膜35。此时，如将处理液加热到室温(25℃)以上，更为理想的是加热到50℃以上，则能够促进钝化反应，因而较为适宜。
用于进行钝化处理的处理液，也可以使用氨-过氧化氢混合物以外的过氧化氢混合物(含有过氧化氢水的处理液)。也可以使用硫酸过氧化氢混合物(含有硫酸和过氧化氢水的处理液)作为其他过氧化氢混合物。但是，由于硫酸过氧化氢混合物可能会蚀刻Cu膜(31a)，因此更理想的是使用氨-过氧化氢混合物。
而且，也可以使用等离子体氧化法进行钝化处理，即，也可通过在氧化性气氛(例如，含有氧的环境)中产生等离子体，并在其内部配置半导体衬底1，使氧等离子体(氧自由基)与Ni膜(31b、33a)发生反应，从而在Ni膜(31b、33a)的露出面上形成Ni的钝化膜35。而且，也可在含有氧的环境中(氮中含有微量(不超过1％)的氧的环境)中以150C～400℃的温度范围进行氧化退火处理而形成钝化膜35。
接下来，如图12所示，通过湿式蚀刻依序除去再布线形成区域A31以外的区域的Cu籽晶层27及其下层的阻挡膜(Cr膜)25。
Cu籽晶层27的蚀刻例如使用含有硫酸过氧化氢混合物(含有硫酸和过氧化氢水的溶液)或者硝酸过氧化氢混合物(含有硝酸和过氧化氢水的溶液)的蚀刻液来进行。在除去Cu籽晶层27之后，例如使用含有高锰酸钾的溶液对阻挡膜(Cr膜)25进行蚀刻。另外，当使用Ti类的膜(由TiN膜或Ti膜构成的单层膜及其层叠膜)作为阻挡膜时，能够通过氨-过氧化氢混合物来进行蚀刻。
此时，也可使用硫酸过氧化氢混合物或硝酸过氧化氢混合物等作为上述Cu籽晶层27的蚀刻液，不仅可溶解Cu，也可溶解Ni。但是，在本实施方式中，在Ni膜(31b、33a)的表面形成有Ni的钝化膜35，因此能够防止Ni膜(31b、33a)被蚀刻(膜损耗)。
结果，可获得如下效果。
(1)由于可防止Ni膜(31b、33a)被蚀刻，所以可从开始时就将Ni膜(31b、33a)较薄形成，因此可降低成本。
(2)如果考虑到Ni膜(31b、33a)的膜损耗(根据本案发明人的研究，为0.8μm左右)而使Ni膜(31b、33a)较厚形成(如为1.0μm左右)，则所述膜的应力(膜应力)将变大，从而会使半导体衬底1产生变形。结果，在从Ni膜31b的成膜到上述Cu籽晶层27的蚀刻工序期间的、曝光工序等处理工序或处理装置间的搬送工序中，半导体衬底1的固定或搬送产生错误。结果将导致制造工序的处理率(throughput：单位时间的处理能力)降低。而且，如果变形过大，则会造成不良，从而导致制造成品率降低。而且，也可能会造成下层的半导体元件(如Qn、Qp等)特性的恶化或布线(如M1、M2)断线等。对此，在本实施方式中，如上所述，由于可预先使Ni膜(31b、33a)较薄形成，因此能够避免出现上述问题。
而且，在考虑到蚀刻不均匀的情况下，将膜损耗量设定得较多时，Cu籽晶层27的蚀刻工序之后残存的Ni膜的膜厚也会变得比所需膜厚大。结果将导致在以后的工序中仍将持续膜应力较大的状态。因而，在以后的工序，例如后述的探针测试工序或激光补救工序(熔丝编程工序)中，半导体衬底1的固定(例如吸附固定)或搬送都可能产生错误。因此，将降低制造工序的处理率。
对此，在本实施方式中，通过对Ni膜(31b、33a)的膜厚进行最佳化，从而能够提高制造工序的处理率，而且，通过降低Ni膜(31b、33a)的膜应力，即可提高半导体器件的特性。
(3)而且，由于在焊盘图形33的侧面也形成有Ni的钝化膜35(请参照图11)，因此能够减少Ni膜33a的侧面蚀刻。即，当未形成Ni的钝化膜35时，焊盘图形33的Ni膜33a的侧面会曝露于硫酸过氧化氢混合物或硝酸过氧化氢混合物中，因此会从上述侧面进行Ni膜的蚀刻(侵蚀)。所述侵蚀部成为基点而使焊盘图形33变得易于剥离。特别是由于焊盘图形33的图形面积小，因此更易于剥离。本实施方式可减少Ni膜33a的侧面被蚀刻，从而可降低焊盘图形33的剥离性。
[探针测试及熔丝编程工序]
随后，根据需要利用焊盘图形33进行半导体器件的动作测试。将前述的在半导体器件制造工序的前工序(切割前、晶片状态)中判定半导体器件(集成电路)等的良好性的做法称作“晶片测试”。
例如可使用设有与焊盘图形33对应的探针的探针卡来进行的“探针测试”。通过所述探针对焊盘图形33施加电信号，而且通过检测从焊盘图形33所得的信号，可以确认半导体器件的电特性。根据其测试结果，能够判断半导体器件(集成电路)的良好性。
接下来，根据需要进行熔丝元件的编程。例如，在布线(M1或M2)的同层中，设有由相同的导电性部件形成的熔丝元件(图中未示出)。通过蚀刻使所述熔丝元件上的层间绝缘膜(ID1、ID2)或保护绝缘膜(21、23)薄膜化。随后，对作为切断对象的熔丝元件，例如通过照射激光等高能量射线，从而切断熔丝元件。如前所述，根据熔丝元件有无切断进行编程，例如可基于上述探针测试的结果进行缺陷补救(冗余补救)或进行与半导体器件的规格(频率或对应电压)对应的电路切换等。
在上述探针测试工序或熔丝编程工序中，在本实施方式中，可减少半导体衬底1的变形现象，由此可减少半导体衬底1固定(例如吸附固定)或搬送时的错误。
[安装工序]
接下来，切断(切割)半导体衬底(晶片)1而分割(划片)成多个半导体芯片。另外，在切割之前，也可以对半导体衬底(晶片)1的背面进行研削而将半导体衬底1薄膜化。接下来，在布线基板(安装基板)上搭载(粘接)半导体芯片(芯片焊接)。在所述布线基板的芯片安装面侧形成外部连接端子(外部端子、端子)。接下来，通过由金线等构成的引线(导线、导电性部件)W来连接(引线接合)半导体芯片上的焊盘图形33与形成在布线基板上的外部连接端子。
随后，根据需要以覆盖半导体芯片或引线的方式由密封树脂(模压树脂)等密封。
另外，在本实施方式中，焊盘图形33由Ni膜33a和Au膜33b的层叠膜构成，但也可以省略Ni膜33a。即，在光致抗蚀剂膜PR2的内部，换言之就是，在焊盘图形形成区域OA2的Ni膜31b上(不仅在其表面，也在其侧面)，也可以直接通过电解电镀法形成Au膜33b。
其中，在Au膜33b的下层设置Ni膜33a并连续进行电解电镀处理的做法能够提高Au膜33b与Ni膜33a的密接性，以及降低Au膜33b的剥离性。
而且，使用电解电镀法来形成焊盘图形33，但也可以使用无电解电镀法形成。但是，当Au膜33b的膜厚相对较大时，宜用电解电镀法最适宜。
(实施方式2)
在实施方式1中，在再布线31的端部上设有焊盘图形33，并利用引线W来连接焊盘图形33与布线基板等外部连接端子(请参照图1)，但也可以在再布线31的端部上设置突起电极BP(请参照图13)，并连接所述突起电极BP与布线基板等外部连接端子。
以下，参照附图详细说明本实施方式的半导体器件的结构和制造方法。图13所示的是本实施方式中半导体器件结构的主要部分剖面图。图14～图23所示的是本实施方式中半导体器件制造工序的主要部分剖面图。
[结构说明]
首先，参照图13说明本实施方式的半导体器件的特征性结构。
如图13所示，在本实施方式的半导体器件中，也与实施方式1的情况相同，例如具有p沟道型MISFETQp及n沟道型MISFETQn作为形成在半导体衬底(基板)1上的半导体元件。除了所述MISFET以外，也可以具有如电容元件、电阻元件或存储单元等各种其他元件元件。在所述MISFET上，配置有层间绝缘膜ID1。而且，在上述MISFET的源极/漏极区域(3n、3p)上，经由插塞P 1配置有第一层布线M1。
在所述第一层布线M1上，配置有多条布线层(第二层布线M2～第四层布线M4)。各布线层间通过插塞P2～插塞P4而被电连接，除此以外的区域通过层间绝缘膜ID2～ID4而被电绝缘。第一层布线M1～第四层布线M4是以Cu为主成分的导电性膜构成的Cu布线，为所谓的镶嵌(damascene)布线。
作为最上层布线的第五层布线M5是以Al为主成分的导电性膜构成的Al布线。另外，也可以将第一层布线M1～第四层布线M4设为Al布线。
在所述第五层布线(最上层布线)M5上形成保护绝缘膜(21、23、24、绝缘膜)，并从保护绝缘膜的开口部(本实施方式中为第三保护绝缘膜24的开口部)OA1露出第五层布线(Al膜)M5。
从所述露出部(开口部OA1、第一焊盘区域)到保护绝缘膜(21、23、24)上配置有再布线31。所述再布线31具有将上述露出部(开口部OA1、第一焊盘区域)迂回布置到半导体衬底(半导体芯片)上所想设置的区域的作用。如前所述，通过将再布线31的端部设为焊盘区域(开口部OA2、第二焊盘区域)Pd，便可容易实现布线基板等外部连接端子与半导体衬底(半导体芯片)的电连接。
所述再布线31由铜膜(以Cu为主成分的导电性膜)31a和镍膜(以Ni为主成分的导电性膜)31b的层叠膜构成。Cu膜31a是从下层的籽晶层即铜薄膜电镀成长起来的膜，在Cu膜31a的下层配置有Cu籽晶层(图13中未示出，请参照图23)。而且，在籽晶层的下部，配置有阻挡膜(图13中未示出，请参照图23)。另外，Ni膜31b是在上述Cu膜31a上电镀成长起来的膜。另外，后文中有时将籽晶层(籽晶膜)27称作Cu籽晶层27。而且，由于所述Cu籽晶层及上述阻挡膜也具有导电性，因此可认为其包含在再布线31中。
而且，在上述再布线31(Ni膜31b)上配置有表面保护绝缘膜(41、绝缘膜)，从表面保护绝缘膜41的开口部OA2露出再布线31。在所述开口部OA2内，形成有Au膜(图13中未示出，请参照图23)。所述开口部OA2为焊盘区域Pd。在所述焊盘区域Pd上，配置有突起电极(凸块电极)BP，经由所述突起电极BP实现后述的布线基板等外部连接端子与半导体器件的电连接。
作为本实施方式的半导体器件的特征性结构，在构成再布线31的Ni膜31b的表面中的开口部OA2以外的区域，配置有Ni的钝化膜35。换言之就是，在由Ni膜31b与表面保护绝缘膜(41、绝缘膜)包夹的区域，配置有Ni的钝化膜35。
如上所述，通过配置Ni的钝化膜35，可提高Ni膜31b的耐蚀性。而且，如后述的制造工序中所详细说明的，在对Cu籽晶层27进行蚀刻时还可减少Ni膜31b的膜损耗。因此，可使Ni膜31b预先较薄形成，从而能够降低对下层的布线或元件(MISFET)等施加的应力。
[制造方法说明]
接下来，参照图13～图23说明本实施方式中的半导体器件的制造工序，并且使所述半导体器件的结构更加明确。
首先，准备图13所示的在半导体元件(n沟道型MISFETQn及p沟道型MISFETQp)的上方形成有多条布线(M1～M5)的半导体衬底1。
[Qn、Qp形成工序]
半导体元件(n沟道型MISFETQn及p沟道型MISFETQp)的形成方法并无限制，例如可通过实施方式1中所说明的工序形成n沟道型MISFETQn及p沟道型MISFETQp(请参照图13、图1)。
[M1～M4形成工序]
多条布线(M1～M4)的形成方法并无限制，例如可以通过以下所示的工序形成所述多条布线(请参照图13)。
首先，在上述图13所示的n沟道型MISFETQn及p沟道型MISFETQp上，例如通过CVD法堆积氧化硅膜作为绝缘膜。随后，根据需要通过化学机械研磨法研磨氧化硅膜的表面以使其表面平坦化，从而形成层间绝缘膜ID1a。
接下来，通过对层间绝缘膜ID1a进行蚀刻，从而在源极/漏极区域3n、3p上分别形成接触孔(连接孔)。接下来，在包含接触孔内的层间绝缘膜ID1a上，例如通过CVD法堆积W膜作为导电性膜，并通过CMP法研磨所述W膜直至层间绝缘膜ID1a露出，从而在接触孔内埋入导电性膜。通过所述工序，形成插塞(连接部、接触塞)P1。另外，在W膜的下层，也可以设置例如由TiN膜、Ti膜等单层膜或由所述单层膜的层叠膜构成的阻挡膜。
接下来，在层间绝缘膜ID1a及插塞P1上，例如通过CVD法依序堆积氮化硅膜及氧化硅膜作为绝缘膜，形成由所述单层膜的层叠膜构成的布线槽用绝缘膜ID1b。另外，氮化硅膜成为蚀刻阻挡层膜。而且，有时将上述层间绝缘膜ID1a和布线槽用绝缘膜ID1b并称为层间绝缘膜ID1(对于ID2～ID4也是同样的)。
接下来，通过对布线槽用绝缘膜ID1b进行蚀刻而形成布线槽。接下来，在包含布线槽内的布线槽用绝缘膜ID1b上，例如通过溅镀法堆积由氮化钛构成的阻挡膜(图中未示出)，并且，在阻挡膜上，例如通过溅镀法或CVD法形成铜的薄膜作为电解电镀用的Cu籽晶层(图中未示出)。接下来，在Cu籽晶层上，例如通过电解电镀法形成铜膜作为导电性膜。
接下来，通过CMP法除去布线槽以外的铜膜及阻挡膜，从而形成第一层布线M1。如上所述，将在布线槽的内部埋入导电性膜的方法称作镶嵌法，尤其是将以不同工序形成插塞与布线的方法称作单镶嵌法。而且，将后述的形成第二层布线M2～第四层布线M4的方法，即通过在接触孔及布线槽内同时埋入导电性膜而一次形成插塞与布线的方法称作双镶嵌法。
接下来，使用双镶嵌法形成第二层布线M2～第四层布线M4。首先，在第一层布线M1及布线槽用绝缘膜ID1b上，例如通过CVD法依次堆积氮化硅膜、氧化硅膜、氮化硅膜及氧化硅膜作为绝缘膜，从而形成层间绝缘膜ID2。所述膜中的下层的氮化硅膜具有防止构成第一层布线M1的铜扩散的功能。而且，在形成后述的接触孔时下层的氮化硅膜被用作蚀刻阻挡层，在形成后述的布线槽时上层的氮化硅膜被用作蚀刻阻挡层。
接下来，通过对层间绝缘膜ID2中从上数起的两层绝缘膜即氧化硅膜及氮化硅膜的层叠膜ID2b进行蚀刻，从而形成布线槽。接下来，在包含布线槽内的层间绝缘膜ID2上，堆积第一光致抗蚀剂膜(图中未示出)，并进行回蚀刻，从而以第一光致抗蚀剂膜埋入布线槽。然后，在第一光致抗蚀剂膜上形成将后述的插塞P2的形成区域开口的第二光致抗蚀剂膜(图中未示出)，并将所述第二光致抗蚀剂膜作为掩模，对第一光致抗蚀剂膜及从下数起的两层氧化硅膜及氮化硅膜的层叠膜ID2a进行蚀刻，从而形成接触孔。
另外，此处，在形成布线槽之后形成接触孔，但也可以在通过对插塞P2的形成区域的层间绝缘膜ID2(四层膜、ID2a及ID2b)进行蚀刻而形成接触孔之后，通过对从上数起的两层绝缘膜即氧化硅膜及氮化硅膜的层叠膜ID2b进行蚀刻而形成布线槽。
接下来，在包含上述接触孔及布线槽内的层间绝缘膜ID2上，例如通过溅镀法堆积由氮化钛构成的阻挡膜(图中未示出)，并且，在阻挡膜上，例如通过溅镀法或CVD法形成铜的薄膜作为电解电镀用的Cu籽晶层(图中未示出)。接下来，在Cu籽晶层上，例如通过电解电镀法形成铜膜作为导电性膜。
接下来，通过CMP法除去布线槽以外的铜膜及阻挡膜，从而形成插塞P2及第二层布线M2。
接下来，以与形成层间绝缘膜ID2(ID2a、ID2b)、插塞P2及第二层布线M2同样的方法，形成层间绝缘膜ID3(ID3a、ID3b)，插塞P3及第三层布线M3。以与形成层间绝缘膜ID2(ID2a、ID2b)、插塞P2及第二层布线M2同样的方法，形成层间绝缘膜ID4(ID4a、ID4b)、插塞P4及第四层布线M4。
接下来，在第四层布线M4上，例如与层间绝缘膜ID1a同样地形成层间绝缘膜ID5，在所述层间绝缘膜ID5中，与插塞P1同样地形成插塞P5。然后，在层间绝缘膜ID5及插塞P5上，形成第五层布线(Al布线)M5。
例如，在层间绝缘膜ID5及插塞P5上，例如通过溅镀法等形成TiN膜作为阻挡膜(图中未示出)，接下来，在阻挡膜上，通过溅镀法形成Al膜，然后，在Al膜上，通过溅镀法等形成TiN膜作为抗反射膜(图中未示出)。
接下来，对阻挡膜、Al膜及抗反射膜的层叠膜进行图案化，从而形成第五层布线M5。另外，也可以在形成上述接触孔后，在包含接触孔内的层间绝缘膜ID5上形成上述层叠膜之后进行图案化，从而同时形成插塞P5及第五层布线M5。通过上述工序，形成以Al为主成分的第五层布线M5。另外，由于TiN膜具有导电性，因此也可以将TiN膜/Al膜/TiN膜的层叠膜作为第五层布线M5。
[保护绝缘膜、再布线及焊盘图形形成工序等]
接下来，在第五层布线M5上形成保护绝缘膜(21、23、24、绝缘膜)及再布线31等。参照图14～图23说明所述工序。在图14～图23中，详细示出了图1所示的半导体器件的最上层布线(本实施方式中为第五层布线M5)及再布线31的开口部OA1附近的区域。另外，在图14～图23中，为使图面简单易懂，将第五层布线M5画得比图13所示的第五层布线M5短。
首先，如图14所示，在第五层布线M5及层间绝缘膜ID5上，例如形成氧化硅膜及氮化硅膜的层叠膜作为第一保护绝缘膜21。例如，通过CVD法等堆积氧化硅膜之后，在氧化硅膜的上部通过CVD法等堆积氮化硅膜，从而能够形成上述层叠膜。
接着对第一保护绝缘膜21进行图案化，从而形成开口部OA1a。另外，较为理想的是也对位于开口部OA1a的抗反射膜进行蚀刻。因而，从所述开口部OA1a露出构成第五层布线M5的Al膜。
接下来，在包含开口部OA1a上的第一保护绝缘膜21上，例如涂敷感光性聚酰亚胺膜作为第二保护绝缘膜23。接下来，对感光性聚酰亚胺膜进行曝光及显影，从而除去包含开口部OA1a的区域的感光性聚酰亚胺膜。通过所述工序，从开口部OA1a再次露出第五层布线(Al膜)M5。
接下来，如图15所示，在包含开口部OA1a上的第一及第二保护绝缘膜(21、23)上，例如涂敷感光性聚酰亚胺膜作为第三保护绝缘膜24。接下来，对感光性聚酰亚胺膜进行曝光及显影，从而除去开口部OA1a内的感光性聚酰亚胺膜，由此形成开口部OA1。通过所述工序，从开口部OA1再次露出第五层布线(Al膜)M5。接下来，通过实施热处理(固化处理)，使感光性聚酰亚胺膜(23、24)硬化。另外，在上述工序中，虽然开口部OA1a形成得比OA1大，但也可使开口部OA1a形成为与开口部OA1同等大小。即，只要是在保护绝缘膜(21、23、24)中所希望的区域上开口而使第五层布线(Al膜)M5露出的结构即可。所述所希望的区域(在图15中为开口部OA1)成为第五层布线(Al膜)M5与再布线31的连接部(连接区域)。
接下来，如图16所示，在包含上述开口部OA1上的第三保护绝缘膜24上，例如通过溅镀法等堆积由Cr膜或Ti/TiN/Ti的层叠膜(Ti类的膜)构成的阻挡膜25，然后，在阻挡膜25上，通过溅镀法等形成铜的薄膜(铜膜)作为电解电镀用的Cu籽晶层27。
接着如图17所示，在Cu籽晶层27上涂敷光致抗蚀剂膜PR1，并对光致抗蚀剂膜PR1进行曝光及显影，从而除去再布线形成区域A31的光致抗蚀剂膜PR1。所述再布线形成区域A31是包含开口部OA1的区域。
接下来，如图18所示，在残存的光致抗蚀剂膜(掩膜)PR1的内部，即再布线形成区域A31的Cu籽晶层27上，通过电解电镀法形成Cu膜(铜膜)31a。接下来，在上述光致抗蚀剂膜PR1的内部，即再布线形成区域A31的Cu膜31a上，通过电解电镀法形成Ni膜(镍膜)31b。Cu膜31a的膜厚例如为4～7μm左右，Ni膜31b的膜厚为2～4μm左右。
由于Cu为低电阻，因此宜将Cu膜31a用于再布线31。而且，通过在Cu膜31a上形成Ni膜31b，可以保护Cu膜31a，从而能够提高Cu膜31a的耐蚀性。而且，还可减少Cu膜31a的电迁移。
接下来，如图19所示，除去光致抗蚀剂膜PR1。结果，在再布线形成区域A31上露出Ni膜31b的上表面与Cu膜31a及Ni膜31b的侧面，而在再布线形成区域A31以外的区域露出Cu籽晶层27露出。
接下来，如图20所示，对构成再布线31的Ni膜31b实施钝化处理。例如，将半导体衬底1浸渍到含有氨和过氧化氢水的处理液(氨-过氧化氢混合物)中，使Ni膜31b与处理液接触，使Ni膜31b的露出面发生钝化反应(氧化反应)，从而形成Ni的钝化膜35。由此，在Ni膜31b的上表面与侧面形成Ni的钝化膜35。此时，如将处理液加热到室温(25℃)以上，更为理想的是加热到50℃以上，就可促进钝化反应。
用于钝化处理的处理液，也可以使用氨-过氧化氢混合物以外的过氧化氢混合物(含有过氧化氢水的处理液)。如可以使用硫酸过氧化氢混合物(含有硫酸和过氧化氢水的处理液)作为其他过氧化氢混合物。但是，由于硫酸过氧化氢混合物可能会蚀刻Cu膜(31a)，因此更理想的是使用氨-过氧化氢混合物。
进行钝化处理的方法，也可以使用等离子体氧化法。即，也可以使氧化性气氛(例如，含有氧的环境)中产生等离子体，在其内部配置半导体衬底1，使氧等离子体(氧自由基)与Ni膜31b发生反应，从而在Ni膜31b的露出面上形成Ni的钝化膜35。
接下来，如图21所示，通过湿式蚀刻依次除去再布线形成区域A31以外的区域的Cu籽晶层(Cu膜)27和阻挡膜(Cr膜)25。
Cu籽晶层27的蚀刻例如使用含有硫酸过氧化氢混合物(含有硫酸和过氧化氢水的溶液)或者硝酸过氧化氢混合物(含有硝酸和过氧化氢水的溶液)的蚀刻液来进行。接下来，在除去Cu籽晶层27后，例如使用含有高锰酸钾的溶液对阻挡膜(Cr膜)25进行蚀刻。另外，当使用上述Ti类的膜(由TiN膜或Ti膜构成的单层膜或所述单层膜的层叠膜)作为阻挡膜时，能够通过氨-过氧化氢混合物来进行蚀刻。
本实施方式中，使用硫酸过氧化氢混合物或硝酸过氧化氢混合物等作为上述Cu籽晶层27的蚀刻液，不仅可溶解Cu，也可溶解Ni。因此，Ni也常被Cu的蚀刻液溶解。但是，在本实施方式中，由于在Ni膜31b的表面形成有Ni的钝化膜35，因此能够防止Ni膜31b的蚀刻(膜损耗)。
结果，可获得以下效果。
(1)由于可防止对Ni膜31b的蚀刻，因此能够从一开始就将Ni膜31b较薄形成，从而可降低成本。
(2)如果考虑到Ni膜31b的膜损耗而将Ni膜31b较厚形成时，所述膜的应力(膜应力)将变大，从而导致半导体衬底1产生变形。结果，在从Ni膜31b成膜到上述Cu籽晶层27的蚀刻工序之间的、曝光工序等处理工序或处理装置间的搬送工序等时，半导体衬底1的固定或搬送时会产生错误。因此将导致制造工序的处理率降低。而且，如果变形较大，将会造成不良，从而导致制造成品率降低。另外，还可能会造成下层的半导体元件(例如Qn、Qp等)特性的恶化或布线(例如M1～M5)断线等。对此，在本实施方式中，如上所述，由于可使Ni膜31b预先较薄形成，因此可避免发生上述问题。
而且，在考虑到蚀刻不均等而将膜损耗量设定得略多的情况下，Cu籽晶层27的蚀刻工序之后残存的Ni膜的膜厚也会变得比所需膜厚大。结果，在之后的工序中，膜应力较大的状态仍将持续。因此，在以后的工序如后述的探针测试工序或激光补救工序(熔丝编程工序)中，在固定(例如吸附固定)或搬送半导体衬底1时可能产生错误。此时，将导致制造工序的处理率下降。
对此，在本实施方式中，由于可使Ni膜31b的膜厚达到最佳，从而能够提高制造工序的处理率，而且，通过降低Ni膜31b的膜应力，从而能够提高半导体器件的特性。
(3)而且，由于在构成再布线31的Ni膜31b的侧面也形成有Ni的钝化膜35，因此能够减少Ni膜31b的侧面蚀刻。即，当未形成有Ni的钝化膜35时，再布线31的Ni膜31b的侧面会曝露于硫酸过氧化氢混合物或硝酸过氧化氢混合物中，因此会从上述侧面对Ni膜进行蚀刻(侵蚀)。如果所述Ni膜31b的侧面蚀刻进一步深入，则下层的Cu膜31a的侧面蚀刻也可能深入。与实施方式1的焊盘图形(33)相比，由于再布线31的图形面积较大，因此因上述Ni膜31b及Cu膜31a的侧面蚀刻造成的问题虽较小，但较为理想的是上述侧面蚀刻的量较少，以对应于布线的低电阻化或布线宽度的细微化等。如上所述，在本实施方式中，可减少Ni膜31b的侧面蚀刻，而且，也可减少Cu膜31a的侧面蚀刻(另外，所述效果在实施方式1中也同样)。
接下来，在除去再布线形成区域A31以外的区域的Cu籽晶层(Cu膜)27与阻挡膜(Cr膜)25之后，如图21所示，例如可在包含Ni的钝化膜35上的第三保护绝缘膜24上涂敷感光性聚酰亚胺膜作为表面保护绝缘膜41。接下来，对感光性聚酰亚胺膜进行曝光及显影，从而选择性地除去感光性聚酰亚胺膜，以形成开口部OA2。所述开口部OA2位于再布线31的上部，且与焊盘区域Pd对应。
接着如图22所示，除去从表面保护绝缘膜41的开口部OA2露出的Ni的钝化膜35。除去Ni的钝化膜35可通过还原性气氛下的等离子处理来进行。例如，在含有氢(H2)的环境中产生等离子体，使氢等离子体(氢自由基)与Ni的钝化膜(Ni的氧化膜)35发生反应，从而还原Ni的钝化膜35。由此，可除去Ni的钝化膜35，并使Ni膜31b从表面保护绝缘膜41的开口部OA2露出。也可以以氨等离子处理来取代上述氢环境中的等离子处理(氢等离子处理)。此时，在含有氨(NH3)的环境中产生等离子体，并使氢自由基或氮化氢自由基与Ni的钝化膜(Ni的氧化膜)35发生反应。
接着如图23所示，在表面保护绝缘膜41的开口部OA2内部的Ni膜31b上，通过无电解电镀法(取代电镀法)形成Au膜33b。Au膜33b的膜厚为10～200nm左右。所述Au膜33b的表面成为焊盘区域(突起电极形成区域)Pd。
随后在焊盘区域Pd上形成突起电极BP。例如，在Au膜33b(焊盘区域Pd)上，通过助焊剂等临时固定焊锡球，并进行焊锡回流处理(回流处理、热处理)，以使焊锡熔融及再固化，从而在焊盘区域Pd上形成由焊锡构成的突起电极BP。也可以通过印刷法等将焊锡膏供应到焊盘区域Pd上并进行固化，从而形成由焊锡构成的突起电极BP以取代焊锡球。而且，在形成由焊锡构成的突起电极BP时，相对较薄的上述Au膜33b融入焊锡的内部，有时在最终结构中无法辨识出Au膜33b(请参照图1)。
[安装工序]
接下来，根据需要进行探针测试及熔丝编程工序之后，切断(切割)半导体衬底(晶片)1将之分割(划片)成多个半导体芯片。另外，在切割之前，也可以进行半导体衬底(晶片)1的背面研削而将半导体衬底1薄膜化。接下来，将半导体芯片安装到布线基板上。在所述布线基板的芯片安装面侧形成外部连接端子(外部端子、端子)。因而，在搭载时，使半导体芯片的突起电极BP与布线基板的外部连接端子位置对齐而进行安装(面朝下接合)。接下来，对突起电极BP进行加热回流之后，利用树脂等将半导体芯片与布线基板之间进行固定。
另外，在本实施方式中，在再布线形成区域A31内配置开口部OA2，并在开口部OA2内部形成Au膜33b，但也可以使开口部OA2比再布线31的端部区域大。图24所示的是本实施方式中半导体器件的其他结构的主要部分剖面图。
例如，如实施方式1的图8所示，也可以将包含再布线31的端部区域的外围的区域设为开口部OA2，并在其内部形成Au膜33b。结果，如图24所示，Au膜33b不仅覆盖再布线31的端部区域的上表面，也覆盖其侧面，因此再布线31与Au膜33b的接触面积变大，因而可降低Au膜33b的剥离性。
(实施方式3)
实施方式2中，在由Cu膜31a及Ni膜31b的层叠膜构成的再布线31的端部上形成有突起电极BP，但也可以在作为最上层布线的第五层布线M5的开口部OA1的正上方形成突起电极BP。此时，可在突起电极BP的下层配置Cu膜30a及Ni膜30b的层叠膜作为焊盘图形30。
以下，参照附图详细说明本实施方式的半导体器件的结构和制造方法。图25～图30所示的是本实施方式中半导体器件制造工序的主要部分剖面图。
[结构说明]
首先，参照表示本实施方式中半导体器件制造工序的主要部分剖面图的最终工序图即图30来说明本实施方式中半导体器件的特征性结构。本实施方式与实施方式2相比，不同之处在于：本施方式中配置有焊盘图形30而实施方式2中配置的是再布线31，此外的其他结构与实施方式2一样，因此在此仅对焊盘图形30的结构进行详细说明。
本实施方式中的半导体器件也与实施方式2中的相同，例如，在半导体衬底(基板)1上形成有p沟道型MISFETQp及n沟道型MISFETQn等半导体元件(请参照图13)。除所述MISFET外，也可为具有其他元件，例如电容元件、电阻元件或存储单元等各种元件。
所述MISFET上配置有层间绝缘膜ID1。而且，在上述MISFET的源极/漏极区域(3n、3p)上，经由插塞P1配置有第一层布线M1。
此外，在本实施方式的半导体器件也与实施方式2中的半导体器件相同，在第一层布线M1上形成有多条布线层(第二层布线M2～第四层布线M4)。各布线层间通过插塞P2～插塞P4而被电连接，除此以外的区域通过层间绝缘膜ID2～ID4被电绝缘。
第一层布线M1～第四层布线M4是由以Cu为主成分的导电性膜构成的Cu布线，是所谓的镶嵌布线。作为最上层布线的第五层布线M5是由以Al为主成分的导电性膜构成的Al布线。另外，也可以将第一层布线M1～第四层布线M4设为Al布线。
在所述第五层布线(最上层布线)M5上形成保护绝缘膜(21、23、24、绝缘膜)，从保护绝缘膜的开口部(本实施方式中为第三保护绝缘膜24的开口部)OA1露出第五层布线(Al膜)M5。
以比所述露出部(开口部OA1、第一焊盘区域)大一圈且其外围叠在保护绝缘膜(21、23、24)上的方式配置焊盘图形30。焊盘图形30由铜膜(以Cu为主成分的导电性膜)30a和镍膜(以Ni为主成分的导电性膜)30b的层叠膜构成。Cu膜30a是从下层的籽晶层即铜薄膜电镀成长而成的膜，在Cu膜31a的下层配置有籽晶层27。而且，在Cu籽晶层27的下部，配置有阻挡膜25。另外，Ni膜30b是在上述Cu膜30a上电镀成长而成的膜。而且，由于上述籽晶层27及上述阻挡膜25也具有导电性，因此可认为其包含在焊盘图形30中。
另外，在上述焊盘图形30(Ni膜30b)上形成有表面保护绝缘膜(41、绝缘膜)，并从表面保护绝缘膜41的开口部OA2露出焊盘图形30。在所述开口部OA2内，配置有Au膜33b。所述开口部OA2为焊盘区域Pd。在焊盘区域Pd上，配置有突起电极BP，经由所述突起电极BP实现后述的布线基板等外部连接端子与半导体器件的电连接。
本实施方式中半导体器件的特征性结构为在构成焊盘图形30的Ni膜30b的表面中的开口部OA2以外的区域，配置有Ni的钝化膜35。换言之就是，在由Ni膜30b与表面保护绝缘膜(41、绝缘膜)包夹的区域配置有Ni的钝化膜35。
如上所述，通过配置Ni的钝化膜35可提高Ni膜30b的耐蚀性。而且，如在后述的制造工序中所详细说明的，在对Cu籽晶层27进行蚀刻时可减少Ni膜30b的膜损耗。
[制造方法说明]
接下来，参照图25～图30说明本实施方式中半导体器件的制造工序，并且使所述半导体器件的结构更加明确。
首先，与实施方式2一样，准备在半导体元件(n沟道型MISFETQn及p沟道型MISFETQp)的上方形成有多条布线(M1～M5)的半导体衬底1。半导体元件(n沟道型MISFETQn及p沟道型MISFETQp)的形成工序及第一层布线M1～第五层布线M5的形成工序与实施方式2一样，因此省略其说明。
[保护绝缘膜、再布线及焊盘图形形成工序等]
如图25所示，在形成第五层布线M5之后，再形成第一保护绝缘膜21、第二保护绝缘膜23及第三保护绝缘膜24。所述保护绝缘膜(21、23、24)的层叠膜具有开口部OA1，从开口部OA1露出第五层布线(Al膜)M5。保护绝缘膜(21、23、24)及开口部OA1能够以与实施方式2同样的工序形成。
接下来，在包含上述开口部OA1上的第三保护绝缘膜24上，例如通过溅镀法等堆积由Cr膜或Ti/TiN/Ti的层叠膜(Ti类的膜)构成的阻挡膜25，然后，在阻挡膜25上，例如通过溅镀法等形成铜的薄膜(铜膜)作为电解电镀用的Cu籽晶层27。
接着在Cu籽晶层27上涂敷光致抗蚀剂膜PR1，并对光致抗蚀剂膜PR1进行曝光及显影，从而除去焊盘图形形成区域A30的光致抗蚀剂膜PR1。所述焊盘图形形成区域A30为包含开口部OA1的区域。
接下来，如图26所示，在残存的光致抗蚀剂膜(掩膜)PR1的内部，即焊盘图形形成区域A30的Cu籽晶层27上，通过电解电镀法形成Cu膜(铜膜)30a。接下来，在上述光致抗蚀剂膜PR1的内部，即焊盘图形形成区域A30的Cu膜30a上，通过电解电镀法形成Ni膜(镍膜)30b。Cu膜30a的膜厚例如为4～7μm左右，Ni膜30b的膜厚为2～4μm左右。
由于Cu为低电阻，因此宜将Cu膜30a用于焊盘图形30。而且，通过在Cu膜30a上形成Ni膜30b，从而能够保护Cu膜30a，能够提高Cu膜30a的耐蚀性。
接下来，如图27所示，除去光致抗蚀剂膜PR1。结果，在焊盘图形形成区域A30中，Ni膜30b的表面与Cu膜30a及Ni膜30b的侧面露出，在焊盘图形形成区域A30以外的区域，有Cu籽晶层27露出。
接下来，对构成焊盘图形30的Ni膜30b进行与实施方式2同样的处理，形成Ni的钝化膜35。
接下来，如图28所示，通过与实施方式2同样的湿式蚀刻，依序除去焊盘图形形成区域A30以外的区域的Cu籽晶层27与阻挡膜(Cr膜)25。
由上述Cu的薄膜构成的Cu籽晶层27的蚀刻液，如实施方式2中所详细说明的，可使用硫酸过氧化氢混合物或硝酸过氧化氢混合物，不仅可溶解Cu，也可溶解Ni。但是，在本实施方式中，由于在Ni膜30b的表面及侧面形成有Ni的钝化膜35，因此能够防止Ni膜30b被蚀刻(膜损耗)。
结果，可获得如下效果。
(1)由于可防止Ni膜30b被蚀刻，所以可从开始就将Ni膜30b较薄形成，从而可抑制成本。
(2)因考虑到Ni膜31b的膜损耗而将Ni膜31b较厚形成时，如实施方式2所述，所述膜的应力将变大，与之相比，本实施方式可获得降低膜应力，减少搬送错误以及提高半导体器件的特性等效果。
(3)而且，由于在焊盘图形30的侧面也形成有Ni的钝化膜35，因此能够减少Ni膜30b的侧面蚀刻。即，当未形成有Ni的钝化膜35时，焊盘图形30的Ni膜30b的侧面会曝露于硫酸过氧化氢混合物或硝酸过氧化氢混合物中，因此Ni膜30b的蚀刻(侵蚀)将从上述侧面开始。所述侵蚀部成为基点而使焊盘图形30变得易于剥离。尤其是由于焊盘图形30的图形面积小，因此更易于剥离。对此，在本实施方式可减少Ni膜30b的侧面蚀刻，从而可降低焊盘图形30的剥离性。
接下来，在除去焊盘图形形成区域A30以外的区域的Cu籽晶层27与阻挡膜(Cr膜)25之后，如图29所示，在包含Ni的钝化膜35上的第三保护绝缘膜24上，例如涂敷感光性聚酰亚胺膜作为表面保护绝缘膜41。接下来，对感光性聚酰亚胺膜进行曝光及显影，从而选择性地除去感光性聚酰亚胺膜，由此形成开口部OA2。所述开口部OA2位于焊盘图形30的上部，并与焊盘区域(Pd)对应。
接下来，除去从开口部OA2露出的Ni的钝化膜35。除去钝化膜35可通过实施方式2中所说明的在还原性气氛下的等离子处理进行。
接下来，如图30所示，在开口部OA2的内部的Ni膜31b上，通过无电解电镀法(取代电镀法)形成Au膜33b。Au膜33b的膜厚为10～200nm左右。所述Au膜33b的表面成为焊盘区域(突起电极形成区域)Pd。
之后的步骤图中虽未示出，但与实施方式2同样，在焊盘区域Pd上形成突起电极BP。例如，在Au膜33b(焊盘区域Pd)上，利用助焊剂等临时固定焊锡球，并进行焊锡回流处理(回流处理、热处理)，使焊锡熔融、再固化，从而在焊盘区域Pd上形成由焊锡构成的突起电极BP(请参照图13)。
[安装工序]
接下来，根据需要进行探针测试及熔丝编程工序之后，如实施方式2所述切断半导体衬底(晶片)1，且以面朝下接合于布线基板上。
以上，基于所述实施方式1～3具体说明了由本案发明人完成的发明，但本发明并不限定于上述实施方式1～3，当然能够在不脱离其主旨的范围内实施种种变更。
例如，在实施方式1中，形成有两层布线层(M1、M2)，而在实施方式2及3中，形成有五层布线层(M1～M5)，但布线层的数量并无限制，而且，构成布线的导电性材料也可以适当变更。
产业上之可利性
本发明涉及半导体器件的制造方法及半导体器件，尤其适合适用于具有Cu-Ni布线的半导体器件的制造方法以及具有Cu-Ni布线的半导体器件的结构。

Claims (33)

1.一种半导体器件的制造方法，其特征在于，
包括以下工序(a)至工序(f)：
工序(a)，即在基板的上方形成由导电性膜构成的第一布线的工序；
工序(b)，即在所述第一布线上形成第一绝缘膜的工序，其中，所述第一绝缘膜中露出所述第一布线的第一区域；
工序(c)，即形成从所述第一布线的所述第一区域延伸到所述第一绝缘膜上的第二布线的工序，并且该工序通过工序(c1)至工序(c4)形成由第一铜膜、第二铜膜及镍膜构成的所述第二布线，其中，工序(c1)，即在所述第一区域及所述第一绝缘膜上形成以铜为主成分的所述第一铜膜的工序；工序(c2)，即在所述第一铜膜上形成在所述第二布线的形成区域开口的第一掩膜的工序；工序(c3)，即在所述第二布线的形成区域的所述第一铜膜上通过电镀成长形成以铜为主成分的所述第二铜膜的工序；工序(c4)，即在所述第二铜膜上形成以镍为主成分的所述第一镍膜的工序；
工序(d)，即在所述第二布线上的焊盘区域形成以金为主成分的金膜的工序；
工序(e)，即在所述工序(d)后除去所述第一掩膜，并对所述第一镍膜实施钝化处理，从而在所述第一镍膜的表面形成镍钝化膜的工序，以及
工序(f)，即在所述工序(e)后对所述第一铜膜进行蚀刻的工序。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，
在所述工序(c)与所述工序(d)之间执行工序(g)，所述工序(g)包括：
工序(g1)，即在所述第一镍膜和所述第一掩膜上形成第二掩膜的工序，所述第二掩膜在位于所述第二布线上的所述焊盘区域开口；以及
工序(g2)，即在所述焊盘区域通过电镀成长形成以镍为主成分的第二镍膜的工序，
所述工序(d)是指在所述第二镍膜上形成所述金膜的工序，
所述工序(e)是指在所述工序(d)后除去所述第一掩膜及所述第二掩膜，并对所述第一镍膜及所述第二镍膜实施钝化处理，从而在所述第一镍膜的表面及所述第二镍膜的侧面形成镍钝化膜的工序。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，
所述焊盘区域是包括所述第二布线的端部及其外围的区域。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，
所述工序(e)的钝化处理是通过使所述第一镍膜与含有过氧化氢水的处理液接触而进行的。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，
所述处理液是含有氨和所述过氧化氢水的处理液。
6.如权利要求5所述的半导体器件的制造方法，其特征在于，所述处理液加热到25℃以上使用。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，
所述工序(e)的钝化处理是通过在氧化性气氛中对所述第一镍膜进行等离子处理而进行的。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，
所述工序(f)的蚀刻是使用含有硫酸和过氧化氢水的溶液或者含有硝酸和过氧化氢水的溶液来进行的。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，
所述工序(c1)是在所述第一区域及所述第一绝缘膜上形成阻挡膜之后，在所述阻挡膜上形成所述第一铜膜的工序。
10.如权利要求9所述的半导体器件的制造方法，其特征在于，
所述阻挡膜具有以铬为主成分的铬膜或者以钛为主成分的钛膜。
11.如权利要求1所述的半导体器件的制造方法，其特征在于，
所述第一布线是具有以铝为主成分的铝膜的布线。
12.如权利要求1所述的半导体器件的制造方法，其特征在于，
包括工序(h)，该工序(h)即经由导线将所述焊盘区域的金膜与安装基板的外部端子进行连接的工序。
13.一种半导体器件的制造方法，其特征在于，
包括以下工序：
工序(a)，即在基板的上方形成第一导电性膜的工序；
工序(b)，即在所述第一导电性膜上形成第一绝缘膜的工序，其中，所述第一绝缘膜中露出所述第一导电性膜的第一区域；
工序(c)，即形成位于所述第一导电性膜的第一区域及所述第一绝缘膜上的第二导电性膜的工序，并且该工序通过以下工序(c1)至工序(c4)形成由第一铜膜、第二铜膜及镍膜构成的所述第二导电性膜，其中，工序(c1)，即在所述第一区域及所述第一绝缘膜上形成以铜为主成分的所述第一铜膜的工序；工序(c2)，即在所述第一铜膜上形成在所述第二导电性膜的形成区域开口的第一掩膜的工序；工序(c3)，即在所述第二导电性膜的形成区域的所述第一铜膜上通过电镀成长形成以铜为主成分的所述第二铜膜的工序；工序(c4)，即在所述第二铜膜上形成以镍为主成分的所述镍膜的工序；
工序(d)，即在所述工序(c)后除去所述第一掩膜，并对所述镍膜实施钝化处理，从而在所述镍膜的表面形成镍钝化膜的工序；
工序(e)，即在所述工序(d)后对所述第一铜膜进行蚀刻的工序；
工序(f)，即除去所述第二导电性膜的焊盘区域上的所述钝化膜的工序；以及
工序(g)，即在所述工序(f)后，在所述焊盘区域形成以金为主成分的金膜的工序。
14.如权利要求13所述的半导体器件的制造方法，其特征在于，
所述工序(f)是通过在还原性气氛中的等离子处理来除去所述焊盘区域上的所述钝化膜的工序。
15.如权利要求14所述的半导体器件的制造方法，其特征在于，
所述还原性气氛中的等离子处理为氢等离子处理。
16.如权利要求14所述的半导体器件的制造方法，其特征在于，
所述还原性气氛中的等离子处理为氨等离子处理。
17.如权利要求13所述的半导体器件的制造方法，其特征在于，
在所述工序(e)与所述工序(f)之间，具有工序(h)，该工序(h)是在所述第二导电性膜上形成在所述焊盘区域开口的第二绝缘膜的工序，所述工序(f)是将所述第二绝缘膜作为掩模，以除去所述焊盘区域上的所述钝化膜的工序。
18.如权利要求13所述的半导体器件的制造方法，其特征在于，
在所述工序(g)之后，具有工序(i)，该工序(i)是在所述焊盘区域的所述金膜上形成突起电极的工序。
19.如权利要求18所述的半导体器件的制造方法，其特征在于，
所述第二导电性膜是将所述第一导电性膜的第一区域与所述突起电极进行电连接的布线。
20.如权利要求18所述的半导体器件的制造方法，其特征在于，
所述第二导电性膜为所述突起电极的基底层。
21.如权利要求13所述的半导体器件的制造方法，其特征在于
所述工序(d)的钝化处理是通过使所述第一镍膜与含有过氧化氢水的处理液接触而进行的。
22.如权利要求21所述的半导体器件的制造方法，其特征在于，
所述处理液为含有氨和所述过氧化氢水的处理液。
23.如权利要求22所述的半导体器件的制造方法，其特征在于，
所述处理液加热到25℃以上使用。
24.如权利要求13所述的半导体器件的制造方法，其特征在于，所述工序(d)的钝化处理是通过在氧化性气氛中对所述第一镍膜进行等离子处理而进行的。
25.如权利要求13所述的半导体器件的制造方法，其特征在于，
所述工序(e)的蚀刻是使用含有硫酸和过氧化氢水的溶液或者含有硝酸和过氧化氢水的溶液来进行的。
26.一种半导体器件，其特征在于，
具有：
(a)第一布线，所述第一布线由配置在基板上方的导电性膜构成；
(b)第一绝缘膜，所述第一绝缘膜配置在所述第一布线上，且具有将所述第一布线的第一区域露出的开口部；
(c)第二布线，所述第二布线从所述导电性膜的第一区域延伸到所述第一绝缘膜上，且具有(c1)以铜为主成分的铜膜及(c2)配置在所述铜膜上的以镍为主成分的第一镍膜；
(d)以金为主成分的金膜，所述金膜位于所述第二布线的焊盘区域上且配置在所述第一镍膜上；以及
(e)镍钝化膜，所述镍钝化膜配置在所述第二布线的所述第一镍膜上，
其中，在所述第一镍膜的表面形成有所述钝化膜和所述金膜。
27.如权利要求26所述的半导体器件，其特征在于，具有：
第二镍膜，所述第二镍膜位于所述第二布线的所述焊盘区域上，且配置在所述第一镍膜与所述金膜之间，
并且，在所述第二镍膜的侧面也配置有所述镍钝化膜。
28.如权利要求27所述的半导体器件，其特征在于，
所述焊盘区域为包括所述第二布线的端部及其外围的区域，且所述第二镍膜覆盖所述第二布线的侧面。
29.如权利要求26所述的半导体器件，其特征在于，
所述镍钝化膜是在使用含有氨和过氧化氢水的蚀刻液进行蚀刻时的蚀刻速率处于使用所述蚀刻液对镍的自然氧化膜进行蚀刻时的蚀刻速率的百分之一以下的膜。
30.如权利要求26所述的半导体器件，其特征在于，
具有导线，所述导线连接所述焊盘区域的金膜与安装基板的外部端子。
31.一种半导体器件，其特征在于，
具有：
(a)第一导电性膜，所述第一导电性膜配置在基板的上方；
(b)第一绝缘膜，所述第一绝缘膜配置在所述第一导电性膜上，且具有将所述第一导电性膜的第一区域露出的开口部；
(c)第二导电性膜，所述第二导电性膜配置在所述第一导电性膜的第一区域及所述第一绝缘膜上，且具有(c1)以铜为主成分的铜膜及(c2)配置在所述铜膜上的以镍为主成分的镍膜；
(d)第二绝缘膜，所述第二绝缘膜在所述第二导电性膜的焊盘区域开口；
(e)突起电极，所述突起电极位于所述第二导电性膜的焊盘区域上且配置在所述镍膜的上方；以及
(f)镍钝化膜，所述镍钝化膜配置在由所述镍膜与所述第二绝缘膜所包夹的区域内。
32.如权利要求31所述的半导体器件，其特征在于，
所述第二导电性膜是将所述第一导电性膜的第一区域与所述突起电极进行电连接的布线。
33.如权利要求31所述的半导体器件，其特征在于，
所述第二导电性膜是所述突起电极的基底层。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105793964A (zh) * 2014-11-13 2016-07-20 瑞萨电子株式会社 半导体器件及其制造方法
CN105895614A (zh) * 2015-02-18 2016-08-24 瑞萨电子株式会社 半导体装置及其制造方法
CN105938803A (zh) * 2016-06-24 2016-09-14 南通富士通微电子股份有限公司 一种再布线工艺
CN107104090A (zh) * 2017-05-15 2017-08-29 中芯长电半导体（江阴）有限公司 重新布线层、具有所述重新布线层的封装结构及制备方法
CN109196725A (zh) * 2016-06-02 2019-01-11 泰连德国有限公司 润滑接触元件及其制造方法
CN111725436A (zh) * 2020-06-09 2020-09-29 武汉华星光电半导体显示技术有限公司 基板及其制备方法、显示面板
CN114203888A (zh) * 2021-11-01 2022-03-18 佛山中科产业技术研究院 一种紫外led封装器件

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5823043B2 (ja) * 2013-01-31 2015-11-25 京セラ株式会社 電子素子搭載用基板、電子装置および撮像モジュール
JP6159125B2 (ja) * 2013-04-04 2017-07-05 ローム株式会社 半導体装置および半導体装置の製造方法
US9627344B2 (en) 2013-04-04 2017-04-18 Rohm Co., Ltd. Semiconductor device
US9837291B2 (en) 2014-01-24 2017-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer processing method and apparatus
US9576827B2 (en) 2014-06-06 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for wafer level bonding
US9875979B2 (en) 2015-11-16 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive external connector structure and method of forming
JP6846117B2 (ja) * 2016-04-12 2021-03-24 ローム株式会社 半導体装置および半導体装置の製造方法
CN107331599B (zh) * 2017-05-08 2019-12-20 安徽长青电子机械（集团）有限公司 一种镀基底表面晶种层的制备方法
US20210134744A1 (en) * 2019-11-05 2021-05-06 Nanya Technology Corporation Semiconductor device and method for fabricating the same
CN112885719A (zh) 2019-11-29 2021-06-01 株式会社斯库林集团 基板处理方法、基板处理装置以及配方选择方法
CN113517200A (zh) * 2020-05-27 2021-10-19 台湾积体电路制造股份有限公司 半导体器件及其形成方法
KR20220033207A (ko) * 2020-09-09 2022-03-16 삼성전자주식회사 반도체 칩 및 이를 포함하는 반도체 패키지
EP4138126A4 (en) 2021-07-09 2023-07-19 Changxin Memory Technologies, Inc. SEMICONDUCTOR TEST STRUCTURE AND METHOD FOR FORMING IT

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053075A (ja) * 1999-08-10 2001-02-23 Shinko Electric Ind Co Ltd 配線構造及び配線形成方法
CN1416170A (zh) * 2001-11-01 2003-05-07 三菱电机株式会社 半导体装置及其制造方法
JP2004214345A (ja) * 2002-12-27 2004-07-29 Renesas Technology Corp 半導体装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3654485B2 (ja) * 1997-12-26 2005-06-02 富士通株式会社 半導体装置の製造方法
KR100687548B1 (ko) * 1999-01-27 2007-02-27 신꼬오덴기 고교 가부시키가이샤 반도체 웨이퍼 제조 방법, 반도체 장치 제조 방법 및 칩 사이즈의 반도체 웨이퍼 패키지 제조 방법
US6660626B1 (en) * 2000-08-22 2003-12-09 Charles W. C. Lin Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint
US6350633B1 (en) * 2000-08-22 2002-02-26 Charles W. C. Lin Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
JP2003045877A (ja) * 2001-08-01 2003-02-14 Sharp Corp 半導体装置およびその製造方法
JP3836449B2 (ja) * 2003-07-16 2006-10-25 シャープ株式会社 半導体装置の製造方法
JP2005322858A (ja) * 2004-05-11 2005-11-17 Shinko Electric Ind Co Ltd 半導体装置の製造方法
US7485968B2 (en) * 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US7674701B2 (en) * 2006-02-08 2010-03-09 Amkor Technology, Inc. Methods of forming metal layers using multi-layer lift-off patterns
JP2010192867A (ja) * 2009-01-20 2010-09-02 Renesas Electronics Corp 半導体集積回路装置および半導体集積回路装置の製造方法
CN102696097B (zh) * 2009-12-25 2015-08-05 三菱瓦斯化学株式会社 蚀刻液及使用其的半导体装置的制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053075A (ja) * 1999-08-10 2001-02-23 Shinko Electric Ind Co Ltd 配線構造及び配線形成方法
CN1416170A (zh) * 2001-11-01 2003-05-07 三菱电机株式会社 半导体装置及其制造方法
JP2004214345A (ja) * 2002-12-27 2004-07-29 Renesas Technology Corp 半導体装置およびその製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105793964A (zh) * 2014-11-13 2016-07-20 瑞萨电子株式会社 半导体器件及其制造方法
CN105895614A (zh) * 2015-02-18 2016-08-24 瑞萨电子株式会社 半导体装置及其制造方法
CN105895614B (zh) * 2015-02-18 2020-05-22 瑞萨电子株式会社 半导体装置及其制造方法
CN109196725A (zh) * 2016-06-02 2019-01-11 泰连德国有限公司 润滑接触元件及其制造方法
CN109196725B (zh) * 2016-06-02 2020-11-27 泰连德国有限公司 润滑接触元件及其制造方法
US10958006B2 (en) 2016-06-02 2021-03-23 Te Connectivity Germany Gmbh Contact element and method for production thereof
CN105938803A (zh) * 2016-06-24 2016-09-14 南通富士通微电子股份有限公司 一种再布线工艺
CN107104090A (zh) * 2017-05-15 2017-08-29 中芯长电半导体（江阴）有限公司 重新布线层、具有所述重新布线层的封装结构及制备方法
CN107104090B (zh) * 2017-05-15 2023-09-19 盛合晶微半导体(江阴)有限公司 重新布线层、具有所述重新布线层的封装结构及制备方法
CN111725436A (zh) * 2020-06-09 2020-09-29 武汉华星光电半导体显示技术有限公司 基板及其制备方法、显示面板
CN114203888A (zh) * 2021-11-01 2022-03-18 佛山中科产业技术研究院 一种紫外led封装器件
CN114203888B (zh) * 2021-11-01 2024-02-20 佛山中科产业技术研究院 一种紫外led封装器件

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