KR102326519B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR102326519B1
KR102326519B1 KR1020170077788A KR20170077788A KR102326519B1 KR 102326519 B1 KR102326519 B1 KR 102326519B1 KR 1020170077788 A KR1020170077788 A KR 1020170077788A KR 20170077788 A KR20170077788 A KR 20170077788A KR 102326519 B1 KR102326519 B1 KR 102326519B1
Authority
KR
South Korea
Prior art keywords
carbon nanotubes
conductive pattern
interlayer insulating
substrate
insulating film
Prior art date
Application number
KR1020170077788A
Other languages
English (en)
Other versions
KR20180137907A (ko
Inventor
홍의관
문광진
이내인
이호진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170077788A priority Critical patent/KR102326519B1/ko
Priority to US15/870,922 priority patent/US10446774B2/en
Priority to CN201810632849.9A priority patent/CN109103169B/zh
Publication of KR20180137907A publication Critical patent/KR20180137907A/ko
Priority to US16/562,434 priority patent/US10978655B2/en
Application granted granted Critical
Publication of KR102326519B1 publication Critical patent/KR102326519B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53276—Conductive materials containing carbon, e.g. fullerenes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K30/00—Organic devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation
    • H10K30/80—Constructional details
    • H10K30/81—Electrodes
    • H10K30/82—Transparent electrodes, e.g. indium tin oxide [ITO] electrodes
    • H10K30/821—Transparent electrodes, e.g. indium tin oxide [ITO] electrodes comprising carbon nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02606—Nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/89—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L24/81 - H01L24/86
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/20—Carbon compounds, e.g. carbon nanotubes or fullerenes
    • H10K85/221—Carbon nanotubes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1094—Conducting structures comprising nanotubes or nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03464—Electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03616—Chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03618—Manufacturing methods by patterning a pre-deposited material with selective exposure, development and removal of a photosensitive material, e.g. of a photosensitive conductive resin
    • H01L2224/0362—Photolithography
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03622—Manufacturing methods by patterning a pre-deposited material using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05007—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05551—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05563—Only on parts of the surface of the internal layer
    • H01L2224/05564—Only on the bonding interface of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/05576—Plural external layers being mutually engaged together, e.g. through inserts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/05578—Plural external layers being disposed next to each other, e.g. side-to-side arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05693—Material with a principal constituent of the material being a solid not provided for in groups H01L2224/056 - H01L2224/05691, e.g. allotropes of carbon, fullerene, graphite, carbon-nanotubes, diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805—Shape
    • H01L2224/08057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805—Shape
    • H01L2224/0807—Shape of bonding interfaces, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 장치는 제1 기판 위에 형성된 제1 층간 절연막의 상부에 수용된 제1 도전 패턴, 각각이 상기 제1 기판 상면에 실질적으로 수직한 수직 방향으로 연장되며 적어도 일부 측벽이 상기 제1 도전 패턴에 의해 커버된 제1 탄소나노튜브들, 제2 기판 아래에 형성되어 그 하면이 상기 제1 층간 절연막의 상면과 접촉하는 제2 층간 절연막의 하부에 수용된 제2 도전 패턴, 및 각각이 상기 수직 방향으로 연장되며 적어도 일부 측벽이 상기 제2 도전 패턴에 의해 커버된 제2 탄소나노튜브들을 포함할 수 있으며, 상기 제1 및 제2 도전 패턴들은 상기 수직 방향으로 서로 대향하며, 상기 제1 탄소나노튜브들 중 적어도 하나 및 상기 제2 탄소나노튜브들 중 적어도 하나가 서로 접촉할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 더 자세하게 본 발명은, 복수의 기판들이 적층된 반도체 장치에 관한 것이다.
반도체 장치의 고집적화를 달성하기 위하여 칩, 패키지, 또는 기판을 3차원적으로 적층하는 기술이 개발되고 있다. 이에 따라, 칩-온-칩 구조 또는 POP(Package on Package) 구조가 구현될 수 있다. 그런데, 도전 패턴을 수용하는 층간 절연막이 형성된 기판들을 서로 접합하여 적층 구조물을 형성하는 경우에, 상기 도전 패턴들이 서로 잘 접합되어야만 전기적으로 신뢰성이 높은 반도체 장치를 제조할 수 있다.
본 발명의 과제는 신뢰성이 높은 반도체 장치를 제공하는 것이다.
본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 제1 기판 위에 형성된 제1 층간 절연막의 상부에 수용된 제1 도전 패턴, 각각이 상기 제1 기판 상면에 실질적으로 수직한 수직 방향으로 연장되며 적어도 일부 측벽이 상기 제1 도전 패턴에 의해 커버된 제1 탄소나노튜브들, 제2 기판 아래에 형성되어 그 하면이 상기 제1 층간 절연막의 상면과 접촉하는 제2 층간 절연막의 하부에 수용된 제2 도전 패턴, 및 각각이 상기 수직 방향으로 연장되며 적어도 일부 측벽이 상기 제2 도전 패턴에 의해 커버된 제2 탄소나노튜브들을 포함할 수 있으며, 상기 제1 및 제2 도전 패턴들은 상기 수직 방향으로 서로 대향하며, 상기 제1 탄소나노튜브들 중 적어도 하나 및 상기 제2 탄소나노튜브들 중 적어도 하나가 서로 접촉할 수 있다.
본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는 제1 기판 위에 형성된 제1 층간 절연막의 상부에 수용된 제1 도전 패턴, 상기 제1 도전 패턴의 상면에 형성된 제1 리세스 위에 각각이 상기 제1 기판 상면에 실질적으로 수직한 수직 방향으로 연장되는 제1 탄소나노튜브들, 제2 기판 아래에 형성되어 그 하면이 상기 제1 층간 절연막의 상면과 접촉하는 제2 층간 절연막의 하부에 수용된 제2 도전 패턴, 및 상기 제2 도전 패턴의 하면에 형성된 제2 리세스 아래에 각각이 상기 수직 방향으로 연장되는 제2 탄소나노튜브들을 포함할 수 있으며, 상기 제1 및 제2 도전 패턴들은 상기 수직 방향으로 서로 대향하며, 상기 제1 탄소나노튜브들 중 적어도 하나 및 상기 제2 탄소나노튜브들 중 적어도 하나가 서로 접촉할 수 있다.
본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는 제1 도전 패턴, 각각이 수직 방향으로 연장되어 상기 제1 도전 패턴을 관통하며 상부가 상기 제1 도전 패턴 상면으로 돌출된 복수의 제1 탄소나노튜브들, 상기 수직 방향으로 상기 제1 도전 패턴에 대향하도록 상기 제1 도전 패턴 상에 형성된 제2 도전 패턴, 및 각각이 상기 수직 방향으로 연장되어 상기 제2 도전 패턴을 관통하며 하부가 상기 제2 도전 패턴 하면으로 돌출된 복수의 제2 탄소나노튜브들을 포함할 수 있으며, 상기 제1 탄소나노튜브들 중 적어도 하나의 상부 및 상기 제2 탄소나노튜브들 중 적어도 하나의 하부가 서로 접촉할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 각 기판들 상에 형성된 층간 절연막들, 및 이들에 의해 수용된 도전 패턴들이 서로 접합될 때, 상기 도전 패턴들 내부에 형성된 탄소나노튜브들에 의해서 상기 도전 패턴들 사이의 접합력이 증가될 수 있고, 이들 사이의 접촉 저항이 감소될 수 있으며 전기적 연결에 대한 신뢰성이 증가할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 7은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 8 내지 도 9는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 10 내지 도 13은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 14 내지 도 16은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 17 내지 도 18은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 19 내지 도 22는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 23 내지 도 25는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 26은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1 내지 도 7은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 1을 참조하면, 제1 기판(100) 상에 제1 층간 절연막(110)을 형성한 후, 제1 층간 절연막(110) 상부를 제거하여 제1 트렌치(120)를 형성하고, 제1 트렌치(120)의 내벽 및 제1 층간 절연막(110) 상면에 제1 배리어 막(130)을 형성할 수 있다.
제1 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 갈륨 인화물(GaP), 갈륨 비소(GaAs), 갈륨 안티모나이드(GaSb) 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 일부 실시예들에 따르면, 제1 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
제1 층간 절연막(110)은 예를 들어, 실리콘 산화물 또는 저유전 물질을 포함하도록 형성될 수 있다.
제1 배리어 막(130)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물 및/또는 티타늄, 탄탈륨 등의 금속을 포함하도록 형성될 수 있다.
도 2를 참조하면, 제1 배리어 막(130)을 부분적으로 제거하여 제1 트렌치(120) 내벽에 제1 배리어 패턴(135)을 형성한 후, 제1 배리어 패턴(135) 표면 상에 제1 탄소나노튜브(Carbon NanoTube: CNT)(140)를 형성할 수 있다.
일 실시예에 있어서, 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch-back) 공정을 통해 제1 층간 절연막(110) 상면의 제1 배리어 막(130) 부분을 제거하여, 제1 트렌치 내벽(120) 상에 제1 배리어 패턴(135)을 형성할 수 있다. 다른 실시예에 있어서, 제1 트렌치(120)를 커버하는 포토레지스트 패턴(도시되지 않음)을 형성한 후, 이를 식각 마스크로 사용하여 제1 배리어 막(130)을 패터닝함으로써, 제1 트렌치 내벽(120) 상에 제1 배리어 패턴(135)을 형성할 수도 있다.
예시적인 실시예들에 있어서, 제1 탄소나노튜브(140)는 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 수행함으로써 형성될 수 있으며, 금속 성분을 포함하는 제1 배리어 패턴(135)의 표면 상에만 선택적으로 형성될 수 있다. 상기 화학 기상 증착 공정은 탄소 및 수소를 포함하는 소스 가스를 사용하여 수행될 수 있으며, 이에 따라 제1 탄소나노튜브(40)는 CxHy의 화학식을 갖는 물질을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 탄소나노튜브(140)는 제1 트렌치(120) 저면 상의 제1 배리어 패턴(135) 표면 상에 형성될 수 있으며, 제1 기판(100)의 상면에 실질적으로 수직한 수직 방향으로 연장되어 그 상면의 높이가 제1 층간 절연막(110)의 상면의 높이와 실질적으로 동일하도록 형성될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 예시적인 실시예들에 있어서, 제1 탄소나노튜브(140)는 제1 트렌치(120) 내에서 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 제1 탄소나노튜브들(140)은 도전성을 가질 수 있다.
도 3을 참조하면, 제1 배리어 패턴(135), 제1 탄소나노튜브들(140), 및 제1 층간 절연막(110) 상에 씨드막(도시되지 않음)을 형성한 후, 상기 씨드막 상에 제1 트렌치(120)의 나머지 부분을 충분히 채우는 제1 도전막(150)을 형성할 수 있다.
제1 도전막(150)은 예를 들어, 구리, 알루미늄 등의 금속을 포함하도록 형성될 수 있으며, 전기 도금(electro-plating) 공정 혹은 무전해 도금(electroless plating) 공정을 통해 형성될 수 있다.
도 4a를 참조하면, 제1 층간 절연막(110)의 상면이 노출될 때까지 제1 도전막(150) 상부를 평탄화하여 제1 트렌치(120) 내에 제1 도전 패턴(155)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 CMP 공정을 통해 수행될 수 있으며, 상기 CMP 공정 수행 시, 이른 바 디싱(dishing) 현상이 발생할 수 있다. 이에 따라, 제1 도전 패턴(155)의 상면 높이 및/또는 제1 배리어 패턴(135)의 상면 높이는 제1 층간 절연막(110) 상면 높이와 완전히 일치하지는 않을 수 있으며, 제1 도전 패턴(155) 및/또는 제1 배리어 패턴(135) 상면에 제1 리세스(160)가 형성될 수 있다.
이와는 달리, 제1 층간 절연막(110)의 상면의 높이와 동일한 높이를 갖도록 형성된 제1 탄소나노튜브들(140) 상면은 그 높이가 유지될 수 있다. 이에 따라, 각 제1 탄소나노튜브들(140)의 대부분의 측벽은 제1 도전 패턴(155)에 의해 커버될 수 있으며, 다만 상부 측벽이 부분적으로 제1 도전 패턴(155) 상면으로 돌출될 수 있다.
한편, 도 4b 및 도 4c를 참조하면, 제1 리세스(160)는 도 4a에 도시된 것보다 더 깊은 깊이로 형성될 수도 있다.
도 4a 내지 도 4b에 도시된 실시예들에 있어서, 제1 리세스(160)는 20Å 내지 5,000Å의 깊이를 갖도록 형성될 수 있다.
도 5를 참조하면, 먼저 도 1 내지 도 4를 참조로 설명한 공정들을 제2 기판(200) 상에 다시 수행할 수 있다.
이에 따라, 제2 기판(200) 상에 제2 층간 절연막(210)이 형성될 수 있으며, 제2 층간 절연막(210)의 상부가 제거되어 형성된 제2 트렌치(도시되지 않음)의 내벽에 제2 배리어 패턴(235)이 형성될 수 있다. 이후, 상기 제2 트렌치의 저면 상의 제2 배리어 패턴(235) 표면 상에 도전성을 갖는 복수의 제2 탄소나노튜브들(240)이 형성될 수 있으며, 이들은 각각 제2 기판(200) 상면에 실질적으로 수직한 수직 방향으로 연장되어 그 상면의 높이가 제2 층간 절연막(210) 상면의 높이와 실질적으로 동일하도록 형성될 수 있다.
이후, 상기 제2 트렌치의 나머지 부분을 충분히 채우는 제2 도전막을 형성하고, 제2 층간 절연막(210)의 상면이 노출될 때까지 상기 제2 도전막 상부를 평탄화하여 상기 제2 트렌치 내에 제2 도전 패턴(255)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 도전 패턴(255)의 상면 높이 및/또는 제2 배리어 패턴(235)의 상면 높이는 제2 층간 절연막(210) 상면 높이와 완전히 일치하지는 않을 수 있으며, 제2 도전 패턴(255) 및/또는 제2 배리어 패턴(235) 상면에 제2 리세스(도시되지 않음)가 형성될 수 있다. 이와는 달리, 제2 층간 절연막(210)의 상면의 높이와 동일한 높이를 갖도록 형성된 제2 탄소나노튜브들(240) 상면은 그 높이가 유지될 수 있다. 이에 따라, 각 제2 탄소나노튜브들(240)의 대부분의 측벽은 제2 도전 패턴(255)에 의해 커버될 수 있으며, 다만 상부 측벽은 부분적으로 제2 도전 패턴(255) 상면으로 돌출될 수 있다.
이후, 제2 기판(200)을 180도 회전시켜 제2 층간 절연막(210)이 제2 기판(200) 하부에 배치되도록 할 수 있으며, 이에 따라 제2 탄소나노튜브들(240) 및 제2 도전 패턴(255)이 제2 층간 절연막(210)의 하면을 향하도록 배치될 수 있다.
제1 층간 절연막(110)의 상면을 향하는 제1 도전 패턴(155) 및 제2 층간 절연막(210)의 하면을 향하는 제2 도전 패턴(255)이 서로 대향하도록 제1 및 제2 층간 절연막들(110, 210)을 서로 접합시킬 수 있으며, 이때 열처리 공정이 수반될 수 있다. 예시적인 실시예들에 있어서, 상기 열처리 공정 수행 시, 제1 및 제2 도전 패턴들(155, 255)이 열적으로 팽창하여 제1 리세스(160) 및 상기 제2 리세스가 소멸될 수 있으며, 이에 따라 제1 도전 패턴(155)의 상면 및 제2 도전 패턴(255)의 하면이 서로 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 접합 공정에 의해 제1 탄소나노튜브들(140)의 상면과 제2 탄소나노튜브들(240)의 저면이 서로 접촉할 수 있다. 이때, 제1 및 제2 배리어 패턴들(135, 235)도 서로 접촉할 수 있으나, 만약 이들 사이에 미스얼라인이 발생한 경우, 제1 배리어 패턴(135)은 제2 층간 절연막(210) 하면에 접촉하고, 제2 배리어 패턴(235)은 제1 층간 절연막(110) 상면에 접촉할 수도 있다.
전술한 바와 같이, 제1 및 제2 기판들(100, 200) 상에 각각 형성된 제1 및 제2 층간 절연막들(110, 210), 및 이들에 의해 각각 수용된 제1 및 제2 도전 패턴들(155, 255)이 서로 접합될 때, 제1 및 제2 도전 패턴들(155, 255) 내부에 형성된 제1 및 제2 탄소나노튜브들(140, 240)도 역시 서로 접촉할 수 있으며, 이에 따라 제1 및 제2 도전 패턴들(155, 255)의 접합력이 증가될 수 있고, 이들 사이의 접촉 저항이 감소되고 전기적 연결에 대한 신뢰성이 증가할 수 있다.
한편, 도면 상에서는 제1 및 제2 층간 절연막들(110, 210) 상부에 각각 하나의 제1 및 제2 도전 패턴들(155, 255)이 형성되는 것이 도시되었으나, 본 발명의 개념은 이에 한정되지는 않으며, 임의의 복수 개의 도전 패턴들이 각 제1 및 제2 층간 절연막들(110, 210)에 형성될 수도 있다.
도 6a를 참조하면, 도 5를 참조로 설명한 것과는 달리, 제1 및 제2 층간 절연막들(110, 210)을 서로 접합시키는 열처리 공정 시, 제1 및 제2 도전 패턴들(155, 255)이 충분히 열팽창하지 않을 수 있으며, 이에 따라 제1 리세스(160) 및 상기 제2 리세스가 완전히 소멸되지 않아 제1 도전 패턴(155)의 상면과 제2 도전 패턴(255)의 하면 사이에 제1 에어 갭(170)이 형성될 수 있다.
하지만 예시적인 실시예들에 있어서, 제1 탄소나노튜브들(140)의 상면이 제2 탄소나노튜브들(240)의 저면에 접촉할 수 있으며, 이에 따라 비록 제1 및 제2 도전 패턴들(155, 255) 사이에 제1 에어 갭(170)이 형성되더라도, 제1 및 제2 탄소나노튜브들(140, 240)의 접촉에 의해 제1 및 제2 도전 패턴들(155, 255)의 접합이 수행될 수 있다.
즉, 도 5를 참조로 설명한 것에 비해서는 제1 및 제2 도전 패턴들(155, 255) 사이의 접합력 혹은 전기적 연결에 대한 신뢰성이 낮을 수 있지만, 제1 및 제2 탄소나노튜브들(140, 240)이 형성되지 않는 것에 비해서는 높은 접합력 혹은 높은 전기적 연결에 대한 신뢰성을 확보할 수 있다.
한편 도 6a에서는 제1 및 제2 도전 패턴들(155, 255)이 서로 전혀 접촉하지 않는 것으로 도시되었으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 제1 및 제2 도전 패턴들(155, 255)의 열팽창에 의해 제1 리세스(160) 및 상기 제2 리세스가 모두 소멸되지는 않더라도 부분적으로는 소멸될 수 있으며, 이에 따라 제1 및 제2 도전 패턴들(155, 255)이 부분적으로는 서로 접촉할 수도 있다.
한편, 도 6b 및 도 6c는 각각 도 4b 및 도 4c에 도시된 제1 리세스들(160)에 대응하여 형성되는 제1 에어 갭들(170)을 도시하고 있다.
도 7을 참조하면, 도 6을 참조로 설명한 것과 유사하게, 제1 및 제2 도전 패턴들(155, 255) 사이에 제1 에어 갭(170)이 형성되지만, 제1 탄소나노튜브들(140)의 상면이 이에 대응하는 제2 탄소나노튜브들(240)의 저면에 접촉하도록 배치되지는 않고, 제1 탄소나노튜브들(140)이 제2 탄소나노튜브들(140) 사이에 배치될 수 있다. 이 경우에도, 적어도 제1 탄소나노튜브들(140)의 상면 에지 부분이 제2 탄소나노튜브들(240)의 저면 에지 부분에 접촉할 수 있으며, 이에 따라 접합력 혹은 전기적 연결에 대한 신뢰성이 배가될 수 있다.
도 8 내지 도 9는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 1 내지 도 7을 참조로 설명한 반도체 장치 제조 방법에 포함된 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 따라 이들에 대한 자세한 설명은 생략한다.
도 8을 참조하면, 도 1 및 도 2를 참조로 설명한 반도체 장치 제조 방법에 포함된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 각 제1 탄소나노튜브들(140)의 상면의 높이는 제1 층간 절연막(110) 상면의 높이보다 높도록 형성될 수 있다.
도 9를 참조하면, 도 3 내지 도 4, 및 도 7을 참조로 설명한 반도체 장치 제조 방법에 포함된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만 각 제1 탄소나노튜브들(140)의 상면의 높이가 제1 층간 절연막(110) 상면의 높이보다 높고, 각 제2 탄소나노튜브들(240)의 상면의 높이가 제2 층간 절연막(210) 상면의 높이보다 높으므로, 제1 및 제2 도전 패턴들(155, 255), 및 이들을 각각 수용하는 제1 및 제2 층간 절연막들(110, 210)이 서로 접합될 때, 제2 탄소나노튜브들(240) 사이에 배치되는 제1 탄소나노튜브들(140)의 상부 측벽은 제2 탄소나노튜브들(240)의 하부 측벽에 접촉할 수 있다. 이에 따라, 제1 및 제2 탄소나노튜브들(140, 240)은 일종의 벨크로(velcro)를 형성할 수 있으며, 이에 따라 제1 및 제2 도전 패턴들(155, 255) 사이의 접합력 및 전기적 연결에 대한 신뢰성이 배가될 수 있다.
도 10 내지 도 13은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 1 내지 도 7, 혹은 도 8 내지 도 9를 참조로 설명한 반도체 장치 제조 방법에 포함된 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 따라 이들에 대한 자세한 설명은 생략한다.
도 10을 참조하면, 먼저 도 1을 참조로 설명한 반도체 장치 제조 방법에 포함된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 도 3 및 도 4를 참조로 설명한 반도체 장치 제조 방법에 포함된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
즉, 제1 트렌치(120) 내벽에 제1 배리어 패턴(135)을 형성한 후, 제1 트렌치(120)를 채우는 제1 도전 패턴(155)을 제1 배리어 패턴(135) 상에 형성할 수 있다.
이때, 제1 도전 패턴(155) 상면에는 제1 리세스(160)가 형성될 수 있다.
도 11을 참조하면, 도 2를 참조로 설명한 반도체 장치 제조 방법에 포함된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제1 도전 패턴(155) 상면의 제1 리세스(160) 내에 도전성의 복수의 제3 탄소나노튜브들(145)이 형성될 수 있다. 예시적인 실시예들에 있어서, 각 제3 탄소나노튜브들(145)의 상면의 높이는 제1 층간 절연막(110) 상면의 높이와 실질적으로 동일할 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
도 12a를 참조하면, 도 6a을 참조로 설명한 반도체 장치 제조 방법에 포함된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제1 및 제2 도전 패턴들(155, 255), 및 이들이 각각 수용된 제1 및 제2 층간 절연막들(110, 210)이 서로 접합될 때, 제1 및 제2 도전 패턴들(155, 255) 사이에 제1 에어 갭(170)이 형성되더라도, 제3 탄소나노튜브들(145)의 상면이 제4 탄소나노튜브들(245)의 저면에 접촉함으로써, 제1 및 제2 도전 패턴들(155, 255) 사이의 접합력이 증가되고 전기적 연결에 대한 신뢰성이 증대될 수 있다.
도 12b 및 도 12c는 도 11을 참조로 설명한 공정들에 의해 형성되는 제1 리세스(160)가 각각 도 4b 및 도 4c를 참조로 설명한 제1 리세스들(160)의 깊이를 갖도록 형성된 경우를 도시하고 있다.
한편, 도 13을 참조하면, 도 9를 참조로 설명한 것과 유사하게, 제1 및 제2 도전 패턴들(155, 255), 및 이들을 각각 수용하는 제1 및 제2 층간 절연막들(110, 210)이 서로 접합될 때, 제3 탄소나노튜브들(145)이 제4 탄소나노튜브들(245) 사이에 배치될 수 있으며, 제3 탄소나노튜브들(145)의 상부 측벽이 제4 탄소나노튜브들(245)의 하부 측벽에 접촉할 수 있다.
즉, 도 8을 참조로 설명한 것과 유사하게, 각 제3 탄소나노튜브들(145)의 상면의 높이가 제1 층간 절연막(110) 상면의 높이보다 높고, 각 제4 탄소나노튜브들(245)의 상면의 높이가 제2 층간 절연막(210) 상면의 높이보다 높게 형성될 수 있으며, 이에 따라 제1 및 제2 층간 절연막들(110, 210)이 서로 접합될 때, 제3 및 제4 탄소나노튜브들(145, 245)은 일종의 벨크로(velcro)를 형성할 수 있다. 이에, 제1 및 제2 도전 패턴들(155, 255) 사이의 접합력 및 전기적 연결에 대한 신뢰성이 배가될 수 있다.
도 14 내지 도 16은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 1 내지 도 7을 참조로 설명한 반도체 장치 제조 방법에 포함된 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 따라 이들에 대한 자세한 설명은 생략한다.
도 14를 참조하면, 제1 기판(100) 상에 형성된 제1 층간 절연막(110)의 상부를 제거하여 제3 트렌치(도시되지 않음)를 형성하고, 상기 제3 트렌치 내벽 상에 제3 배리어 패턴(335)을 형성한 후, 상기 제3 트렌치 저면 상의 제3 배리어 패턴(335) 표면 상에 도전성의 복수의 제5 탄소나노튜브들(340)을 형성할 수 있다.
이후, 상기 제3 트렌치의 나머지 부분을 충분히 채우는 제1 절연막을 제3 배리어 패턴(335), 제5 탄소나노튜브들(340), 및 제1 층간 절연막(110) 상에 형성하고, 제1 층간 절연막(110)의 상면이 노출될 때까지 상기 제1 절연막을 평탄화함으로써, 상기 제3 트렌치 내에 제1 절연 패턴(350)을 형성할 수 있다.
도 15를 참조하면, 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제1 층간 절연막(110) 상부에 제1 배리어 패턴(135), 제1 탄소나노튜브들(140), 및 제1 도전 패턴(155)을 형성할 수 있다.
도 16을 참조하면, 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제1 및 제2 층간 절연막들(110, 210)이 서로 접합될 때, 제1 및 제2 도전 패턴들(155, 255), 및 제1 및 제2 탄소나노튜브들(140, 240)이 서로 접합될 수 있으며, 또한 제1 및 제2 절연 패턴들(350, 450), 및 제5 및 제6 탄소나노튜브들(340, 440)도 서로 접합될 수 있다. 물론 미스얼라인이 발생하지 않은 경우에는, 제3 배리어 패턴(335)과 제4 배리어 패턴(435)도 서로 접촉하여 접합될 수 있다.
이에 따라, 제1 및 제2 도전 패턴들(155, 255) 및 제1 및 제2 탄소나노튜브들(140, 240) 사이의 접합 이외에, 제1 및 제2 절연 패턴들(350, 450) 및 제5 및 제6 탄소나노튜브들(340, 440) 사이의 접합이 추가적으로 수행되므로, 제1 및 제2 층간 절연막들(110, 210) 사이의 접합력이 증대되고 제1 및 제2 도전 패턴들(155, 255) 사이의 전기적 연결에 대한 신뢰성이 증가할 수 있다.
한편 도면상에서는, 제1 및 제2 도전 패턴들(155, 255) 사이의 접합 및 제1 및 제2 탄소나노튜브들(140, 240) 사이의 접합은 도 6을 참조로 설명한 것과 동일, 유사하고, 제1 및 제2 절연 패턴들(350, 450) 사이의 접합 및 제5 및 제6 탄소나노튜브들(340, 440) 사이의 접합은 도 5를 참조로 설명한 것과 동일, 유사한 것이 도시되었으나, 본 발명의 개념은 이에 한정되지는 않으며, 다른 도면들을 참조로 설명한 것들과 동일, 유사한 방식으로 접합될 수 있음은 자명하다.
도 17 내지 도 18은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 14 내지 도 16을 참조로 설명한 반도체 장치 제조 방법에 포함된 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 따라 이들에 대한 자세한 설명은 생략한다.
도 17을 참조하면, 도 14를 참조로 설명한 반도체 장치 제조 방법에 포함된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 각 제5 탄소나노튜브들(340)의 상면의 높이는 제1 층간 절연막(110)의 상면의 높이보다 높을 수 있으며, 제1 절연 패턴(350)의 상면의 높이는 제1 층간 절연막(110)의 상면의 높이보다 낮을 수 있다. 즉, 제1 절연 패턴(350)을 형성하는 CMP 공정 시, 제1 절연 패턴(350) 상부에 제3 리세스(360)가 형성될 수 있으며, 각 제5 탄소나노튜브들(340)의 상부 측벽은 제1 절연 패턴(350) 상면으로 돌출될 수 있다.
도 18을 참조하면, 도 15 및 도 16을 참조로 설명한 반도체 장치 제조 방법에 포함된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제1 및 제2 도전 패턴들(155, 255) 및 제1 및 제2 탄소나노튜브들(140, 240)은 도 9를 참조로 설명한 것과 동일, 유사한 방식으로 각각 서로 접합될 수 있으며, 제1 및 제2 절연 패턴들(350, 450) 및 제5 및 제6 탄소나노튜브들(340, 440)은 역시 도 9를 참조로 설명한 것과 동일, 유사한 방식으로 각각 서로 접합될 수 있다.
이에 따라, 제1 및 제2 절연 패턴들(350, 450) 사이에는 제2 에어 갭(370)이 형성될 수 있으며, 제5 탄소나노튜브들(340)의 상부 및 제6 탄소나노튜브들(440)의 하부는 제2 에어 갭(370)에 노출될 수 있다.
한편, 도 14 내지 도 16, 혹은 도 17 내지 도 18을 참조로 설명한 반도체 장치 제조 방법에서, 제1 및 제2 층간 절연막들(110, 210) 상부에 각각 하나의 제1 및 제2 절연 패턴들(350, 450)이 형성되는 것으로 설명되었으나, 본 발명의 개념은 이에 한정되지 않으며, 각 제1 및 제2 층간 절연막들(110, 210)에 임의의 복수 개의 절연 패턴들이 형성될 수 있다. 특히, 상기 각 절연 패턴들은 도전 패턴들이 상대적으로 낮은 밀도로 형성되는 영역에 추가적으로 형성되어, CMP 공정을 수행할 때 밀도를 균일하게 하는 일종의 더미 패턴들 역할을 수행할 수도 있다.
도 19 내지 도 22는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 이전에 설명된 반도체 장치 제조 방법에 포함된 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 따라 이들에 대한 자세한 설명은 생략한다.
도 19를 참조하면, 제3 기판(500) 상에 제3 및 제4 층간 절연막들(510, 520)을 순차적으로 형성하고, 제4 층간 절연막(520) 상부에 제5 배리어 패턴(535), 제7 탄소나노튜브들(540), 및 제3 도전 패턴(555)을 형성할 수 있다.
제3 기판(500) 상에는 디램(Dynamic Random Access Memory: DRAM) 장치가 형성될 수 있으며, 상기 디램 장치에 포함된 각종 소자들, 예를 들어, 게이트 구조물, 소스/드레인 층, 비트 라인, 커패시터, 콘택 플러그, 비아, 배선 등은 제3 층간 절연막(510)에 의해 커버될 수 있다.
한편, 제4 층간 절연막(520) 내에도 각종 배선들이 추가적으로 형성될 수 있으며, 이들 중 일부는 제3 도전 패턴(555)에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제5 배리어 패턴(535), 제7 탄소나노튜브들(540), 및 제3 도전 패턴(555)은 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 형성될 수 있다.
이후, 제4 기판(600) 상에도 전술한 공정과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제4 기판(600) 상에 제5 및 제6 층간 절연막들(610, 620)을 순차적으로 형성하고, 제6 층간 절연막(620) 상부에 제6 배리어 패턴(635), 제8 탄소나노튜브들(640), 및 제4 도전 패턴(655)을 형성할 수 있다.
제4 기판(600) 상에는 로직(logic) 장치가 형성될 수 있으며, 상기 로직 장치에 포함된 각종 소자들, 예를 들어, 게이트 구조물, 소스/드레인 층, 콘택 플러그, 비아, 배선 등은 제5 층간 절연막(610)에 의해 커버될 수 있다.
또한, 제6 층간 절연막(620) 내에도 각종 배선들이 추가적으로 형성될 수 있으며, 이들 중 일부는 제4 도전 패턴(655)에 전기적으로 연결될 수 있다.
이후, 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제3 도전 패턴(555)이 수용된 제4 층간 절연막(520) 및 제4 도전 패턴(655)이 수용된 제6 층간 절연막(620)을 서로 접합시킬 수 있다. 물론, 도 5 이외의 다른 도면들, 예를 들어 도 6, 7, 9, 12, 13, 16, 18 등을 참조로 설명한 것과 실질적으로 동일하거나 유사한 접합 방식으로 제4 및 제6 층간 절연막들(520, 620)이 서로 접합될 수 있음은 자명하다.
도 20을 참조하면, 제5 기판(700) 상에 반도체 층(710)을 형성하고, 반도체 층(710) 상부에 포토다이오드(720)를 형성할 수 있다.
제5 기판(700)은 액티브 픽셀 영역, 주변 영역, 및 입출력 영역을 포함할 수 있으며, 제5 기판(700)에는 예를 들어, p형 불순물이 도핑될 수 있다. 예시적인 실시예들에 있어서, 반도체 층(710)은 제5 기판(700) 상부에 에피택시얼 성장 공정을 수행하여 형성할 수 있으며, 반도체 층(710)에는 예를 들어, 제5 기판(700)보다 낮은 농도로 p형 불순물이 도핑될 수 있다.
반도체 층(710) 상에 게이트 전극(도시하지 않음)을 형성할 수 있으며, 상기 게이트 전극 양측으로 불순물 영역을 추가로 형성함으로써 트랜지스터(도시하지 않음)를 형성할 수 있다. 제5 기판(700)의 상기 액티브 픽셀 영역 상에는 각 단위 픽셀들을 구성하는 전송 트랜지스터, 리셋 트랜지스터, 변환 트랜지스터, 및 선택 트랜지스터가 형성될 수 있으며, 제5 기판(700)의 상기 주변 영역 상에도 회로를 구성하는 트랜지스터들이 형성될 수 있다.
포토다이오드(720)는 반도체 층(710)에 불순물을 도핑하여 형성할 수 있으며, 제5 기판(700)의 상기 액티브 픽셀 영역 상의 반도체 층(710) 부분에 복수 개로 형성될 수 있다.
이후, 반도체 층(710) 및 포토다이오드들(720) 상에 제7 내지 제9 층간 절연막들(730, 740, 760)을 순차적으로 형성하고, 제7 내지 제9 층간 절연막들(730, 740, 760)의 일부 혹은 전부 내에 각 제1 내지 제4 배선들(752, 754, 772, 774)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제5 기판(700)의 상기 액티브 픽셀 영역 상에 제1 및 제3 배선들(752, 772)이 형성될 수 있으며, 제5 기판(700)의 상기 입출력 영역 상에 제2 및 제4 배선들(754, 774)이 형성될 수 있다.
제1 내지 제4 배선들(752, 754, 772, 774)은 예를 들어, 구리(Cu), 백금(Pt), 텅스텐(W), 알루미늄(Al) 등의 금속을 포함할 수 있으며, 예를 들어 다마신(damascene) 공정에 의해 형성될 수 있다.
도 21을 참조하면, 제4 기판(600)의 상부를 제거한 후, 상부가 제거된 제4 기판(600) 상에 제10 층간 절연막(810)을 형성하고, 제10 층간 절연막(810) 상부에 제7 배리어 패턴(835), 제9 탄소나노튜브들(840), 및 제5 도전 패턴(855)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제4 기판(600)의 상부는 그라인딩 공정에 의해 제거될 수 있다.
또한, 제5 기판(700) 상의 제9 층간 절연막(760) 및 제3 및 제4 배선들(772, 774) 상에 제11 층간 절연막(910)을 형성하고, 제11 층간 절연막(910) 상부에 제8 배리어 패턴(935), 제10 탄소나노튜브들(940), 및 제6 도전 패턴(955)을 형성한 후, 제5 기판(700)을 180도 회전시켜 제10 및 제11 층간 절연막들(810, 910)을 서로 접합시킬 수 있다. 이때, 제5 및 제6 도전 패턴들(855, 955) 및 제9 및 제10 탄소나노튜브들(840, 940)은 도 5 등을 참조로 설명한 것과 실질적으로 동일하거나 유사한 접합 방식으로 서로 접합될 수 있다.
도 22를 참조하면, 제5 기판(700)을 제거하여 반도체 층(710) 상면을 노출시킨 후, 노출된 반도체 층(710) 상면에 그리드(grid) 구조물(960)를 형성할 수 있다.
예시적인 실시예들에 있어서, 그리드 구조물(960)는 상기 액티브 픽셀 영역 내에서 포토다이오드들(720)에 수직 방향으로 오버랩되지 않도록 형성될 수 있으며, 그리드 구조물(960)에 의해 각 단위 픽셀들이 구획될 수 있다. 그리드 구조물(960)는 예를 들어, 텅스텐, 알루미늄 등과 같은 금속을 포함하도록 형성될 수 있다.
한편, 상기 액티브 픽셀 영역 내에 그리드 구조물(960)가 형성될 때, 상기 주변 영역 내에는 입사광을 차단하기 위한 차단막(도시되지 않음)이 형성될 수 있으며, 상기 입출력 영역 내에는 일부가 제2 배선(754)과 전기적으로 연결되는 콘택 플러그들(도시되지 않음) 및 패드들(도시되지 않음)이 형성될 수 있다.
이후, 그리드 구조물(960) 및 반도체 층(710) 상에 컨포멀하게 보호막(970)을 형성하고, 보호막(970) 상에 컬러 필터막(980)를 형성한 후, 상기 액티브 픽셀 영역 내의 컬러 필터막(980) 부분에 컬러 필터들(985)을 형성할 수 있다.
컬러 필터막(980)은 예를 들어, 유기막 혹은 포토레지스트 막일 수 있으며, 컬러 필터들(985)은 컬러 필터막(980)을 코팅하고 패터닝함으로써 형성하여, 각 컬러 필터들(985)은 적색광, 녹색광, 및 청색광을 투과시킬 수 있다.
이후, 각 컬러 필터들(985) 상부에 마이크로 렌즈(990)를 형성하여, 상기 반도체 장치를 완성할 수 있다.
상기 반도체 장치는 디램 장치, 로직 장치, 및 씨모스 이미지 센서(CMOS Image Sensor: CIS)가 수직 방향으로 적층된 장치로서, 상기 장치들은 제3 내지 제6 도전 패턴들(555, 655, 855, 955) 및 이들이 수용된 제4, 제6, 제10 및 제11 층간 절연막들(520, 620, 810, 910)에 의해 서로 접합될 수 있으며, 제3 내지 제6 도전 패턴들(555, 655, 855, 955)과 함께 제7 내지 제10 탄소나노튜브들(540, 640, 840, 940)이 형성됨으로써 접합력 및 전기적 연결에 대한 신뢰성을 증대시킬 수 있다.
도 23 내지 도 25는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 19 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 따라 이들에 대한 자세한 설명은 생략한다.
도 23을 참조하면, 도 19 내지 도 21을 참조로 설명한 공정들과 유사한 공정들을 수행할 수 있다.
다만, 도 19를 참조로 설명한 공정들 중에서 디램 장치를 형성하는 공정들, 즉 제3 기판(500) 상에 제3 및 제4 층간 절연막들(510, 520)을 순차적으로 형성하고, 제4 층간 절연막(520) 상부에 제5 배리어 패턴(535), 제7 탄소나노튜브들(540), 및 제3 도전 패턴(555)을 형성하는 공정들은 수행하지 않을 수 있다.
이에 따라, 제4 기판(600) 상에 형성된 제10 층간 절연막(810) 상부에 형성된 제5 도전 패턴(855) 및 제9 탄소나노튜브들(840)이 제5 기판(700) 상에 형성된 제11 층간 절연막(910) 상부에 형성된 제6 도전 패턴(955) 및 제10 탄소나노튜브들(940)과 서로 접합될 수 있다.
한편, 도 21을 참조로 설명한 공정들과는 달리, 제4 기판(600)을 부분적으로 제거하는 공정은 수행되지 않을 수 있다.
도 24를 참조하면, 도 22를 참조로 설명한 공정들과 유사한 공정들을 수행함으로써, 제5 기판(700)을 제거하고 그리드 구조물(960), 보호막(970), 컬러 필터막(980), 컬러 필터들(985), 및 마이크로 렌즈(990)를 형성할 수 있다.
도 25를 참조하면, 마이크로 렌즈(990)가 형성된 컬러 필터막(980) 상면에 투명 접착제(1000)를 접착시키고, 투명 접착제(1000) 상면에 핸들링 기판(1100)을 형성한 다음, 핸들링 기판(1100)을 사용하여 전체 구조물을 180도 회전시킬 수 있다.
이후, 제4 기판(600) 상에 각종 배선들(도시되지 않음) 및 이를 커버하는 제12 층간 절연막(1110)을 형성하고, 제12 층간 절연막(1110) 상에 디램 장치가 형성된 칩(1200)을 적층할 수 있다.
이때, 제12 층간 절연막(1110) 상부에는 상기 배선들 중 일부와 전기적으로 연결되는 제9 배리어 패턴(1135), 제11 탄소나노튜브들(1140), 및 제7 도전 패턴(1155)이 형성될 수 있으며, 칩(1200)은 그 하부에 제10 배리어 패턴(1235), 제12 탄소나노튜브들(1240), 및 제8 도전 패턴(1255)을 포함할 수 있다. 이에 따라, 제7 및 제8 도전 패턴들(1155, 1255), 및 제 11 및 제12 탄소나노튜브들(1140, 1240)이 서로 접합될 수 있다.
상기 반도체 장치 역시 도 19 내지 도 22를 참조로 설명한 방법을 통해 제조된 반도체 장치와 유사하게, 씨모스 이미지 센서(CIS), 로직 장치, 및 디램 장치가 수직 방향으로 적층된 장치로서, 제9 내지 제12 탄소나노튜브들(840, 940, 1140, 1240)에 의해 이들 사이의 접합력 및 전기적 연결에 대한 신뢰성이 증대될 수 있다.
도 26은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 이전에 설명된 소자들과 실질적으로 동일하거나 유사한 소자들을 포함할 수 있으며, 이에 따라 이들에 대한 자세한 설명은 생략한다.
도 26을 참조하면, 상기 반도체 장치는 패키지 기판(1300) 상에 순차적으로 적층된 로직 다이(die)(1400), 및 제1 내지 제3 디램 다이들(1500, 1700, 1900)을 포함할 수 있다.
패키지 기판(1300)과 로직 다이(1400) 사이에는 범프(1350)가 형성되어 이들이 서로 전기적으로 연결될 수 있다. 다만, 도시하지는 않았으나, 패키지 기판(1300)과 로직 다이(1400) 사이에 인터포저(interposer)가 개재되어 이들 사이의 전기적 연결이 보다 편리해질 수도 있다.
로직 다이(1400)와 제1 디램 다이(1500), 혹은 제1 내지 제3 디램 다이들(1500, 1700, 1900)은 도 1 내지 도 18을 참조로 설명한 방식으로 서로 접합될 수 있다.
즉, 로직 다이(1400)의 상부에는 제11 배리어 패턴(1435), 제13 탄소나노튜브들(1440), 및 제9 도전 패턴(1455)이 형성될 수 있으며, 제1 디램 다이(1500)의 하부에는 제12 배리어 패턴(1535), 제14 탄소나노튜브들(1540), 및 제10 도전 패턴(1555)이 형성되어, 제9 및 제10 도전 패턴들(1455, 1555) 및 제13 및 제14 탄소나노튜브들(1440, 1540)이 서로 접합될 수 있다.
또한, 제1 디램 다이(1500)의 상부에는 제13 배리어 패턴(1635), 제15 탄소나노튜브들(1640), 및 제11 도전 패턴(1655)이 형성될 수 있으며, 제2 디램 다이(1700)의 하부에는 제14 배리어 패턴(1735), 제16 탄소나노튜브들(1740), 및 제12 도전 패턴(1755)이 형성되어, 제11 및 제12 도전 패턴들(1655, 1755) 및 제15 및 제16 탄소나노튜브들(1640, 1740)이 서로 접합될 수 있다.
또한, 제2 디램 다이(1700)의 상부에는 제15 배리어 패턴(1835), 제17 탄소나노튜브들(1840), 및 제13 도전 패턴(1855)이 형성될 수 있으며, 제3 디램 다이(1900)의 하부에는 제16 배리어 패턴(1935), 제18 탄소나노튜브들(1940), 및 제14 도전 패턴(1955)이 형성되어, 제13 및 제14 도전 패턴들(1855, 1955) 및 제17 및 제18 탄소나노튜브들(1840, 1940)이 서로 접합될 수 있다.
도면 상에서는 상기 반도체 장치가 순차적으로 적층된 3개의 디램 다이들(1500, 1700, 1900)을 포함하는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 순차적으로 적층된 임의의 복수의 디램 다이들을 포함할 수 있다.
한편, 상기 반도체 장치에서 로직 다이(1400)와 제1 디램 다이(1500), 혹은 제1 내지 제3 디램 다이들(1500, 1700, 1900) 중 일부 사이에는 전술한 대로 도전 패턴 및 탄소나노튜브들에 의해 접합되지 않고, 예를 들어 실리콘 관통 비아(Through Silicon Via: TSV) 및 범프를 통해 서로 전기적으로 연결될 수도 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 500, 600, 700: 제1 내지 제5 기판
110, 210, 510, 520, 610, 620, 730, 740, 760, 810, 910, 1110: 제1 내지 제12 층간 절연막
120: 제1 트렌치 130: 제1 배리어 막
135, 235, 335, 435, 535, 635, 835, 935, 1135, 1235, 1435, 1535, 1635, 1735, 1835, 1935: 제1 내지 제16 배리어 패턴
140, 240, 145, 245, 340, 440, 540, 640, 840, 940, 1140, 1240, 1440, 1540, 1640, 1740, 1840, 1940: 제1 내지 제18 탄소나노튜브
155, 255, 555, 655, 855, 955, 1155, 1255, 1455, 1555, 1655, 1755, 1855, 1955: 제1 내지 제14 도전 패턴
160, 360: 제1 및 제3 리세스 170, 370: 제1, 제2 에어 갭
710: 반도체 층 720: 포토다이오드
752, 754, 772, 774: 제1 내지 제4 배선 960: 그리드 구조물
970: 보호막 980: 컬러 필터막
985: 컬러 필터 990: 마이크로 렌즈
1100: 핸들링 기판 1300: 패키지 기판

Claims (10)

  1. 제1 기판 위에 형성된 제1 층간 절연막의 상부에 수용된 제1 도전 패턴;
    각각이 상기 제1 기판 상면에 실질적으로 수직한 수직 방향으로 연장되며 적어도 일부 측벽이 상기 제1 도전 패턴에 의해 커버된 제1 탄소나노튜브들;
    제2 기판 아래에 형성되어 그 하면이 상기 제1 층간 절연막의 상면과 접촉하는 제2 층간 절연막의 하부에 수용된 제2 도전 패턴; 및
    각각이 상기 수직 방향으로 연장되며 적어도 일부 측벽이 상기 제2 도전 패턴에 의해 커버된 제2 탄소나노튜브들을 포함하며,
    상기 제1 및 제2 도전 패턴들은 상기 수직 방향으로 서로 대향하며, 상기 제1 탄소나노튜브들 중 적어도 하나 및 상기 제2 탄소나노튜브들 중 적어도 하나가 서로 접촉하고,
    상기 제1 탄소나노튜브들 중 적어도 하나의 상면 및 상기 제2 탄소나노튜브들 중 적어도 하나의 저면이 서로 접촉하며,
    상기 각 제1 탄소나노튜브들의 상면의 높이는 상기 제1 층간 절연막 상면의 높이와 실질적으로 동일하고, 상기 각 제2 탄소나노튜브들의 저면의 높이는 상기 제2 층간 절연막 하면의 높이와 실질적으로 동일한 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제1 기판 위에 형성된 제1 층간 절연막의 상부에 수용된 제1 도전 패턴;
    각각이 상기 제1 기판 상면에 실질적으로 수직한 수직 방향으로 연장되며 적어도 일부 측벽이 상기 제1 도전 패턴에 의해 커버된 제1 탄소나노튜브들;
    제2 기판 아래에 형성되어 그 하면이 상기 제1 층간 절연막의 상면과 접촉하는 제2 층간 절연막의 하부에 수용된 제2 도전 패턴; 및
    각각이 상기 수직 방향으로 연장되며 적어도 일부 측벽이 상기 제2 도전 패턴에 의해 커버된 제2 탄소나노튜브들을 포함하며,
    상기 제1 및 제2 도전 패턴들은 상기 수직 방향으로 서로 대향하며, 상기 제1 탄소나노튜브들 중 적어도 하나 및 상기 제2 탄소나노튜브들 중 적어도 하나가 서로 접촉하고,
    제 1 항에 있어서, 상기 제1 탄소나노튜브들 중 적어도 하나의 상부 측벽 및 상기 제2 탄소나노튜브들 중 적어도 하나의 하부 측벽이 서로 접촉하며,
    상기 각 제1 탄소나노튜브들의 상면의 높이는 상기 제1 층간 절연막 상면의 높이보다 높고, 상기 각 제2 탄소나노튜브들의 저면의 높이는 상기 제2 층간 절연막 하면의 높이보다 낮은 반도체 장치.
  5. 삭제
  6. 제1 기판 위에 형성된 제1 층간 절연막의 상부에 수용된 제1 도전 패턴;
    각각이 상기 제1 기판 상면에 실질적으로 수직한 수직 방향으로 연장되며 적어도 일부 측벽이 상기 제1 도전 패턴에 의해 커버된 제1 탄소나노튜브들;
    제2 기판 아래에 형성되어 그 하면이 상기 제1 층간 절연막의 상면과 접촉하는 제2 층간 절연막의 하부에 수용된 제2 도전 패턴; 및
    각각이 상기 수직 방향으로 연장되며 적어도 일부 측벽이 상기 제2 도전 패턴에 의해 커버된 제2 탄소나노튜브들을 포함하며,
    상기 제1 및 제2 도전 패턴들은 상기 수직 방향으로 서로 대향하며, 상기 제1 탄소나노튜브들 중 적어도 하나 및 상기 제2 탄소나노튜브들 중 적어도 하나가 서로 접촉하고,
    상기 제1 도전 패턴의 상면과 상기 제2 도전 패턴의 하면은 서로 접촉하는 반도체 장치.
  7. 제1 기판 위에 형성된 제1 층간 절연막의 상부에 수용된 제1 도전 패턴;
    각각이 상기 제1 기판 상면에 실질적으로 수직한 수직 방향으로 연장되며 적어도 일부 측벽이 상기 제1 도전 패턴에 의해 커버된 제1 탄소나노튜브들;
    제2 기판 아래에 형성되어 그 하면이 상기 제1 층간 절연막의 상면과 접촉하는 제2 층간 절연막의 하부에 수용된 제2 도전 패턴; 및
    각각이 상기 수직 방향으로 연장되며 적어도 일부 측벽이 상기 제2 도전 패턴에 의해 커버된 제2 탄소나노튜브들을 포함하며,
    상기 제1 및 제2 도전 패턴들은 상기 수직 방향으로 서로 대향하며, 상기 제1 탄소나노튜브들 중 적어도 하나 및 상기 제2 탄소나노튜브들 중 적어도 하나가 서로 접촉하고,
    상기 제1 및 제2 도전 패턴들 사이에는 에어 갭이 형성된 반도체 장치.
  8. 제1 기판 위에 형성된 제1 층간 절연막의 상부에 수용된 제1 도전 패턴;
    각각이 상기 제1 기판 상면에 실질적으로 수직한 수직 방향으로 연장되며 적어도 일부 측벽이 상기 제1 도전 패턴에 의해 커버된 제1 탄소나노튜브들;
    제2 기판 아래에 형성되어 그 하면이 상기 제1 층간 절연막의 상면과 접촉하는 제2 층간 절연막의 하부에 수용된 제2 도전 패턴; 및
    각각이 상기 수직 방향으로 연장되며 적어도 일부 측벽이 상기 제2 도전 패턴에 의해 커버된 제2 탄소나노튜브들을 포함하며,
    상기 제1 및 제2 도전 패턴들은 상기 수직 방향으로 서로 대향하며, 상기 제1 탄소나노튜브들 중 적어도 하나 및 상기 제2 탄소나노튜브들 중 적어도 하나가 서로 접촉하고,
    상기 제1 층간 절연막 상부에 수용된 제1 절연 패턴;
    각각이 상기 수직 방향으로 연장되며 적어도 일부 측벽이 상기 제1 절연 패턴에 의해 커버된 제3 탄소나노튜브들;
    상기 제2 층간 절연막 하부에 수용된 제2 절연 패턴; 및
    각각이 상기 수직 방향으로 연장되며 적어도 일부 측벽이 상기 제2 절연 패턴에 의해 커버된 제4 탄소나노튜브들을 더 포함하며,
    상기 제1 및 제2 절연 패턴들은 상기 수직 방향으로 서로 대향하며, 상기 제3 탄소나노튜브들 중 적어도 하나 및 상기 제4 탄소나노튜브들 중 적어도 하나가 서로 접촉하는 반도체 장치.
  9. 제1 기판 위에 형성된 제1 층간 절연막의 상부에 수용된 제1 도전 패턴;
    상기 제1 도전 패턴의 상면에 형성된 제1 리세스 위에 각각이 상기 제1 기판 상면에 실질적으로 수직한 수직 방향으로 연장되는 제1 탄소나노튜브들;
    제2 기판 아래에 형성되어 그 하면이 상기 제1 층간 절연막의 상면과 접촉하는 제2 층간 절연막의 하부에 수용된 제2 도전 패턴; 및
    상기 제2 도전 패턴의 하면에 형성된 제2 리세스 아래에 각각이 상기 수직 방향으로 연장되는 제2 탄소나노튜브들을 포함하며,
    상기 제1 및 제2 도전 패턴들은 상기 수직 방향으로 서로 대향하며, 상기 제1 탄소나노튜브들 중 적어도 하나 및 상기 제2 탄소나노튜브들 중 적어도 하나가 서로 접촉하고,
    상기 제1 도전 패턴의 상면과 상기 제2 도전 패턴의 하면은 서로 접촉하는 반도체 장치.
  10. 제1 도전 패턴;
    각각이 수직 방향으로 연장되어 상기 제1 도전 패턴을 관통하며 상부가 상기 제1 도전 패턴 상면으로 돌출된 복수의 제1 탄소나노튜브들;
    상기 수직 방향으로 상기 제1 도전 패턴에 대향하도록 상기 제1 도전 패턴 상에 형성된 제2 도전 패턴; 및
    각각이 상기 수직 방향으로 연장되어 상기 제2 도전 패턴을 관통하며 하부가 상기 제2 도전 패턴 하면으로 돌출된 복수의 제2 탄소나노튜브들을 포함하며,
    상기 제1 탄소나노튜브들 중 적어도 하나의 상부 및 상기 제2 탄소나노튜브들 중 적어도 하나의 하부가 서로 접촉하는 반도체 장치.
KR1020170077788A 2017-06-20 2017-06-20 반도체 장치 KR102326519B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020170077788A KR102326519B1 (ko) 2017-06-20 2017-06-20 반도체 장치
US15/870,922 US10446774B2 (en) 2017-06-20 2018-01-13 Semiconductor devices
CN201810632849.9A CN109103169B (zh) 2017-06-20 2018-06-19 半导体器件
US16/562,434 US10978655B2 (en) 2017-06-20 2019-09-05 Semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170077788A KR102326519B1 (ko) 2017-06-20 2017-06-20 반도체 장치

Publications (2)

Publication Number Publication Date
KR20180137907A KR20180137907A (ko) 2018-12-28
KR102326519B1 true KR102326519B1 (ko) 2021-11-15

Family

ID=64656616

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170077788A KR102326519B1 (ko) 2017-06-20 2017-06-20 반도체 장치

Country Status (2)

Country Link
US (2) US10446774B2 (ko)
KR (1) KR102326519B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2541581A1 (en) * 2011-06-29 2013-01-02 Khalid Waqas Device comprising nanostructures and method of manufacturing thereof
DE102018103431A1 (de) * 2018-02-15 2019-08-22 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Verbindung zwischen Bauteilen und Bauelement aus Bauteilen
US11244916B2 (en) * 2018-04-11 2022-02-08 Invensas Bonding Technologies, Inc. Low temperature bonded structures

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110039459A1 (en) * 2009-08-11 2011-02-17 Yancey Jerry W Solderless carbon nanotube and nanowire electrical contacts and methods of use thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5194513B2 (ja) 2007-03-29 2013-05-08 富士通セミコンダクター株式会社 配線構造及びその形成方法
JP2009117591A (ja) 2007-11-06 2009-05-28 Panasonic Corp 配線構造及びその形成方法
US8647922B2 (en) 2007-11-08 2014-02-11 Nanyang Technological University Method of forming an interconnect on a semiconductor substrate
KR101025728B1 (ko) 2008-09-16 2011-04-04 한국과학기술원 나노선과 나노튜브를 이용한 접착 방법
KR101709959B1 (ko) * 2010-11-17 2017-02-27 삼성전자주식회사 범프 구조물, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 방법
US20120202347A1 (en) 2011-02-07 2012-08-09 Georgia Tech Research Corporation Through silicon vias using carbon nanotubes
US20120306096A1 (en) 2011-05-30 2012-12-06 The Board Of Trustees Of The University Of Alabama Method and model of carbon nanotube based through silicon vias (tsv) for rf applications
US20130047348A1 (en) 2011-08-31 2013-02-28 Charles Robert Smith Method and Kit For Depilation
US9209136B2 (en) * 2013-04-01 2015-12-08 Intel Corporation Hybrid carbon-metal interconnect structures
US20160225694A1 (en) 2013-06-27 2016-08-04 Hans-Joachim Barth High conductivity high frequency via for electronic systems
SG2013083258A (en) * 2013-11-06 2015-06-29 Thales Solutions Asia Pte Ltd A guard structure for signal isolation
JP2016063097A (ja) 2014-09-18 2016-04-25 株式会社東芝 カーボンナノチューブ配線構造およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110039459A1 (en) * 2009-08-11 2011-02-17 Yancey Jerry W Solderless carbon nanotube and nanowire electrical contacts and methods of use thereof

Also Published As

Publication number Publication date
US20180366671A1 (en) 2018-12-20
US10446774B2 (en) 2019-10-15
KR20180137907A (ko) 2018-12-28
US20200006269A1 (en) 2020-01-02
CN109103169A (zh) 2018-12-28
US10978655B2 (en) 2021-04-13

Similar Documents

Publication Publication Date Title
US10037981B2 (en) Integrated display system with multi-color light emitting diodes (LEDs)
TWI717068B (zh) 積體電路及其形成方法
US10157891B2 (en) 3DIC interconnect apparatus and method
TWI622152B (zh) 影像感測器、接墊結構以及接墊結構的製造方法
US9543257B2 (en) 3DIC interconnect devices and methods of forming same
KR102473664B1 (ko) Tsv 구조체를 가진 다중 적층 소자
TWI406381B (zh) 半導體裝置及其形成方法
US10510912B2 (en) Image sensor device and method
US9748304B2 (en) Image sensor devices, methods of manufacture thereof, and semiconductor device manufacturing methods
US9293490B2 (en) Deep trench isolation with air-gap in backside illumination image sensor chips
US10157959B2 (en) Interconnect structure for stacked device and method
CN106611755B (zh) 用于前照式图像传感器的焊盘结构及其形成方法
US20230369293A1 (en) Backside contact to improve thermal dissipation away from semiconductor devices
US20150348874A1 (en) 3DIC Interconnect Devices and Methods of Forming Same
US20190043912A1 (en) Semiconductor Devices, Methods of Manufacturing Thereof, and Image Sensor Devices
TW201916775A (zh) 半導體結構及其形成方法
KR102456271B1 (ko) 후면 정렬 마크가 있는 bsi 칩
TWI714329B (zh) 半導體結構及其形成方法
US20190051559A1 (en) Interconnect structure for stacked device
US10978655B2 (en) Semiconductor devices
KR20220010852A (ko) 반도체 장치 및 반도체 장치의 제조 방법
TW202310186A (zh) 三維裝置結構
CN104051329A (zh) 用于堆叠器件的互连结构和方法
KR20230064408A (ko) 반도체 소자 및 이를 구비한 반도체 패키지
CN109103169B (zh) 半导体器件

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant