KR102456271B1 - 후면 정렬 마크가 있는 bsi 칩 - Google Patents

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Abstract

방법은 반도체 기판 내에 이미지 센서를 형성하는 단계를 포함한다. 제 1 정렬 마크는 반도체 기판의 전면에 근접하여 형성된다. 방법은 후면 연마 공정을 수행하여 반도체 기판을 박막화하는 단계, 반도체 기판의 후면 상에 제 2 정렬 마크를 형성하는 단계, 및 반도체 기판의 후면 상에 피처를 형성하는 단계를 포함한다. 피처는 정렬을 위해 제 2 정렬 마크를 사용하여 형성된다.

Description

후면 정렬 마크가 있는 BSI 칩{BSI CHIP WITH BACKSIDE ALIGNMENT MARK}
우선권 청구 및 상호 참조
본 출원은 2019년 7월 31일자로 출원되고 "CIS BSI Chip with Backside Alignment Mark"이라는 명칭의 미국 가출원 제62/881,000호의 이익을 주장하며, 이 출원은 본원에 참조에 의해 통합된다.
반도체 이미지 센서는 광을 감지하도록 동작된다. 일반적으로, 반도체 이미지 센서는 상보성 금속 산화물 반도체(Complementary Metal-Oxide-Semiconductor; CMOS) 이미지 센서(CMOS Image Sensor; CIS) 및 전하 결합 디바이스(Charge-Coupled Device; CCD) 센서를 포함하며, 이는 디지털 스틸 카메라( Digital Still Camera; DSC), 모바일 폰 카메라, 디지털 비디오(Digital Video; DV) 및 디지털 비디오 레코더(Digital Video Recorder; DVR) 애플리케이션과 같은 다양한 애플리케이션에 널리 사용된다. 이들 반도체 이미지 센서는 광을 흡수하고 감지된 광을 디지털 데이터 또는 전기 신호로 변환하기 위해 광 다이오드 및 다른 소자를 포함하는 각각의 이미지 센서 소자를 가지는 이미지 센서 소자의 어레이를 이용한다.
전면 조명(Front Side Illumination; FSI) CMOS 이미지 센서 및 후면 조명(Backside Illumination; BSI) CMOS 이미지 센서는 두 가지 유형의 CMOS 이미지 센서이다. FSI CMOS 이미지 센서는 그들 전면으로부터 투사된 광을 감지하도록 작동할 수 있고, BSI CMOS 이미지 센서는 그들 후면으로부터 투사된 광을 감지하도록 작동할 수 있다. FSI CMOS 이미지 센서 또는 BSI CMOS 이미지 센서에 광이 투사되면 광전자가 생성되고, 이어서 이미지 센서의 픽셀에서 광 감지 디바이스에 의해 감지된다. 광전자가 더 많이 생성될수록 이미지 센서의 양자 효율(Quantum Efficiency; QE)이 좋아져 CMOS 이미지 센서의 이미지 품질이 향상된다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1 내지 도 16은 일부 실시예에 따른 이미지 센서 칩의 형성에서의 중간 단계의 단면도를 예시한다.
도 17은 일부 실시예에 따른 이미지 센서의 픽셀의 회로도를 예시한다.
도 18은 일부 실시예에 따른 이미지 센서 칩의 구역 설정의 평면도를 예시한다.
도 19는 일부 실시예에 따른 예시적인 정렬 마크를 예시한다.
도 20은 일부 실시예에 따른 정렬 마크 및 정렬 마크를 사용할 수 있는 공정을 예시한다.
도 21은 일부 실시예에 따른 이미지 센서 칩을 형성하기 위한 공정 흐름을 예시한다.
아래의 발명개시는 본 발명의 여러 피처들을 구현하는 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상에 또는 그 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래 놓인", "밑", "하부", "위에 놓인", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다.
본 발명의 일부 실시예에 따라 후면 조명(Backside Illumination; BSI) 이미지 센서 칩 및 그 형성 방법이 제공된다. BSI 이미지 센서 칩 형성의 중간 단계가 본 발명의 일부 실시예에 따라 도시된다. 일부 실시예의 몇몇의 변형이 논의된다. 본 명세서에서 논의된 실시예는 본 개시의 특허 대상을 제조하거나 사용할 수 있는 예시들을 제공하고, 본 분야의 당업자들은 상이한 실시예의 고려된 범위 내에 머무르면서 이루어질 수 있는 수정을 쉽게 이해할 것이다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 요소들을 지정하기 위해 동일한 참조 번호들이 이용된다. 방법 실시예가 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법 실시예가 임의의 논리적 순서로 수행될 수 있다. 본 개시의 일부 실시예에 따르면, BSI 이미지 센서 칩의 후면 상에 후면 정렬 마크가 형성되고, 후면 정렬 마크는 전면 정렬 마크에 정렬함으로써 형성된다. 후면 정렬 마크는 한 번에 형성되지만, 여전히 후면으로부터 전면 정렬 마크를 볼 수 있다. BSI 이미지 센서 칩을 형성하기 위한 후면 공정에서, 후면 정렬 마크는 정렬을 위해 사용될 수 있다.
도 1 내지 도 16은 본 개시의 일부 실시예에 따른 후면 정렬 마크(들)의 형성에서의 중간 단계의 단면도를 예시한다. 대응하는 공정은 또한 도 21에 도시된 공정 흐름(200)에 개략적으로 반영된다.
도 1은 내부에 복수의 이미지 센서 칩(22)을 포함하는 웨이퍼(20)의 일부일 수 있는 이미지 센서 칩(22)의 초기 구조물의 형성을 예시한다. 이미지 센서 칩(22)은 반도체 기판(24)을 포함한다. 본 개시의 일부 실시예에 따르면, 반도체 기판(24)은 결정질 실리콘 기판이다. 본 개시의 다른 실시예들에 따르면, 반도체 기판(24)은 게르마늄과 같은 원소 반도체; 실리콘 탄소, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판이 또한 사용될 수 있다. 설명을 통해, 기판(24)의 주 표면(24A)은 반도체 기판(24)의 전방 표면으로 지칭되고, 주 표면(24B)은 반도체 기판(24)의 후방 표면으로 지칭된다. 표면(24A 및 24B)은 (100) 또는 (001) 표면 평면 상에 있을 수 있다.
대안적으로 쉘로우 트렌치 격리(Shallow Trench Isolation; STI) 영역(32)으로 지칭되는, 격리 영역(32)은 (활성 영역과 같은) 영역을 정의하기 위해 반도체 기판(24) 내로 연장되도록 형성된다. 본 개시의 일부 실시예들에 따르면, STI 영역(32)은 상이한 기능을 갖는 복수의 부분을 포함한다. 예를 들어, STI 영역(32)은 STI 그리드(32A), 금속 패드를 형성하기 위한 랜딩(landing) 패드(32B) 및 전면 정렬 마크(32C)를 포함한다. STI 그리드(32A)는 그 내부에 이미지 센서 어레이를 형성하기 위한 그리드이다. 랜딩 패드(32B)는 후속 단락에서 논의될 바와 같이 금속 패드를 수용하기에 충분히 큰 패드 일 수 있다. 전면 정렬 마크(32C)는 고유 패턴을 갖는 패터닝된 STI 영역을 포함할 수 있으며, 따라서 정렬 마크로서 작용한다. 정렬 마크(32C)는 전면 구조의 형성에서 정렬 목적으로 사용될 수 있다. 본 개시의 일부 실시예에 따르면, 정렬 마크(32C)의 높이(H1)는 약 1,000 Å 내지 약 2,000 Å의 범위 내일 수 있다. 본 개시의 일부 실시예에 따르면, 정렬 마크(32C)는 금속 패드 영역(112)(도 18) 내에 형성된다. 다른 실시예들에 따르면, 정렬 마크(32C)는 스크라이브 라인 영역(114), 이미지 센서가 위치되는 픽셀 영역(110)(공간이 이용 가능한 경우) 등을 포함하는 임의의 다른 영역 내에 형성된다. 도 19는 본 개시의 일부 실시예에 따라 정렬 마크(32C)에 의해 채택될 수 있는 패턴을 갖는 정렬 마크의 예시적인 평면도를 예시한다. 예를 들어, 스트립 및 크로스가 STI 영역 또는 STI 영역 사이의 공간일 수 있다. 정렬 마크(32C)는 또한 임의의 다른 사용가능한 패턴을 채택할 수 있다.
도 1을 다시 참조하면, 이미지 센서(26)는 전면(24A)으로부터 반도체 기판(24)으로 연장도도록 형성된다. 이미지 센서(26)의 형성은 주입 공정을 포함할 수 있다. 이미지 센서(26)는 광 신호(광자)를 전기 신호로 변환하도록 구성된다. 이미지 센서(26)는 감광성 금속 산화물 반도체(Metal-Oxide-Semiconductor; MOS) 트랜지스터, 감광성 다이오드 등일 수 있다. 설명 전반에 걸쳐, 이미지 센서(26)는 다른 유형의 이미지 센서일 수 있지만, 대안적으로 포토 다이오드(26)로 지칭된다. 본 개시의 일부 실시예에 따르면, 포토 다이오드(26)는 이미지 센서 어레이를 형성한다. 각각의 포토 다이오드(26)는 STI 영역(32A)에 의해 형성된 그리드의 그리드 유닛 내에 있을 수 있다.
도 1은 또한 STI 그리드(32A)에 의해 정의된 활성 영역에서 적어도 일부를 갖는 픽셀 유닛(30)을 예시한다. 도 17은 픽셀 유닛(30)의 예의 회로도를 예시한다. 본 개시의 일부 실시예에 따르면, 픽셀 유닛(30)은 전기 그라운드(GND)에 결합된 애노드 및 전송 게이트 트랜지스터(34)의 소스에 결합된 캐소드를 갖는 포토 다이오드(26)를 포함한다. 전송 게이트 트랜지스터(34)의 드레인은 리셋 트랜지스터(38)의 드레인 및 소스 팔로워(42)의 게이트에 결합될 수 있다. 리셋 트랜지스터(38)는 리셋 라인(RST)에 결합된 게이트를 가진다. 리셋 트랜지스터(38)의 소스는 픽셀 전원 전압(VDD)에 결합될 수 있다. 플로팅 확산 커패시터(40)는 전송 게이트 트랜지스터(34)의 소스/드레인과 소스 팔로워(42)의 게이트 사이에 결합될 수 있다. 리셋 트랜지스터(38)는 플로팅 확산 커패시터(40)에서의 전압을 VDD로 사전 설정하는데 사용된다. 소스 팔로워(42)의 드레인은 전원 전압(VDD)에 결합된다. 소스 팔로워(42)의 소스는 행 선택기(43)에 결합된다. 소스 팔로워(42)는 픽셀 유닛(30)에 대한 높은 임피던스 출력을 제공한다. 행 선택기(43)는 각각의 픽셀 유닛(30)의 선택 트랜지스터로서 기능하고, 행 선택기(43)의 게이트는 선택 라인(SEL)에 결합된다.
도 1을 다시 참조하면, 픽셀 유닛(30)에서의 디바이스(예들 들어, 도 17의 트랜지스터(34, 38, 42 및 43))의 예로서 트랜지스터가 예시된다. 예를 들어, 전송 게이트 트랜지스터(34)가 도 1에 예로서 도시되어 있다. 본 개시의 일부 실시예에 따르면, 각각의 포토 다이오드(26)는 게이트(28) 및 게이트 유전체(31)를 포함하는 전송 게이트 트랜지스터(34)의 제 1 소스/드레인 영역에 전기적으로 결합된다. 게이트 유전체(31)는 기판(24)의 전방 표면(24A)과 접촉한다. 전송 게이트 트랜지스터(34)의 제 1 소스/드레인 영역은 대응하는 접속 광 다이오드(26)에 의해 공유될 수 있다. 플로팅 확산 커패시터(40)는, 예를 들어 플로팅 확산 커패시터(40)로서 작용하는 pn 접합을 형성하기 위해 기판(24)에 p형 불순물 및 n형 불순물을 상이한 깊이로 주입함으로써 기판(24) 내에 형성된다. 플로팅 확산 커패시터(40)는 전송 게이트 트랜지스터(34)의 제 2 소스/드레인 영역 내에 형성될 수 있고, 따라서 플로팅 확산 커패시터(40)의 커패시터 플레이트 중 하나가 전송 게이트 트랜지스터(34)의 제 2 소스/드레인 영역에 전기적으로 결합된다. 동일한 활성 영역 내의 포토 다이오드(26), 각각의 전송 게이트 트랜지스터(34) 및 플로팅 확산 커패시터(40)는 도 1에 또한 마킹된 바와 같이 픽셀 유닛(30)을 형성한다.
도 18은 본 개시의 일부 실시예에 따른 BSI 칩(22)의 개략적인 구역 설정(zoning) 방식을 예시하고, 도 1은 도 18에서와 같은 기준 단면 1-1로부터 획득된 단면도를 도시한다. BSI 칩(22)은 픽셀 유닛(30)(도 1)이 형성되는 픽셀 영역(110)을 포함할 수 있으며, 이 픽셀 유닛은 또한 어레이로서 형성된다. 스크라이브 라인 영역(114)은 BSI 이미지 센서 칩(22)을 서로 분리하기 위해 각각의 웨이퍼에 걸쳐 그리드로서 형성된다. 스크라이브 라인 영역(114)과 픽셀 영역(110) 사이에 금속 패드 영역(112)(또한 주변 영역이기도 함)이 형성된다. 본 개시의 일부 실시예에 따르면, 주변 영역(112)은 도 18에 도시된 바와 같이 링형의 둘러싸는 픽셀 영역(110)으로서 형성될 수 있다. 대안적인 실시예에 따르면, 링을 형성하는 대신에, 주변 영역(112)은 픽셀 영역(110)의 1면, 2면 또는 3면으로 연장되지만 나머지면(들)은 연장되지 않는다.
다시도 1을 다시 참조하면, 콘택 에칭 정지 층(29)은 기판(24) 및 전송 게이트 트랜지스터(34)와 같은 트랜지스터 상에 형성된다. CESL(29)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소-질화물 등 또는 이들의 다층으로 형성될 수 있다. CESL(29)은 예를 들어 원자 층 증착(Atomic Layer Deposition; ALD) 또는 화학 기상 증착(Chemical Vapor Deposition; CVD)과 같은 컨포멀 성막 방법을 사용하여 형성될 수 있다. 층간 유전체(Inter-Layer Dielectric; ILD)(33)는 CESL(29) 위에 형성된다. ILD(33)는 예를 들어, 유동성 화학 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀-온 코팅, CVD, 또는 또다른 성막 방법을 사용하여 형성된 유전체 재료를 포함할 수 있다. ILD(33)는 또한 실리콘 산화물, 인-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소-도핑된 인-실리케이트 유리(BPSG)와 같은 산화물일 수 있는, 산소-함유 유전체 재료로 형성될 수 있다.
전면 상호접속 구조물(44)은 반도체 기판(24) 위에 형성된다. 전면 상호접속 구조물(44)은 이미지 센서 칩(22) 내의 디바이스들을 전기적으로 상호접속하고, 다른 패키지 컴포넌트에 접속하는데 사용된다. 전면 상호접속 구조(44)는 유전체 층(46), 및 유전체 층(46) 내의 금속 라인(48) 및 비아(50)를 포함한다. 설명 전체에 걸쳐, 동일한 유전체 층(46) 내의 금속 라인(48)은 총괄적으로 금속 층인 것으로 지칭된다. 전면 상호접속 구조(44)는 복수의 금속 층을 포함할 수 있다. 본 개시의 일부 실시예에 따르면, 유전체 층(46)은 저-k 유전체 층을 포함한다. 저-k 유전체 층은, 예를 들어 3.8 미만, 및 아마도 약 3.0 미만의 낮은 k 값을 가진다.
표면 유전체 층(52)은 웨이퍼(20)의 상부 유전체 층으로서 형성된다. 표면 유전체 층(52)은 약 3.8 이상의 k 값을 갖는 비-저-k(non-low-k) 유전체 재료로 형성될 수 있다. 본 개시의 일부 실시예에 따르면, 표면 유전체 층(52)은 실리콘 산화물로 형성되거나 이를 포함한다.
본딩 패드(54)는 웨이퍼(20)의 상부에 추가로 형성된다. 본딩 패드(54)는 구리로 형성되거나 이를 포함할 수 있다. 본딩 패드(54)는 또한 구리를 둘러싸는 배리어 층을 포함할 수 있다. 본딩 패드(54)의 상단 표면은 표면 유전체 층(52)의 상단 표면과 동일 평면 상에 있을 수 있다.
다음으로, 도 2를 참조하면, 웨이퍼(20)는 웨이퍼(120)에 본딩된다. 각각의 공정은 도 21에 도시된 공정 흐름에서 공정(202)로서 도시된다. 본 개시의 일부 실시예에 따르면, 본딩은 하이브리드 본딩을 통해 수행된다. 따라서, 웨이퍼(20)의 표면 유전체 층(52)은 예를 들어, S-O-Si 본딩이 형성된 퓨전 본딩을 통해 웨이퍼(120)의 표면 유전체 층(252)에 본딩된다. 웨이퍼(20)의 본드 패드(54)는 또한 금속 대 금속 직접 본딩을 통해 웨이퍼(120) 내의 금속 패드(254)에 본딩된다.
본 개시의 일부 실시예에 따르면, 웨이퍼(120)는 칩(222)을 포함하고, 칩(222)은 그 내부에 논리 회로(226)를 더 포함한다. 논리 회로(226)는 BSI 칩(22)으로부터 획득된 전기 신호의 사용 및 처리에 사용되는 응용 회로를 포함할 수 있다. 예를 들어, 논리 회로(226)는 처리에 사용되는 하나 이상의 이미지 신호 처리(Image Signal Processing; ISP) 회로를 포함할 수 있다. 이미지 신호 처리(ISP) 회로는 아날로그-디지털 변환기(Analog-to-Digital Converter; ADC), 상관 이중 샘플링(Correlated Double Sampling; CDS) 회로, 행 디코더 등을 포함할 수 있다. 본드 패드(54 및 254)를 통해, 웨이퍼(120) 내의 회로는 웨이퍼(20)의 이미지 센서 회로에 전기적으로 그리고 신호적으로 접속된다.
도 2를 추가로 참조하면, 후면 연삭 공정이 후방 표면(24B)을 얇은 반도체 기판(24)으로 연삭하기 위해 수행된다. 각각의 공정은 도 21에 도시된 공정 흐름에서 공정(204)으로서 도시되어 있다. 결과의 후방 표면은 도 2에서 24B'로 지칭된다. 기판(24)의 두께는 약 20 ㎛보다 작거나 약 15 ㎛보다 작게 감소될 수 있어서, 광이 후방 표면(24B')으로부터 반도체 기판(24) 내로 투과하여 포토 다이오드(26)에 도달할 수 있다. 수광 효율을 향상시키기 위해, 기판(24)의 두께(T1)는, 예를 들어 약 6 μm보다 큰, 비교적 큰 값을 갖도록 유지된다.
도 3은 후방 표면(24B')으로부터 반도체 기판(24) 내로 연장되는 하나 또는 복수의 트렌치를 포함하는 정렬 마크(56)의 형성을 도시한다. 각각의 공정은 도 21에 도시된 공정 흐름에서 공정(206)로서 예시되어 있다. 트렌치는 건식 에칭 공정을 통해 형성될 수 있으며, 이는 C2F6, CF4, SO2, HBr과 Cl2과 O2의 혼합물,　HBr과 Cl2과 CF2의 혼합물, 또는 HBr과 Cl2과 O2과 CF2의 혼합물과 같은 공정 가스를 사용하여 수행될 수 있다. 정렬 마크(56)의 패턴은 도 19에 도시된 패턴을 포함할 수 있는, 임의의 식별가능한 패턴을 채택할 수 있다. 정렬 마크(56)의 깊이(D1)는 약 1,800 Å 내지 약 2000 Å의 범위 내수 있다. 정렬 마크(56)의 위치는 정렬 마크로서 정렬 마크(32C)를 사용하여 결정된다. 대안적으로 말하면, 정렬 마크(56)는 정렬을 위해 정렬 마크(32C)를 사용하여 형성된다.
본 개시의 일부 실시예에 따르면, 정렬 마크(56)는 금속 패드 영역(112)(도 18) 내에 형성된다. 다른 실시예들에 따르면, 정렬 마크(56)는 스크라이브 라인 영역(114), 픽셀 영역(110)(공간이 이용가능한 경우) 등을 포함하는 임의의 다른 영역 내에 형성된다. 정렬 마크(56)는 정렬 마크(32C)에 수직으로 정렬될 수 있거나, 정렬 마크(32C)로부터 수평으로 오프셋될 수 있다.
도 4는 후면 고흡수(Backside High-Absorption; BSHA) 영역(58)의 형성을 예시한다. BSHA 영역(58)은 광의 흡수를 향상시키기 위해 광을 집속시키는 기능을 가진다. 각각의 공정은 도 21에 도시된 공정 흐름에서 공정(208)로서 예시되어 있다. 본 개시의 일부 실시예에 따르면, 동일한 픽셀 유닛(30)과 중복하는 단일 또는 복수의(예를 들어 2개, 3개, 4개 또는 그 이상) BSHA 영역(58)이 존재한다. 본 개시의 일부 실시예에 따르면, BSHA 영역(58)의 형성은 반도체 기판(24) 위에 에칭 마스크를 형성하는 단계를 포함한다. 에칭 마스크는 픽셀 유닛에 정렬된 개구부를 가지며, 각각의 개구부는 형성될 하나의 BSHA 영역(58)에 대응한다. 에칭 마스크의 형성은 정렬(위치 결정)을 위해 정렬 마크(32C) 또는 정렬 마크(56) 중 하나를 사용하여 수행될 수 있다. 이어서, 반도체 기판(24)은 습식 에칭 공정을 통해 달성될 수 있는 복수의 피라미드 형상의 개구부를 형성하기 위해 개구부를 통해 에칭되고, 따라서 격자 방향을 따른 에칭이 피라미드 형상 개구부를 초래할 것이다. 다음으로, 실리콘 산화물 또는 유사한 투명 재료일 수 있는 투명 재료가 성막되고, 개구부로 충전된다. 이어서, 화학 기계적 연마(Chemical Mechanical Polish; CMP) 공정 또는 기계적 연마 공정과 같은 평탄화 공정이 수행되어 BSHA 영역(58)이 생성된다.
본 개시의 일부 실시예에 따르면, 개구부(56)가 충전되는 것과 동시에, 정렬 마크(56)이 또한 동일한 재료로 충전되어 정렬 마크(60)를 형성한다. 대안적인 실시예에 따르면, 개구부(56)를 충전하는 대신에, BSHA 영역(58)이 형성되는 것과 r동시에, 개구부(56)가 충전 공정 동안 마스킹될 수 있고, 이후의 공정에서 다른 재료로 충전될 수 있다. 예를 들어, 개구부(56)는 도 6 및/또는 도 8에 도시된 공정에서 충전될 수 있고, 결과적인 정렬 마크(60)는 유전체 층(64)(도 6) 및/또는 68(도 8)과 동일한 재료로 형성될 것이다.
도 5를 참조하면, 팁 트렌치 격리(Deep Trench Isolation; DTI) 영역(62)이 형성된다. 각각의 공정은 도 21에 도시된 공정 흐름에서 공정(210)로서 예시된다. 본 개시의 일부 실시예에 따르면, DTI 영역(62)의 형성은 반도체 기판(24)을 에칭하고, 생성된 트렌치를 Ta2O5와 같은 고-k 유전체, 금속(예를 들어 텅스텐)과 같은 불투명 재료, 또는 이들의 조합으로 충전하는 단계를 포함한다. DTI 영역(62)은 광의 투과를 방지하는 기능을 갖고, 광 신호의 누화를 방지하는 기능을 가진다. 본 개시의 일부 실시예에 따르면, DTI 영역(62)은 그리드를 형성하고, DTI 영역(62)의 그리드 라인은 STI 그리드(32A)의 그리드 라인에 수직으로 정렬된다.
도 6은 유전체 층(64)의 형성을 도시한다. 각각의 공정은 도 21에 도시된 공정 흐름에서 공정(212)로서 예시된다. 본 개시의 일부 실시예에 따르면, 유전체 층(64)은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5) 등으로 이루어지거나 이를 포함할 수 있는 고-k 유전체 층이다. 유전체 층(64)의 두께는 약 30 Å 내지 약 80 Å의 범위 내일 수 있다. 성막 공정은 화학적 기상 증착(Chemical Vapor Deposition; CVD), 플라즈마 강화 화학적 기상 증착(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 원자 층 증착(Atomic Layer Deposition; ALD) 등을 포함할 수 있다.
다음으로, 도 7에 도시된 바와 같이, 트렌치(66)가 형성된다. 각각의 공정은도 21에 도시된 공정 흐름에서 공정(214)로서 예시되어 있다. 트렌치(66)의 형성은 건식 에칭 공정을 사용하여 수행될 수 있다. 트렌치(66)는 도 19에 예로서 도시된 패턴을 포함할 수 있는, 임의의 구별가능한 패턴을 채택할 수 있다. 트렌치(66)의 깊이(D2)는 약 1,800 Å 내지 약 2,000 Å의 범위 내에 있을 수 있다. 트렌치(66)의 위치는 정렬 마크로서 정렬 마크(32C) 또는 정렬 마크(60)를 사용하여 결정된다. 트렌치(66)는 정렬 마크(32C)에 수직으로 정렬될 수 있거나, 정렬 마크(32C)로부터 수평으로 오프셋될 수 있다.
도 8은 유전체 층(들)(68)의 형성 및 정렬 마크(70)를 형성하기 위한 트렌치(66)의 충전을 도시한다. 각각의 공정은 도 21에 도시된 공정 흐름에서 공정(216)로서 예시되어 있다. 본 개시의 일부 실시예에 따르면, 유전체 층(68)은 단일 층 또는 복수의 층을 포함하는 복합 층이다. 예를 들어, 유전체 층(68)은 하프늄 산화물 층이거나 이를 포함할 수 있고, 하프늄 산화물 층 위의 탄탈륨 산화물(Ta2O5) 층을 포함하거나 포함하지 않을 수 있다. 하프늄 산화물 층의 두께는 약 30 Å 내지 약 80 Å의 범위 내일 수 있다. 탄탈륨 산화물 층의 두께는 약 300 Å 내지 약 800 Å의 범위 내일 수 있다. 성막 공정은 CVD, PECVD, ALD 등을 포함할 수 있다. 트렌치의 폭에 따라, 트렌치(66)는 이 시점에서 완전히 충전되거나 부분적으로 충전될 수 있으며, 도 9의 유전체 층(72)과 같은 후속적으로 성막된 층에 의해 추가로 충전될 것이다.
도 9는 유전체 층(72)의 형성을 도시한다. 각각의 공정은 도 21에 도시된 공정 흐름에서 공정(218)로서 예시된다. 본 개시의 일부 실시예에 따르면, 유전체 층(72)은 실리콘 산화물 또는 유사한 투면 재료로 형성된다. 유전체 층(72)의 두께는 약 1,000 Å 내지 약 2,000 Å의 범위 내일 수 있다. 성막 공정은 CVD, PECVD, ALD 등을 포함할 수 있다.
도 10은 본 개시의 일부 실시예에 따른 금속 그리드(76), 금속 그라운딩 구조물(78), 유전체 층(74) 및 트렌치(80)의 형성을 예시한다. 형성 공정은 반도체 기판(24)이 노출되도록 하나 이상의 개구부를 형성하기 위해 유전체 층(72, 68 및 64)을 에칭하는 단계를 포함할 수 있다. 개구부(들)는 또한 반도체 기판(24) 내로 연장될 수 있다. 다음에, 금속 재료가 성막된다. 본 개시의 일부 실시예에 따르면, 금속 재료는 접착 층(73) 및 접착 층(73) 상의 금속 재료(75)를 포함한다. 접착 층(73)은 티타늄 층, 티타늄 질화물 층, 또는 티타늄 층 및 티타늄 층 위의 티타늄 질화물 층을 포함하는 복합 층을 포함할 수 있다. 접착층(73)은 약 400 Å 내지 약 600 Å 범위 내의 두께를 가질 수 있다. 금속 재료(75)는 텅스텐, 크롬 등을 포함할 수 있고, 약 1.5 kÅ 내지 약 2.5 kÅ 범위 내의 두께를 가질 수 있다.
성막 후에, 에칭을 통해 패터닝 공정이 수행되고, 금속 재료(75) 및 접착층(73)은 금속 그리드(76) 및 그라운딩 구조물(78)로서 패터닝된다. 각각의 공정은도 21에 도시된 공정 흐름에서 공정(221)로서 예시된다. 금속 그리드(76)의 상부에서 볼 때, 금속 그리드(76)는 제 1 방향으로 연장되는 제 1 복수의 스트립 및 제 1 방향에 직교하는 제 2 방향으로 연장되는 제 2 복수의 스트립을 포함하고, 여기서 제 2 복수의 스트립은 제 1 복수의 스트립에 접속된다. 금속 그리드(76) 내의 그리드 개구부는 DTI 영역(62) 및 STI 그리드(32A)의 그리드 개구부와 더 중첩되어, 광이 아래 놓인 포토 다이오드(26)에 도달하도록 개구부를 통과하고 개구부 내에 제한될 수 있도록 한다. 그라운딩 구조물(78)은 유전체 층(72, 68 및 64)에서 개구부 로 연장되어 반도체 기판(24)에 물리적 및 전기적으로 접촉한다.
금속 그리드(76) 및 그라운딩 구조물(78)의 형성 후에, 유전체 층(74)이 증착된다. 각각의 공정은 도 21에 도시된 공정 흐름에서 공정(223)로서 예시된다. 본 개시의 일부 실시예에 따르면, 유전체 층(74)은 실리콘 산화물 또는 유사한 투명한 재료로 형성된다. 유전체 층(74)의 두께는 약 4,000 Å 내지 약 6,000 Å의 범위 내일 수 있다. 유전체 층(74)은 그 상단 표면이 평탄하도록 CMP 공정 또는 기계적 연마 공정에서 평탄화될 수 있다.
다음으로, 도 10에 또한 도시된 바와 같이, 트렌치(80)가 형성된다. 각각의 공정은 도 21에 도시된 공정 흐름에서 공정(225)로서 예시된다. 형성은 건식 에칭 공정을 사용하여 수행될 수 있다. 트렌치(80)는 도 19에 예로서 도시된 패턴을 포함할 수 있는 임의의 구별 가능한 패턴을 채택할 수 있다. 트렌치(80)의 깊이(D3)는 약 2,000 Å 내지 약 3,000 Å의 범위 내일 수 있다. 트렌치(80)의 깊이(D3)는, 고-k 유전체 층을 노출 및 열화시킬 수 있기 때문에, 트렌치(80)가 고-k 유전체 층에 바람직하지 않게 도달하게 하도록 유전체 층(74)이 관통하여 에칭되지 않도록 제어된다. 트렌치(66)의 위치는 정렬 마크로서 정렬 마크(60) 또는 정렬 마크(70)를 사용하여 결정된다. 반도체 기판(24)이 두껍기 때문에, 트렌치(80)를 정렬하기 위해 정렬 마크(32C)를 채택하는 것이 어려울 수 있다. 트렌치(80)는 정렬 마크(32C)에 수직으로 정렬될 수 있거나, 정렬 마크(32C)로부터 수평으로 오프셋될 수 있다. 트렌치(80)는 후속 공정에서 부분적으로 또는 완전히 충전될 수 있고, 대응하는 충전은 또한 정렬 마크(80)로 지칭된다.
도 11은 반도체 기판(24)의 후면 상에 형성된 유전체 층을 에칭한 후 반도체 기판(24)을 에칭함으로써 형성되는 개구부(82)의 형성을 예시한다. 각각의 공정은 도 21에 도시된 공정 흐름에서 공정(227)로서 예시되어있다. 에칭은 STI 패드(32B)에서 정지되는 반면, 개구부(82)가 STI 패드(32B) 내로 부분적으로 연장되도록 일부 오버 에칭이 발생할 수 있다. 에칭은 STI 패드(32B)가 관통하여 에칭되지 않도록 제어된다. 개구부(82)의 형성은 그 위치를 결정하기 위해 정렬 마크(80), 정렬 마크(70) 또는 정렬 마크(60)를 사용하여 수행될 수 있다.
다음으로, 도 12에 도시된 바와 같이, 유전체 층(84)은 블랭킷 층으로서 형성되는데, 이는 개구부(82) 내 연장되는 일부 부분 및 유전체 층(74)과 중첩되는 다른 부분을 포함한다. 각각의 공정은 도 21에 도시된 공정 흐름에서 공정(228)로서 예시되어 있다. 본 개시의 일부 실시예에 따르면, 유전체 층(84)은 실리콘 산화물로 형성되며, 이는 PECVD 또는 다른 적용가능한 방법을 통해 형성될 수 있다. 유전체 층(84)의 두께는 약 1,500 Å 내지 약 2,500 Å의 범위 내일 수 있다. 유전체 층(84)은 때때로 패시베이션 층으로 지칭된다.
도 13은 ILD(33) 및 CESL(29) 및 가능하게는 상호접속 구조물(44) 내의 유전체 층(46)을 에칭함으로써 개구부(82)의 하단에서 개구부(들)(86)의 형성을 도시한다. 각각의 공정은 도 21에 도시된 공정 흐름에서 공정(230)으로서 예시된다. 따라서, 상호접속 구조물(44) 내의 금속 패드(48A)가 노출된다. 개구부(86)의 형성은 그 위치를 결정하기 위해 정렬 마크(80), 정렬 마크(70) 또는 정렬 마크(60)를 사용하여 수행될 수 있다.
도 14는 금속 층(88)의 성막을 예시한다. 각각의 공정은 도 21에 도시된 공정 흐름에서 공정(232)로서 도시된다. 본 개시의 일부 실시예에 따르면, 금속 층(88)은 구리, AlCu 등으로 형성되거나 이들을 포함한다. 금속 층(88)의 두께는 약 1 μm 내지 약 1.5 μm의 범위 내일 수 있다. 형성 방법은 예를 들어 PVD, CVD 또는 유사한 방법을 포함할 수 있다.
다음으로, 도 15에 도시된 바와 같이, 금속 층(88)은 개구부(82)에 적어도 일부를 포함하는 금속 패드(90)를 형성하도록 패터닝된다. 각각의 공정은 도 21에 도시된 공정 흐름에서 공정(234)로서 예시되어 있다. 금속 층(88)의 패터닝은 그 위치를 결정하기 위해 정렬 마크(80), 정렬 마크(70) 또는 정렬 마크(60)를 사용하여 수행될 수 있다.
후속 공정에서, 도 16에 도시된 바와 같이, 컬러 필터(94)와 같은 추가 컴포넌트가 형성된다. 마이크로 렌즈(96)가 형성된다. 각각의 이미지 센서(26)는 컬러 필터(94) 중 하나 및 마이크로 렌즈(96) 중 하나에 정렬된다. 컬러 필터(94) 및 마이크로 렌즈(96)의 형성은 정렬 마크(60, 70 또는 80)에 정렬될 수 있다. 따라서, 이미지 센서 칩(22)(및 대응하는 웨이퍼(20))가 형성된다. 예를 들어, 컨포멀 실리콘 산화물 층을 성막함으로써 마이크로 렌즈(96) 상에 보호 층(도시되지 않음)이 형성될 수 있다. 후속 공정에서, 이미지 센서 웨이퍼(20) 및 웨이퍼(120)는 이미지 센서 칩(22) 및 디바이스 칩(222)으로 쏘잉된다. 이미지 센서 칩(22) 및 그 본딩 디바이스 칩(222)은 총괄적으로 패키지(300)로 지칭된다. 정렬 마크(60, 70 및/또는 80)가 형성되는 곳에 따라, 정렬 마크(60, 70 및/또는 80)는 이미지 센서 칩들(22) 내에 남겨지거나 제거될 수 있다(예를 들어, 정렬 마크가 스크라이브 라인 영역(114) 내에 형성된 경우(도 18)). 패키지(300)가 패키징될 때, 본드 와이어(93)가 본드 볼(92)에 부착된 상태에서 금속 본드(90) 상에 본드 볼(92)을 형성하기 위해 와이어 본딩 공정이 수행될 수 있다.
상술된 공정은 후면 구조물의 형성에서 상이한 단계로 형성된 일부 예로서 후면 정렬 마크(60, 70 및 80)의 형성을 예시한다. 다른 실시예에 따르면, 후면 정렬 마크는, 유전체 층(68 및/또는 72)의 형성 이후와 같은 임의의 다른 단계에서 형성될 수 있다. 본 개시의 일부 실시예에 따르면, 정렬 마크(60, 70 및 80) 중 임의의 1개, 2개 또는 3개 모두가 임의의 조합으로 형성되고, 후면 정렬 마크(60, 70, 80) 중 제 1 정렬 마크가 형성될 때, 전면 정렬 마크(32C)가 이미지 센서 칩(22)의 후면으로부터 여전히 명확하게 보이도록 제공된다. 이후 형성된 정렬 마크(60, 70 및 80)는 정렬 마크로서 이전에 형성된 정렬 마크(60, 70 및 80)를 사용하여 형성될 수도 있거나 아닐 수도 있다.
상술된 예에서, 정렬 마크는 바로 위에 놓인 층의 단일 재료로 충전된 것으로 예시된다. 정렬 마크를 형성하기 위한 트렌치의 깊이 및 폭에 따라, 트렌치는 하나의 후속적으로 성막된 층에 의해 충전되거나 완전히 충전되지 않을 수 있다는 것이 이해된다. 그들이 완전히 충전되지 않으면, 이후에 성막되는 재료로 충전될 것이다.
도 20은 정렬 마크가 형성되는 시점의 예시적인 실시예, 및 정렬을 위해 상술 형태의 정렬 마크를 사용할 수 있는 피처의 예시적인 형성 공정을 예시한다. 수평 직선은 공정 및 피처를 나타내고, 더 낮은 위치에서의 공정 및 피처는 상부 위치에서 나타낸 공정 및 피처보다 먼저 수행/형성된다. 문자 "A"로 표시된 크로스는 개구부(86)를 형성하기 위한 단계에서, 아래 놓인 유전체 층 및 반도체 기판(24)의 조합이 정렬 마크(32C)에 정렬하기에는 너무 큰 총 두께를 가질 수 있음을 나타낸다. 문자 "B"로 표시된 크로스는 개구부(86)를 형성하기 위한 단계에서, 아래 놓인 유전체 층 및 반도체 기판의 조합이 정렬 마크(60 및 70)에 정렬하기에는 너무 큰 총 두께를 가질 수 있음을 나타낸다. 따라서, 정렬 마크(60, 70 및/또는 80)는 후면 피처가 전면 정렬 마크들에 추가 정렬되는, 이전에 형성된 후면 정렬 마크에 정렬될 수 있도록 추가적인 정렬을 제공하도록 형성된다. 크로스 없는 화살표는 가능한 정렬 동작을 나타내며, 여기서 화살표의 시작점은 취해지는 동작 또는 형성되는 피처를 나타내고, 종료점은 사용되는 정렬 마크를 나타낸다. 도 20에 도시된 바와 같이, 더 많은 후면 피처의 형성에 따라 증가된 두께로 인해, 정렬은 이전에 형성된 후면 정렬 마크보다는 나중에 형성된 후면 정렬 마크를 사용하여 이루어질 필요가 있을 수 있다. 예를 들어, 금속 패드(90)의 형성은 정렬 마크(80)를 사용하여 수행될 필요가 있지만, 정렬 마크(60 및/또는 70)는 사용가능하거나 사용 가능지 않을 수 있다.
예시된 바와 같은 논의된 실시예에서, 후면 정렬 마크는 전면 정렬 마크에 정렬함으로써 형성된다. 다른 실시예들에 따르면, 후면 피처가 먼저 형성되고, 그 후 전면 피처가 형성될 수 있고, 전면 정렬 마크는 후면 정렬 마크에 정렬함으로써 형성될 수 있다.
본 개시의 일부 실시예들에 따르면, 도 20에 도시된 바와 같이, 정렬 마크(80)는 정렬 마크(70 또는 60)에 정렬함으로써 형성될 수 있다. 금속 그리드(76)는 정렬 마크(70 또는 60)에 정렬함으로써 형성될 수 있고, DTI 영역(62)은 정렬 마크(60) 또는 정렬 마크(32C)에 정렬함으로써 형성될 수 있다. BSHA 영역(58)은 정렬 마크(32C)에 정렬함으로써 형성될 수 있다.
본 개시의 실시예는 일부 유리한 피처를 가진다. 이미지 센서에 의해 광을 수집하는 효율을 향상시키기 위해, 이미지 센서의 반도체 기판은 후면 연삭 공정 후에 두껍게(예를 들어, 약 6 ㎛보다 두껍게) 남겨 둘 수 있다. 이는 후면 피처를 전면 정렬 마크에 정렬할 때 정렬 문제를 발생한다. 본 발명의 일부 실시예에 따르면, BSI 이미지 센서 칩의 후면에 정렬 마크를 형성함으로써, 더 나은 정렬이 달성될 수 있다. 또한, BSI 이미지 센서 칩의 후면 상에 더 많은 정렬 마크가 형성될 수 있어, BSI 이미지 센서 칩의 후면 구조의 형성이 진행됨에 따라 정렬이 잘 수행될 수 있다.
본 개시의 일부 실시예에 따르면, 방법은 반도체 기판 내에 이미지 센서를 형성하는 단계 - 제 1 정렬 마크는 반도체 기판의 전면에 근접하여 형성됨 - ; 후면 연마 공정을 수행하여 반도체 기판을 박막화하는 단계; 반도체 기판의 후면 상에 제 2 정렬 마크를 형성하는 단계; 및 반도체 기판의 후면 상에 피처를 형성하는 단계 - 피처는 정렬을 위해 상기 제 2 정렬 마크를 사용하여 형성됨 - 를 포함한다. 일 실시예에서, 제 2 정렬 마크를 형성하는 단계는 반도체 기판을 에칭하여 반도체 기판의 후면으로부터 반도체 기판 내로 연장되는 트렌치를 형성하는 단계를 포함한다. 일 실시예에서, 제 2 정렬 마크를 형성하는 단계는, 트렌치를 충전하도록 유전체 층을 성막하는 단계를 포함한다. 일 실시예에서, 방법은 반도체 기판이 에칭되기 전에, 반도체 기판의 후방 표면과 접촉하는 추가의 유전체 층을 성막하는 단계를 더 포함하고, 트렌치는 추가의 유전체 층을 관통한다. 일 실시예에서, 반도체 기판의 후방 표면으로부터 상기 반도체 기판 내로 연장되는 딥 트렌치 격리 영역(deep trench isolation region)을 형성하는 단계를 더 포함하고, 제 2 정렬 마크는 딥 트렌치 격리 영역이 형성되기 전에 형성된다. 일 실시예에서, 방법은 반도체 기판의 후면 상에 금속 그리드를 형성하는 단계; 및 금속 그리드 상에 유전체 층을 성막하는 단계를 더 포함하고, 제 2 정렬 마크를 형성하는 단계는 트렌치를 형성하도록 유전체 층을 에칭하는 단계를 포함한다. 일 실시예에서, 트렌치는 유전체 층의 두께보다 작은 깊이를 가진다. 일부 실시예에서, 피처를 형성하는 단계는, 반도체 기판을 관통하는 관통 개구부를 형성하도록 반도체 기판을 에칭하는 단계; 및 관통 개구부 내로 연장되는 본드 패드를 형성하는 단계를 포함하고, 본드 패드는 반도체 기판의 전면 상의 금속 피처에 전기적으로 접속된다.
본 개시의 일부 실시예에 따르면, 구조물은 반도체 기판을 포함하는 BSI 이미지 센서 칩; 반도체 기판 내의 이미지 센서; 반도체 기판의 전면으로부터 반도체 기판 내로 연장되는 제 1 정렬 마크; 및 반도체 기판의 후면 상의 제 2 정렬 마크를 포함한다. 일 실시예에서, 제 1 정렬 마크는 쉘로우 트렌치 격리 영역으로 형성된다. 일 실시예에서, 제 2 정렬 마크는 유전체 영역으로 형성되고, 유전체 영역은 반도체 기판의 후면으로부터 반도체 기판으로 연장된다. 일 실시예에서, 제 2 정렬 마크 전체가 반도체 기판 내에 있다. 일 실시예에서, 반도체 기판의 후방 표면과 접촉하는 유전체 층을 더 포함하고, 제 2 정렬 마크는 유전체 층을 관통한다. 일 실시예에서, 구조물은 반도체 기판의 후면 상에 금속 그리드; 금속 그리드 상에 있고 금속 그리드 내의 공간을 충전하는 유전체 층; 및 유전체 층 내로 연장되는 제 3 정렬 마크를 더 포함한다. 일 실시예에서, 구조물은 BSI 이미지 센서 칩의 전면에 본딩된 디바이스 다이를 더 포함한다.
본 개시의 일부 실시예에 따르면, 구조물은 반도체 기판을 포함하는 BSI 이미지 센서 칩; 반도체 기판 내의 이미지 센서; 반도체 기판의 전방 표면으로부터 반도체 기판 내로 연장되는 제 1 정렬 마크 - 제 1 정렬 마크는 쉘로우 트렌치 격리 영역의 패턴을 포함함 - ; 및 반도체 기판의 후방 표면으로부터 상기 반도체 기판 내로 연장되는 제 2 정렬 마크 - 제 2 정렬 마크의 적어도 일부는 상기 반도체 기판 내에 있음 - 를 포함한다. 일 실시예에서, 제 2 정렬 마크의 전체가 반도체 기판 내에 있다. 일 실시예에서, 제 2 정렬 마크는 반도체 기판 내의 제 1 부분; 및 반도체 기판 외측의 제 2 부분을 포함한다. 일 실시예에서, 제 2 정렬 마크는 유전체 재료로 형성된다. 일 실시예에서, 구조물은 반도체 기판의 후면 상에 금속 그리드; 금속 그리드 상에 있고 금속 그리드 내의 공간들을 충전하는 유전체 층; 및 상기 유전체 층 내로 연장되는 제 3 정렬 마크를 더 포함한다.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점을 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
1. 방법에 있어서,
반도체 기판 내에 이미지 센서를 형성하는 단계 - 제 1 정렬 마크가 상기 반도체 기판의 전면(front side)에 근접하여 형성됨 - ;
후면(backside) 연마 공정을 수행하여 반도체 기판을 박막화하는 단계;
상기 반도체 기판의 후면 상에 제 2 정렬 마크를 형성하는 단계; 및
상기 반도체 기판의 후면 상에 피처(feature)를 형성하는 단계 - 상기 피처는 정렬을 위해 상기 제 2 정렬 마크를 사용하여 형성됨 -
를 포함하는, 방법.
2. 제 1 항에 있어서,
상기 제 2 정렬 마크를 형성하는 단계는, 상기 반도체 기판을 에칭하여 상기 반도체 기판의 후면으로부터 상기 반도체 기판 내로 연장되는 트렌치를 형성하는 단계를 포함하는 것인, 방법.
3. 제 2 항에 있어서,
상기 제 2 정렬 마크를 형성하는 단계는, 트렌치를 충전하도록 유전체 층을 성막하는 단계를 포함하는 것인, 방법.
4. 제 2 항에 있어서,
상기 반도체 기판이 에칭되기 전에, 상기 반도체 기판의 후방 표면과 접촉하는 추가의 유전체 층을 성막하는 단계
를 더 포함하고,
상기 트렌치는 상기 추가의 유전체 층을 관통하는 것인, 방법.
5. 제 1 항에 있어서,
상기 반도체 기판의 후방 표면으로부터 상기 반도체 기판 내로 연장되는 딥 트렌치 격리 영역(deep trench isolation region)을 형성하는 단계
를 더 포함하고,
상기 제 2 정렬 마크는 상기 딥 트렌치 격리 영역이 형성되기 전에 형성되는 것인, 방법.
6. 제 1 항에 있어서,
상기 반도체 기판의 후면 상에 금속 그리드를 형성하는 단계; 및
상기 금속 그리드 상에 유전체 층을 성막하는 단계
를 더 포함하고,
상기 제 2 정렬 마크를 형성하는 단계는, 트렌치를 형성하도록 상기 유전체 층을 에칭하는 단계를 포함하는 것인, 방법.
7. 제 6 항에 있어서,
상기 트렌치는 상기 유전체 층의 두께보다 작은 깊이를 가지는 것인, 방법.
8 제 1 항에 있어서,
상기 피처를 형성하는 단계는,
상기 반도체 기판을 관통하는 관통 개구부를 형성하도록 상기 반도체 기판을 에칭하는 단계; 및
상기 관통 개구부 내로 연장되는 본드 패드를 형성하는 단계 - 상기 본드 패드는 상기 반도체 기판의 전면 상의 금속 피처에 전기적으로 접속됨 - 를 포함하는 것인, 방법.
9. 방법에 있어서,
반도체 기판 내에 쉘로우 트렌치 격리(Shallow Trench Isolation; STI) 영역을 형성하는 단계 - 상기 STI 영역은 제 1 정렬 마크를 포함함 - ;
상기 반도체 기판 내에 이미지 센서를 형성하는 단계;
상기 반도체 기판의 후면으로부터 후면 연마 공정을 수행하는 단계;
상기 반도체 기판 내에 제 2 정렬 마크를 형성하는 단계 - 상기 제 2 정렬 마크는 정렬을 위해 상기 제 1 정렬 마크를 사용하여 형성됨 - ; 및
상기 반도체 기판의 후면 상에 컬러 필터를 형성하는 단계
를 포함하는, 방법.
10. 제 9 항에 있어서,
상기 컬러 필터는 정렬을 위해 상기 제 2 정렬 마크를 사용하여 형성되는 것인, 방법.
11. 제 9 항에 있어서,
상기 반도체 기판의 후면 상에 유전체 층을 형성하는 단계; 및
상기 유전체 층 및 상기 반도체 기판 내로 연장되는 제 3 정렬 마크를 형성하는 단계
를 더 포함하고,
상기 컬러 필터를 형성하는 것은 정렬을 위해 상기 제 3 정렬 마크를 사용하여 수행되는 것인, 방법.
12. 제 9 항에 있어서,
상기 반도체 기판의 후면 상에 복수의 투명층을 형성하는 단계
를 더 포함하고,
상기 컬러 필터는 상기 복수의 투명층 위에 형성되는 것인, 방법.
13. 제 9 항에 있어서,
상기 컬러 필터 상에 마이크로 렌즈를 형성하는 단계
를 더 포함하고,
상기 마이크로 렌즈는 정렬을 위해 상기 제 2 정렬 마크를 사용하여 형성되는 것인, 방법.
14. 제 9 항에 있어서,
정렬을 위해 상기 제 2 정렬 마크를 사용하여 상기 반도체 기판의 후면으로부터 상기 반도체 기판을 에칭하는 단계
를 더 포함하고,
상기 반도체 기판을 에칭한 후에, 상기 STI 영역 내의 STI 패드가 노출되는 것인, 방법.
15. 제 14 항에 있어서,
상기 STI 패드를 에칭하여 상기 STI 패드를 통해 연장되는 개구부를 형성하는 단계
를 더 포함하고,
상기 개구부는 정렬을 위해 상기 제 2 정렬 마크를 사용하여 형성되는 것인, 방법.
16. 방법에 있어서,
반도체 기판 내에 복수의 쉘로우 트렌치 격리(Shallow Trench Isolation; STI) 영역을 형성하는 단계 - 상기 STI 영역은,
STI 그리드;
STI 패드; 및
제 1 정렬 마크를 포함함 - ;
상기 STI 그리드 내에 이미지 센서를 형성하는 단계; 및
상기 반도체 기판의 후면으로부터 제 2 정렬 마크를 형성하는 단계
를 포함하고,
상기 제 2 정렬 마크는 상기 제 1 정렬 마크에 정렬함으로써 형성되는 것인, 방법.
17. 제 16 항에 있어서,
상기 반도체 기판에 딥 트렌치 격리 그리드를 형성하는 단계
를 더 포함하고,
상기 딥 트렌치 격리 그리드는 상기 STI 그리드에 수직으로 정렬되고, 상기 딥 트렌치 격리 그리드는 정렬을 위해 상기 제 1 정렬 마크를 사용하여 형성되는 것인, 방법.
18. 제 16 항에 있어서,
상기 반도체 기판에 딥 트렌치 격리 그리드를 형성하는 단계
를 더 포함하고,
상기 딥 트렌치 격리 그리드는 상기 STI 그리드에 수직으로 정렬되고, 상기 딥 트렌치 격리 그리드는 정렬을 위해 상기 제 2 정렬 마크를 사용하여 형성되는 것인, 방법.
19. 제 16 항에 있어서,
상기 반도체 기판의 후면 상에 컬러 필터를 형성하는 단계
를 더 포함하고,
상기 컬러 필터는 정렬을 위해 상기 제 2 정렬 마크를 사용하여 형성되는 것인, 방법.
20. 제 16 항에 있어서,
상기 제 2 정렬 마크는 상기 반도체 기판 내로 연장되어 형성되는 것인, 방법.

Claims (10)

  1. 방법에 있어서,
    반도체 기판 내에 이미지 센서를 형성하는 단계 - 제 1 정렬 마크가 상기 반도체 기판의 전면(front side)에 근접하여 형성됨 - ;
    후면(backside) 연마 공정을 수행하여 반도체 기판을 박막화하는 단계;
    상기 반도체 기판의 후면 상에 제 2 정렬 마크를 형성하는 단계;
    상기 제 2 정렬 마크가 형성된 이후에, 상기 반도체 기판의 후방 표면으로부터 상기 반도체 기판 내로 연장되는 딥 트렌치 격리 영역(deep trench isolation region)을 형성하는 단계; 및
    상기 반도체 기판의 후면 상에 피처(feature)를 형성하는 단계 - 상기 피처는 정렬을 위해 상기 제 2 정렬 마크를 사용하여 형성됨 -
    를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 제 2 정렬 마크를 형성하는 단계는, 상기 반도체 기판을 에칭하여 상기 반도체 기판의 후면으로부터 상기 반도체 기판 내로 연장되는 트렌치를 형성하는 단계를 포함하는 것인, 방법.
  3. 제 2 항에 있어서,
    상기 제 2 정렬 마크를 형성하는 단계는, 트렌치를 충전하도록 유전체 층을 성막하는 단계를 포함하는 것인, 방법.
  4. 제 2 항에 있어서,
    상기 반도체 기판이 에칭되기 전에, 상기 반도체 기판의 상기 후방 표면과 접촉하는 추가의 유전체 층을 성막하는 단계
    를 더 포함하고,
    상기 트렌치는 상기 추가의 유전체 층을 관통하는 것인, 방법.
  5. 제 1 항에 있어서,
    상기 딥 트렌치 격리 영역이 형성된 이후에, 상기 반도체 기판의 후면으로부터 상기 반도체 기판 내로 연장되는 제 3 정렬 마크를 형성하는 단계
    를 더 포함하는 것인, 방법.
  6. 제 1 항에 있어서,
    상기 반도체 기판의 후면 상에 금속 그리드를 형성하는 단계;
    상기 금속 그리드 상에 유전체 층을 성막하는 단계; 및
    제 3 정렬 마크를 형성하는 단계
    를 더 포함하고,
    상기 제 3 정렬 마크를 형성하는 단계는, 트렌치를 형성하도록 상기 유전체 층을 에칭하는 단계를 포함하는 것인, 방법.
  7. 제 6 항에 있어서,
    상기 트렌치는 상기 유전체 층의 두께보다 작은 깊이를 가지는 것인, 방법.
  8. 제 1 항에 있어서,
    상기 피처를 형성하는 단계는,
    상기 반도체 기판을 관통하는 관통 개구부를 형성하도록 상기 반도체 기판을 에칭하는 단계; 및
    상기 관통 개구부 내로 연장되는 본드 패드를 형성하는 단계 - 상기 본드 패드는 상기 반도체 기판의 전면 상의 금속 피처에 전기적으로 접속됨 - 를 포함하는 것인, 방법.
  9. 방법에 있어서,
    반도체 기판 내에 쉘로우 트렌치 격리(Shallow Trench Isolation; STI) 영역을 형성하는 단계 - 상기 STI 영역은 제 1 정렬 마크를 포함함 - ;
    상기 반도체 기판 내에 이미지 센서를 형성하는 단계;
    상기 반도체 기판의 후면으로부터 후면 연마 공정을 수행하는 단계;
    상기 반도체 기판 내에 제 2 정렬 마크를 형성하는 단계 - 상기 제 2 정렬 마크는 정렬을 위해 상기 제 1 정렬 마크를 사용하여 형성됨 - ;
    정렬을 위해 상기 제 2 정렬 마크를 사용하여 상기 반도체 기판의 후면으로부터 상기 반도체 기판을 에칭하는 단계; 및
    상기 반도체 기판의 후면 상에 컬러 필터를 형성하는 단계
    를 포함하는, 방법.
  10. 방법에 있어서,
    반도체 기판 내에 복수의 쉘로우 트렌치 격리(Shallow Trench Isolation; STI) 영역을 형성하는 단계 - 상기 STI 영역은,
    STI 그리드;
    STI 패드; 및
    제 1 정렬 마크를 포함함 - ;
    상기 STI 그리드 내에 이미지 센서를 형성하는 단계;
    상기 반도체 기판의 후면으로부터 제 2 정렬 마크를 형성하는 단계 - 상기 제 2 정렬 마크는 상기 제 1 정렬 마크에 정렬함으로써 형성됨 - ; 및
    상기 반도체 기판 내에 딥 트렌치 격리 그리드(deep trench isolation grid)를 형성하는 단계
    를 포함하고,
    상기 딥 트렌치 격리 그리드는 상기 STI 그리드에 수직으로 정렬되고, 상기 딥 트렌치 격리 그리드는 정렬을 위해 상기 제 2 정렬 마크를 사용하여 형성되는 것인, 방법.
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