DE102020112378A1 - Bsi-chip mit einer rückseitenausrichtmarke - Google Patents

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Chih Wei Sung
Chung-Bin Tseng
Keng-Ying Liao
Yen-Jou Wu
Po-Zen Chen
Su-Yu Yeh
Ching-Chung Su
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Verfahren umfasst ein Ausbilden von Bildsensoren in einem Halbleitersubstrat. Eine erste Ausrichtmarke wird nah einer Vorderseite des Halbleitersubstrats ausgebildet. Das Verfahren umfasst ferner: Durchführen eines Rückseitenpolierprozesses, um das Halbleitersubstrat zu dünnen, Ausbilden einer zweiten Ausrichtmarke auf der Rückseite des Halbleitersubstrats, und Ausbilden eines Merkmals auf der Rückseite des Halbleitersubstrats. Das Merkmal wird unter Verwendung der zweiten Ausrichtmarke zur Ausrichtung ausgebildet.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 62/881,000 , die am 31. Juli 2019 eingereicht wurde und den Titel „ACIS BSI Chip with Backside Alignment Mark“ trägt, wobei die Anmeldung hier durch Rückbezug aufgenommen ist.
  • STAND DER TECHNIK
  • Halbleiterbildsensoren werden zum Abtasten von Licht betrieben. Typischerweise weisen die Halbleiterbildsensoren komplementäre Metall-Oxid-Halbleiter-Bildsensoren (CMOS-Bildsensoren, CIS) und CCD-Sensoren (Charge-Coupled Device, ladungsgekoppelte Vorrichtung), die in verschiedenen Anwendungen, wie z.B. einer Digitalbildkamera- (Digital Still Camera, DSC), einer Mobiltelefonkamera-, einer Digitalvideo- (DV) und einer DVR-Anwendung (Digital Video Recorder), weit verbreitet sind. Diese Halbleiterbildsensoren verwenden ein Array von Bildsensorelementen, wobei jedes Bildsensorelement eine Fotodiode und andere Elemente aufweist, um Licht zu absorbieren und das abgetastete Licht in digitale Daten oder elektrische Signale umzuwandeln.
  • Vorderseitenbelichtungs-CMOS-Bildsensoren (FSI-CMOS-Bildsensoren) und Rückseitenbelichtungs-CMOS-Bildsensoren (BSI-CMOS-Bildsensoren) stellen zwei Typen von CMOS-Bildsensoren dar. Die FSI-CMOS-Bildsensoren sind betriebsfähig, um von ihrer Vorderseite projiziertes Licht zu detektieren, während die BSI-CMOS-Bildsensoren betriebsfähig sind, um von ihrer Rückseite projiziertes Licht zu detektieren. Wenn Licht in die FSI-CMOS-Bildsensoren oder die BSI-CMOS-Bildsensoren projiziert wird, werden Fotoelektronen erzeugt und dann durch Lichtabtastvorrichtungen in den Pixeln der Bildsensoren abgetastet. Je mehr Fotoelektronen erzeugt werden, eine desto bessere Quanteneffizienz (QE) weisen die Bildsensoren auf, weswegen die Bildqualität der CMOS-Bildsensoren verbessert wird.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein
    • 1 bis 16 stellen die Querschnittsansichten von Zwischenstufen im Ausbilden eines Bildsensorchips gemäß einigen Ausführungsformen dar.
    • 17 zeigt das Schaltungsdiagramm eines Pixels eines Bildsensors gemäß einigen Ausführungsformen.
    • 18 zeigt eine Draufsicht auf die Zoneneinteilung eines Bildsensorchips gemäß einigen Ausführungsformen.
    • 19 zeigt ein Beispiel für eine Ausrichtmarke gemäß einigen Ausführungsformen.
    • 20 zeigt Ausrichtmarken und die Prozesse, die die Ausrichtmarken verwenden können, gemäß einigen Ausführungsformen.
    • 21 stellt einen Prozessablauf zum Ausbilden eines Bildsensorchips gemäß einigen Ausführungsformen dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese stellen selbstverständlich lediglich Beispiele dar und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „darunter liegend“, „unter“, „unterer“, „darüber liegend“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Ein Rückseitenbelichtungs-Bildsensorchip (BSI-Bildsensorchip) und das Verfahren zu dessen Ausbildung werden gemäß einigen Ausführungsformen der vorliegenden Offenbarung bereitgestellt. Die Zwischenstufen im Ausbilden des BSI-Bildsensorchips sind gemäß einigen Ausführungsformen der vorliegenden Offenbarung dargestellt. Einige Abwandlungen einiger Ausführungsformen werden besprochen. Ausführungsformen, die hier besprochen werden, sollen Beispiele bereitstellen, um ein Fertigen oder Verwenden des Gegenstands dieser Offenbarung zu ermöglichen, und ein Durchschnittsfachmann wird Modifikationen leicht verstehen, die vorgenommen werden können, während der betrachtete Umfang verschiedener Ausführungsformen erhalten bleibt. In den verschiedenen Ansichten und Ausführungsbeispielen werden gleiche Bezugszeichen verwendet, um auf gleiche Elemente zu verweisen. Obwohl Ausführungsformen von Verfahren derart besprochen werden können, dass sie in einer bestimmten Reihenfolge durchgeführt werden, können andere Ausführungsformen von Verfahren in einer beliebigen logischen Reihenfolge durchgeführt werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird eine Rückseitenausrichtmarke auf der Rückseite des BSI-Bildsensorchips ausgebildet und die Rückseitenausrichtmarke wird durch Ausrichten auf eine Vorderseitenausrichtmarke ausgebildet. Die Rückseitenausrichtmarke wird zu einem Zeitpunkt ausgebildet, zu dem es weiterhin möglich ist, die Vorderseitenausrichtmarke von der Rückseite zu sehen. Bei den Rückseitenprozessen zum Ausbilden des BSI-Bildsensorchips kann die Rückseitenausrichtmarke zur Ausrichtung verwendet werden.
  • 1 bis 16 zeigen die Querschnittsansichten von Zwischenstufen im Ausbilden einer Rückseitenausrichtmarke(n) gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die entsprechenden Prozesse sind auch schematisch in dem in 21 dargestellten Prozessablauf 200 wiedergegeben.
  • 1 zeigt das Ausbilden einer Anfangsstruktur eines Bildsensorchips 22, der ein Teil eines Wafers 20 sein kann, der mehrere Bildsensorchips 22 darin aufweist. Der Bildsensorchip 22 weist ein Halbleitersubstrat 24 auf. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist das Halbleitersubstrat 24 ein kristallines Siliziumsubstrat. Gemäß anderen Ausführungsformen der vorliegenden Offenbarung weist das Halbleitersubstrat 24 einen Elementhalbleiter, wie z.B. Germanium, einen Verbindungshalbleiter, der Siliziumkohlenstoff, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid aufweist, einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP aufweist, oder Kombinationen davon auf. Andere Substrate, wie z.B. mehrschichtige oder Gradientensubstrate, können ebenfalls verwendet werden. In der gesamten Beschreibung wird eine Hauptfläche 24A des Substrats 24 als eine Vorderfläche des Halbleitersubstrats 24 bezeichnet, und eine Hauptfläche 24B wird als eine Rückfläche des Halbleitersubstrats 24 bezeichnet. Die Flächen 24A und 24B können sich auf einer (100)- oder (001)-Flächenebene befinden.
  • Isolationsgebiete 32, die alternativ als STI-Gebiete 32 (flache Grabenisolation) bezeichnet werden, werden derart ausgebildet, dass sie sich in das Halbleitersubstrat 24 erstrecken, um Gebiete (wie z.B. aktive Gebiete) zu definieren. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weisen die STI-Gebiete 32 mehrere Abschnitte auf, die verschiedene Funktionen aufweisen. Zum Beispiel weisen die STI-Gebiete 32 ein STI-Gitter 32A, ein Landing-Pad 32B zum Ausbilden eines Metallpads und eine Vorderseitenausrichtmarke 32C auf. Das STI-Gitter 32A stellt ein Gitter zum Ausbilden eines Bildsensorarrays darin dar. Das Landing-Pad 32B kann ein Pad sein, das hinreichend groß ist, um ein Metallpad aufzunehmen, wie in anschließenden Abschnitten diskutiert sein wird. Die Vorderseitenausrichtmarke 32C kann strukturierte STI-Gebiete aufweisen, die eine eindeutige Struktur aufweisen, weswegen sie als eine Ausrichtmarke wirken. Die Ausrichtmarke 32C kann zu Ausrichtungszwecken beim Ausbilden von Vorderseitenstrukturen verwendet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann die Höhe H1 der Ausrichtmarke 32C im Bereich zwischen ungefähr 1.000 Ä und ungefähr 2.000 Ä liegen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Ausrichtmarke 32C in einem Metallpadgebiet 112 (18) ausgebildet. Gemäß anderen Ausführungsformen wird die Ausrichtmarke 32C in einem beliebigen anderen Gebiet ausgebildet, das ein Ritzrahmengebiet 114, ein Pixelgebiet 100 (wenn Abstände verfügbar sind), in dem Bildsensoren angeordnet sind, oder dergleichen aufweist. 19 zeigt ein Beispiel für eine Draufsicht auf eine Ausrichtmarke, die die Struktur aufweist, die durch die Ausrichtmarke 32C gemäß einigen Ausführungsformen der vorliegenden Offenbarung angenommen werden kann. Zum Beispiel können die Streifen und ein Kreuz STI-Gebiete oder die Abstände zwischen den STI-Gebieten sein. Die Ausrichtmarke 32C kann außerdem beliebige andere verwendbare Strukturen annehmen.
  • Unter Bezugnahme auf 1 werden Bildsensoren 26 derart ausgebildet, dass sie sich von der Vorderfläche 24A in das Halbleitersubstrat 24 erstrecken. Das Ausbilden der Bildsensoren 26 kann Implantationsprozesse umfassen. Die Bildsensoren 26 werden ausgelegt, um Lichtsignale (Photonen) in elektrische Signale umzuwandeln. Die Bildsensoren 26 können lichtempfindliche Metall-Oxid-Halbleiter-Transistoren (MOS-Transistoren), lichtempfindliche Dioden oder dergleichen sein. In der gesamten Beschreibung werden die Bildsensoren 26 alternativ als Fotodioden 26 bezeichnet, obwohl sie andere Typen von Bildsensoren sein können. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung bilden die Fotodioden 26 ein Bildsensorarray. Jede der Fotodioden 26 kann sich in einer Gittereinheit des durch die STI-Gebiete 32A ausgebildeten Gitters befinden.
  • 1 zeigt außerdem Pixeleinheiten 30, die mindestens einige Abschnitte in den durch das STI-Gitter 32A definierten aktiven Gebieten aufweisen. 17 zeigt ein Schaltungsdiagramm eines Beispiels einer Pixeleinheit 30. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist die Pixeleinheit 30 eine Fotodiode 26 auf, die eine Anode, welche mit der elektrischen Masse GND gekoppelt ist, und eine Kathode, welche mit einer Source eines Transfer-Gate-Transistors 34 gekoppelt ist, aufweist. Der Drain des Transfer-Gate-Transistors 34 kann mit einem Drain eines Rücksetz-Transistors 38 und einem Gate eines Sourcefolgers 42 gekoppelt sein. Der Rücksetz-Transistor 38 weist ein Gate auf, das mit einer Rücksetzleitung RST gekoppelt ist. Eine Source des Rücksetz-Transistors 38 kann mit einer Pixel-Versorgungsspannung VDD gekoppelt sein. Ein Floating-Diffusion-Kondensator 40 kann zwischen der Source/dem Drain des Transfer-Gate-Transistors 34 und dem Gate des Sourcefolgers 42 gekoppelt sein. Der Rücksetz-Transistor 38 wird verwendet, um die Spannung am Floating-Diffusion-Kondensator 40 auf VDD voreinzustellen. Ein Drain des Sourcefolgers 42 ist mit einer Versorgungsspannung VDD gekoppelt. Eine Source des Sourcefolgers 42 ist mit einem Zeilenselektor 43 gekoppelt. Der Sourcefolger 42 stellt einen hochohmigen Ausgang für die Pixeleinheit 30 bereit. Der Zeilenselektor 43 wirkt als der Auswahltransistor der jeweiligen Pixeleinheit 30, und das Gate des Zeilenselektors 43 ist mit der Auswahlleitung SEL gekoppelt.
  • Unter erneuter Bezugnahme auf 1 ist ein Transistor als ein Beispiel der Vorrichtungen (wie z.B. Transistoren 34, 38, 42 und 44 in 17) in der Pixeleinheit 30 dargestellt. Zum Beispiel ist der Transfer-Gate-Transistor 34 in 1 als ein Beispiel dargestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist jede der Fotodioden 26 mit einem ersten Source-/Draingebiet des Transfer-Gate-Transistors 34 elektrisch gekoppelt, der ein Gate 28 und ein Gatedielektrikum 31 aufweist. Das Gatedielektrikum 31 steht mit der Vorderfläche 24A des Substrats 24 in Kontakt. Das erste Source-/Draingebiet des Transfer-Gate-Transistors 34 kann durch entsprechende verbundene Fotodioden 26 gemeinsam genutzt werden. Der Floating-Diffusion-Kondensator 40 wird im Substrat 24 ausgebildet, indem zum Beispiel eine p-Verunreinigung und eine n-Verunreinigung ins Substrat 24 bis zu verschiedenen Tiefen implantiert werden, um einen p-n-Übergang auszubilden, der als der Floating-Diffusion-Kondensator 40 wirkt. Der Floating-Diffusion-Kondensator 40 kann in einem zweiten Source-/Draingebiet des Transfer-Gate-Transistors 34 ausgebildet werden und daher ist eine der Kondensatorplatten des Floating-Diffusion-Kondensators 40 mit dem zweiten Source-/Draingebiet des Transfer-Gate-Transistors 34 elektrisch gekoppelt. Die Fotodioden 26, die jeweiligen Transfer-Gate-Transistoren 34 und die Floating-Diffusion-Kondensatoren 40 im selben aktiven Gebiet bilden die Pixeleinheiten 30, wie ebenfalls in 1 gekennzeichnet.
  • 18 zeigt ein schematisches Zoneneinteilungsschema des BSI-Chips 22 gemäß einigen Ausführungsformen der vorliegenden Offenbarung, und 1 zeigt die Querschnittsansicht, die aus dem Referenzquerschnitt 1-1, wie in 18, erlangt wurde. Der BSI-Chip 22 kann ein Pixelgebiet 110 aufweisen, in dem die Pixeleinheiten (1) ausgebildet sind, wobei die Pixeleinheiten auch als ein Array ausgebildet werden. Ritzrahmengebiete 114 werden als ein Gitter im gesamten jeweiligen Wafer ausgebildet, um die BSI-Bildsensorchips 22 voneinander zu trennen. Das Metallpadgebiet 112 (das auch ein Umfangsgebiet darstellt) wird zwischen dem Ritzrahmengebiet 114 und dem Pixelgebiet 110 ausgebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann ein Umfangsgebiet 112 als ein Ring ausgebildet werden, der das Pixelgebiet 110 umgibt, wie in 18 dargestellt. Gemäß alternativen Ausführungsformen erstreckt sich, anstatt einen Ring auszubilden, das Umfangsgebiet 112 zu einer Seite, zwei Seiten oder drei Seiten des Pixelgebiets 110, jedoch nicht zu der (den) verbleibenden Seite(n).
  • Unter erneuter Bezugnahme auf 1 wird eine Kontakt-Ätzstoppschicht 29 auf dem Substrat 24 und Transistoren, wie z.B. den Transfer-Gate-Transistoren 34, ausgebildet. Die CESL 29 kann aus Siliziumoxid, Siliziumnitrid, Siliziumkohlenstoffnitrid oder dergleichen oder Mehrfachschichten davon ausgebildet werden. Die CESL 29 kann unter Verwendung eines konformen Abscheidungsverfahrens, wie zum Beispiel einer Atomlagenabscheidung (ALD) oder einer chemischen Gasphasenabscheidung (CVD), ausgebildet werden. Eine dielektrische Zwischenschicht (ILD) 33 wird über der CESL 29 ausgebildet. Die ILD 33 kann ein dielektrisches Material aufweisen, das zum Beispiel unter Verwendung einer fließfähigen chemischen Gasphasenabscheidung (FCVD), einer Spin-on-Beschichtung, einer CVD oder eines anderen Abscheidungsverfahrens ausgebildet wird. Die ILD 33 kann außerdem aus einem sauerstoffhaltigen dielektrischen Material, das ein Oxid, wie z.B. Siliziumoxid, Phosphorsilikatglas (PSG), Borsilikatglas (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG) oder dergleichen sein kann, ausgebildet werden.
  • Eine Vorderseiten-Interconnect-Struktur 44 wird über dem Halbleitersubstrat 24 ausgebildet. Die Vorderseiten-Interconnect-Struktur 44 wird verwendet, um die Vorrichtungen im Bildsensorchip 22 elektrisch miteinander zu verbinden, und mit anderen Package-Komponenten zu verbinden. Die Vorderseiten-Interconnect-Struktur 44 weist dielektrische Schichten 46 und Metallleitungen 48 und Durchkontaktierungen 50 in den dielektrischen Schichten 46 auf. In der gesamten Beschreibung werden die Metallleitungen 48 in einer selben dielektrischen Schicht 46 gemeinsam als Metallschicht bezeichnet. Die Vorderseiten-Interconnect-Struktur 44 kann mehrere Metallschichten aufweisen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weisen die dielektrischen Schichten 46 Low-k-Dielektrikumsschichten auf. Die Low-k-Dielektrikumsschichten weisen niedrige k-Werte auf, zum Beispiel niedriger als 3,8 und möglicherweise niedriger als ungefähr 3,0.
  • Eine Oberflächendielektrikumsschicht 52 wird auf einer oberen dielektrischen Schicht des Wafers 20 ausgebildet. Die Oberflächendielektrikumsschicht 52 kann aus einem Nicht-Low-k-Dielektrikumsmaterial ausgebildet werden, das k-Werte aufweist, die größer gleich ungefähr 3,8 sind. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Oberflächendielektrikumsschicht 52 aus Siliziumoxid ausgebildet oder weist dieses auf.
  • Bondpads 54 werden ferner an der Oberseite des Wafers 20 ausgebildet. Die Bondpads 54 können aus Kupfer ausgebildet werden oder dieses aufweisen. Die Bondpads 54 können außerdem Barriereschichten aufweisen, die das Kupfer umgeben. Die oberen Flächen der Bondpads 54 können komplanar mit der oberen Fläche der Oberflächendielektrikumsschicht 52 sein.
  • Als Nächstes wird unter Bezugnahme auf 2 der Wafer 20 an einen Wafer 120 gebondet. Der entsprechende Prozess ist als Prozess 202 in dem in 21 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Bonden mithilfe von Hybridbonden durchgeführt. Dementsprechend wird die Oberflächendielektrikumsschicht 52 im Wafer 20 an eine Oberflächendielektrikumsschicht 252 im Wafer 120 über Fusionsbonden gebondet, wobei sich zum Beispiel S-O-Si-Verbindungen bilden. Die Bondpads 54 des Wafers 20 werden auch an Metallpads 254 im Wafer 120 über ein direktes Metall-zu-Metall-Bonden gebildet.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist der Wafer 120 Chips 222 auf, die ferner Logikschaltungen 226 darin aufweisen. Die Logikschaltungen 226 können die Anwendungsschaltung aufweisen, die für das Verarbeiten und das Verwenden des vom BSI-Chip 22 erlangten elektrischen Signals verwendet wird. Zum Beispiel können die Logikschaltungen 226 eine oder mehrere Bildsignalverarbeitungsschaltungen (ISP-Schaltungen) aufweisen, die zur Verarbeitung der vom Bildsensorchip 22 erlangten bildbezogenen Signale verwendet werden. Die Bildsignalverarbeitungsschaltungen (ISP-Schaltungen) können Analog-Digital-Wandler (ADCs), CDS-Schaltungen (Correlated Double Sampling), Zeilendecoder und dergleichen aufweisen. Über die Bondpads 54 und 254 werden die Schaltungen im Wafer 120 mit den Bildsensorschaltungen im Wafer 20 elektrisch und signaltechnisch verbunden.
  • Unter weiterer Bezugnahme auf 2 wird ein Rückseitenschleifprozess durchgeführt, um die Rückseite 24B zurückzuschleifen, um das Halbleitersubstrat 24 zu dünnen. Der entsprechende Prozess ist als Prozess 204 in dem in 21 dargestellten Prozessablauf gezeigt. Die resultierende Rückfläche wird als 24B' in 2 bezeichnet. Die Dicke des Substrats 24 kann auf weniger als ungefähr 20 µm oder weniger als ungefähr 15 µm reduziert werden, so dass Licht von der Rückfläche 24B' in das Halbleitersubstrat 24 eindringen kann und an die Fotodioden 26 gelangen kann. Um die Lichtempfangseffizienz zu verbessern, wird die Dicke T1 des Substrats 24 derart gehalten, dass sie einen verhältnismäßig großen Wert aufweist, zum Beispiel größer als ungefähr 6 µm.
  • 3 zeigt das Ausbilden einer Ausrichtmarke 56, die einen oder mehrere Gräben aufweist, die sich von der Rückfläche 24B' in das Halbleitersubstrat 24 erstrecken. Der entsprechende Prozess ist als Prozess 206 in dem in 21 dargestellten Prozessablauf gezeigt. Die Gräben können mithilfe eines Trockenätzprozesses ausgebildet werden, der unter Verwendung von Prozessgasen, wie z.B. C2F6, CF4, SO2, der Mischung aus HBr, Cl2 und O2, der Mischung aus HBr, Cl2 und O2 oder der Mischung aus HBr, Cl2, O2 und CF2 usw., durchgeführt werden kann. Die Struktur der Ausrichtmarke 56 kann eine beliebige unterscheidbare Struktur annehmen, die die in 19 gezeigte Struktur aufweisen kann. Die Tiefe D1 der Ausrichtmarke 56 kann im Bereich zwischen ungefähr 1.800 Ä und ungefähr 2.000 Ä liegen. Die Position der Ausrichtmarke 56 wird unter Verwendung der Ausrichtmarke 32C als der Ausrichtmarke bestimmt. Alternativ ausgedrückt, wird die Ausrichtmarke 56 unter Verwendung der Ausrichtmarke 32C zur Ausrichtung ausgebildet.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Ausrichtmarke 56 im Metallpadgebiet 112 (18) ausgebildet. Gemäß anderen Ausführungsformen wird die Ausrichtmarke 56 in einem beliebigen anderen Gebiet ausgebildet, welches das Ritzrahmengebiet 114, das Pixelgebiet 100 (wenn Abstände verfügbar sind) oder dergleichen aufweist. Die Ausrichtmarke 56 kann vertikal auf die Ausrichtmarke 32C ausgerichtet sein oder sie kann horizontal von der Ausrichtmarke 32C versetzt sein.
  • 4 zeigt das Ausbilden von Rückseitengebieten 58 mit hoher Absorption (BSHA-Gebiete). Die BSHA-Gebiete 58 weisen die Funktion des Fokussierens von Licht auf, um die Absorption von Licht zu verbessern. Der entsprechende Prozess ist als Prozess 208 in dem in 21 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind ein einzelnes oder mehrere (wie z.B. zwei, drei, vier oder mehr) BSHA-Gebiete 58 vorhanden, die dieselbe Pixeleinheit 30 überlappen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ausbilden der BSHA-Gebiete 58 ein Ausbilden einer Ätzmaske über dem Halbleitersubstrat 24. Die Ätzmaske weist Öffnungen auf, die auf die Pixeleinheiten ausgerichtet sind, wobei jede Öffnung einem BSHA-Gebiet 58 entspricht, das ausgebildet werden soll. Das Ausbilden der Ätzmaske kann unter Verwendung einer von der Ausrichtmarke 32C oder der Ausrichtmarke 56 für die Ausrichtung (die Positionierung) durchgeführt werden. Das Halbleitersubstrat 24 wird dann durch die Öffnung geätzt, um mehrere pyramidenförmige Öffnungen auszubilden, was mithilfe eines Nassätzprozesses erzielt werden kann, so dass das Ätzen entlang der Gitterrichtung zu den pyramidenförmigen Öffnungen führt. Als Nächstes wird ein transparentes Material, das Siliziumoxid oder ein ähnliches transparentes Material sein kann, abgeschieden und wird in die Öffnungen eingefüllt. Ein Planarisierungsprozess, wie z.B. ein chemisch-mechanischer Polierprozess (CMP) oder ein mechanischer Polierprozess, wird dann durchgeführt, was zu den BSHA-Gebieten 58 führt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird zum gleichen Zeitpunkt, zu dem die Öffnungen 56 gefüllt werden, die Ausrichtmarke 56 ebenfalls durch dasselbe Material gefüllt, wodurch eine Ausrichtmarke 60 ausgebildet wird. Gemäß alternativen Ausführungsformen können, anstatt die Öffnungen 56 zum selben Zeitpunkt, zu dem die BSHA-Gebiete 58 ausgebildet werden, zu füllen, die Öffnungen 56 während des Füllprozesses maskiert sein, und in einem späteren Prozess mit anderen Materialien gefüllt werden. Zum Beispiel können die Öffnungen 56 in den in 6 und/oder 8 dargestellten Prozessen gefüllt werden, und die resultierende Ausrichtmarke 60 wird aus demselben Material ausgebildet wie jenes der dielektrischen Schichten 64 (6) und/oder 68 (8).
  • Unter Bezugnahme auf 5 werden DTI-Gebiete 62 (tiefe Grabenisolation) ausgebildet. Der entsprechende Prozess ist als Prozess 210 in dem in 21 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ausbilden der DTI-Gebiete 62 ein Ätzen des Halbleitersubstrats 24, und Füllen der resultierenden Gräben mit einem High-k-Dielektrikumsmaterial, wie z.B. Ta2O5, einem opaken Material, wie z.B. einem Metall (zum Beispiel Wolfram) oder Kombinationen davon. Die DTI-Gebiete 62 weisen die Funktion auf, das Durchdringen von Licht zu verhindern, und weisen die Funktion auf, das Übersprechen von Lichtsignalen zu verhindern. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung bilden die DTI-Gebiete 62 ein Gitter, wobei die Gitterlinien der DTI-Gebiete 62 vertikal auf die Gitterlinien des STI-Gitters 32A ausgerichtet sind.
  • 6 zeigt das Ausbilden einer dielektrischen Schicht 64. Der entsprechende Prozess ist als Prozess 212 in dem in 21 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die dielektrische Schicht 64 eine High-k-Dielektrikumsschicht, die aus Aluminiumoxid (Al2O3), Hafniumoxid (HfO2), Tantaloxid (Ta2O5) oder dergleichen hergestellt sein kann oder diese aufweisen kann. Die Dicke der dielektrischen Schicht 64 kann im Bereich von zwischen ungefähr 30 Å und ungefähr 80 Ä liegen. Der Abscheidungsprozess kann eine chemische Gasphasenabscheidung (CVD), eine plasmaunterstützte chemische Gasphasenabscheidung (PECVD), eine Atomlagenabscheidung (ALD) oder dergleichen umfassen.
  • Als Nächstes werden, wie in 7 dargestellt, Gräben 66 ausgebildet. Der entsprechende Prozess ist als Prozess 214 in dem in 21 dargestellten Prozessablauf gezeigt. Das Ausbilden der Gräben 66 kann mithilfe eines Trockenätzprozesses durchgeführt werden. Die Gräben 66 können eine beliebige unterscheidbare Struktur annehmen, die die in 19 als ein Beispiel gezeigte Struktur aufweisen kann. Die Tiefe D2 der Gräben 66 kann im Bereich zwischen ungefähr 1.800 Ä und ungefähr 2.000 Ä liegen. Die Position der Gräben 66 wird unter Verwendung von entweder der Ausrichtmarke 32C oder der Ausrichtmarke 60 als der Ausrichtmarke bestimmt. Die Gräben 66 können vertikal auf die Ausrichtmarke 32C ausgerichtet sein oder sie können horizontal von der Ausrichtmarke 32C versetzt sein.
  • 8 zeigt das Ausbilden einer dielektrischen Schicht(en) 68 und das Füllen der Gräben 66, um eine Ausrichtmarke 70 auszubilden. Der entsprechende Prozess ist als Prozess 216 in dem in 21 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die dielektrische Schicht 68 eine einzelne Schicht oder eine Verbundschicht, die mehrere Schichten aufweist. Zum Beispiel kann die dielektrische Schicht 68 eine Hafniumoxidschicht sein oder diese aufweisen, und kann eine Tantaloxidschicht (Ta2O5-Schicht) über der Hafniumoxidschicht aufweisen oder nicht. Die Dicke der Hafniumoxidschicht kann im Bereich zwischen ungefähr 30 Å und ungefähr 80 Ä liegen. Die Dicke der Tantaloxidschicht kann im Bereich zwischen ungefähr 300 Å und ungefähr 800 Ä liegen. Der Abscheidungsprozess kann eine CVD, eine PECVD, eine ALD oder dergleichen umfassen. In Abhängigkeit von den Breiten der Gräben können die Gräben 66 zu diesem Zeitpunkt vollständig gefüllt sein, oder sie können teilweise gefüllt sein, und werden durch anschließend abgeschiedene Schichten, wie z.B. eine dielektrische Schicht 72 in 9, weiter gefüllt.
  • 9 zeigt das Ausbilden einer dielektrischen Schicht 72. Der entsprechende Prozess ist als Prozess 218 in dem in 21 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 72 aus Siliziumoxid oder einem ähnlichen transparenten Material ausgebildet. Die Dicke der dielektrischen Schicht 72 kann im Bereich von zwischen ungefähr 1.000 Å und ungefähr 2.000 Ä liegen. Der Abscheidungsprozess kann eine CVD, eine PECVD, eine ALD oder dergleichen umfassen.
  • 10 zeigt das Ausbilden von einem Metallgitter 76, einer Metallerdungsstruktur 78, einer dielektrischen Schicht 74 und Gräben 80 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Der Ausbildungsprozess kann ein Ätzen der dielektrischen Schichten 72, 68 und 64 umfassen, um eine oder mehrere Öffnungen auszubilden, so dass das Halbleitersubstrat 24 freigelegt wird. Die Öffnung(en) kann (können) sich auch in das Halbleitersubstrat 24 erstrecken. Als Nächstes werden metallische Materialien abgeschieden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weisen die metallischen Materialien eine Haftschicht 73 und ein metallisches Material 75 auf der Haftschicht 73 auf. Die Haftschicht 73 kann eine Titanschicht, eine Titannitridschicht oder eine Verbundschicht, die eine Titanschicht und eine Titannitridschicht über der Titanschicht aufweist, aufweisen. Die Haftschicht 73 kann eine Dicke im Bereich zwischen ungefähr 400 Å und ungefähr 600 Ä aufweisen. Das metallische Material 75 kann Wolfram, Chrom oder dergleichen aufweisen und kann eine Dicke im Bereich zwischen ungefähr 1,5 kÄ und ungefähr 2,5 kÄ aufweisen.
  • Nach der Abscheidung wird ein Strukturierungsprozess mithilfe von Ätzen durchgeführt, und das metallische Material 75 und die Haftschicht 73 werden als ein Metallgitter 76 und eine Erdungsstruktur 78 strukturiert. Der entsprechende Prozess ist als Prozess 221 in dem in 21 dargestellten Prozessablauf gezeigt. Wie von der Oberseite des Metallgitters 76 zu sehen, weist das Metallgitter 76 mehrere erste Streifen, die sich in einer ersten Richtung erstrecken, und mehrere zweite Streifen, die sich in einer zweiten Richtung, die zur ersten Richtung senkrecht ist, erstrecken, wobei die mehreren zweiten Streifen mit den mehreren ersten Streifen verbunden sind. Die Gitteröffnungen im Metallgitter 76 überlappen ferner die Gitteröffnungen des DTI-Gebiets 62 und des STI-Gitters 32A, so dass Licht durch die Öffnungen und darin eingeschränkt durchgehen und an die darunterliegenden Fotodioden 26 gelangen kann. Die Erdungsstruktur 78 erstreckt sich in die Öffnungen in den dielektrischen Schichten 72, 68 und 64, um mit dem Halbleitersubstrat 24 physisch und elektrisch in Kontakt zu stehen.
  • Nach dem Ausbilden des Metallgitters 76 und der Erdungsstruktur 78 wird die dielektrische Schicht 74 abgeschieden. Der entsprechende Prozess ist als Prozess 223 in dem in 21 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 74 aus Siliziumoxid oder einem ähnlichen transparenten Material ausgebildet. Die Dicke der dielektrischen Schicht 74 kann im Bereich von zwischen ungefähr 4.000 Ä und ungefähr 6.000 Ä liegen. Die dielektrische Schicht 74 kann in einem CMP-Prozess oder einem mechanischen Polierprozess planarisiert werden, so dass ihre obere Fläche plan ist.
  • Als Nächstes werden, wie ebenfalls in 10 dargestellt, Gräben 80 ausgebildet. Der entsprechende Prozess ist als Prozess 224 in dem in 21 dargestellten Prozessablauf gezeigt. Das Ausbilden kann mithilfe eines Trockenätzprozesses durchgeführt werden. Die Gräben 80 können eine beliebige unterscheidbare Struktur annehmen, die die in 19 als ein Beispiel gezeigte Struktur aufweisen kann. Die Tiefe D3 der Gräben 80 kann im Bereich zwischen ungefähr 2.000 Ä und ungefähr 3.000 Å liegen. Die Tiefe D3 der Gräben 80 wird derart gesteuert, dass die dielektrische Schicht 74 nicht durchgeätzt wird, um zu veranlassen, dass die Gräben 80 unerwünschterweise die High-k-Dielektrikumsschichten erreichen, weil dies verursachen kann, dass die High-k-Dielektrikumsschichten freigelegt und verschlechtert werden können. Die Position der Gräben 66 wird unter Verwendung von entweder der Ausrichtmarke 60 oder der Ausrichtmarke 70 als der Ausrichtmarke bestimmt. Da das Halbleitersubstrat 24 dick ist, kann es schwierig sein, die Ausrichtmarke 32C für das Ausrichten der Gräben 80 einzusetzen. Die Gräben 80 können vertikal auf die Ausrichtmarke 32C ausgerichtet sein oder sie können horizontal von der Ausrichtmarke 32C versetzt sein. Die Gräben 80 können in anschließenden Prozessen teilweise oder vollständig gefüllt werden und das entsprechende Füllen wird auch als Ausrichtmarke 80 bezeichnet.
  • 11 zeigt das Ausbilden einer Öffnung 82, die durch Ätzen von auf der Rückseite des Halbleitersubstrats 24 ausgebildeten dielektrischen Schichten und anschließendes Durchätzen des Halbleitersubstrats 24 ausgebildet wird. Der entsprechende Prozess ist als Prozess 227 in dem in 21 dargestellten Prozessablauf gezeigt. Das Ätzen wird auf dem STI-Pad 32B angehalten, obwohl sich ein Überätzen ergeben kann, so dass sich die Öffnung 82 teilweise in das STI-Pad 32B erstreckt. Das Ätzen wird derart gesteuert, dass das STI-Pad 32B nicht durchgeätzt wird. Das Ausbilden der Öffnung 82 kann unter Verwendung der Ausrichtmarke 80, der Ausrichtmarke 70 oder der Ausrichtmarke 60 durchgeführt werden, um ihre Position zu bestimmen.
  • Als Nächstes wird, wie in 12 dargestellt, eine dielektrische Schicht 84 als eine flächendeckende Schicht ausgebildet, die einige Abschnitte, die sich in die Öffnung 82 erstrecken, und andere Abschnitte, die die dielektrische Schicht 74 überlappen, aufweist. Der entsprechende Prozess ist als Prozess 228 in dem in 21 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 84 aus Siliziumoxid ausgebildet, was mithilfe einer PECVD oder anderer geeigneter Verfahren ausgebildet werden kann. Die Dicke der dielektrischen Schicht 84 kann im Bereich von zwischen ungefähr 1.500 Ä und ungefähr 2.500 Ä liegen. Die dielektrische Schicht 84 wird zuweilen als eine Passivierungsschicht bezeichnet.
  • 13 zeigt das Ausbilden einer Öffnung(en) 86 an der Unterseite der Öffnung 82, indem die ILD 33 und die CESL 29 und möglicherweise die dielektrischen Schichten 46 und die Interconnect-Struktur 44 geätzt werden. Der entsprechende Prozess ist als Prozess 230 in dem in 21 dargestellten Prozessablauf gezeigt. Dementsprechend wird das Metallpad 48A in der Interconnect-Struktur 44 freigelegt. Das Ausbilden der Öffnungen 86 kann unter Verwendung der Ausrichtmarke 80, der Ausrichtmarke 70 oder der Ausrichtmarke 60 durchgeführt werden, um ihre Position zu bestimmen.
  • 14 zeigt das Abscheiden einer Metallschicht 88. Der entsprechende Prozess ist als Prozess 232 in dem in 21 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Metallschicht 88 aus Kupfer, AlCu oder dergleichen ausgebildet oder weist diese auf. Die Dicke der Metallschicht 88 kann im Bereich von zwischen ungefähr 1 µm und ungefähr 1,5 µm liegen. Das Ausbildungsverfahren kann zum Beispiel eine PVD, eine CVD oder ähnliche Verfahren umfassen.
  • Als Nächstes wird, wie in 15 dargestellt, die Metallschicht 88 strukturiert, um ein Metallpad 90 auszubilden, das zumindest einen Abschnitt in der Öffnung 82 aufweist. Der entsprechende Prozess ist als Prozess 234 in dem in 21 dargestellten Prozessablauf gezeigt. Das Strukturieren der Metallschicht 88 kann unter Verwendung der Ausrichtmarke 80, der Ausrichtmarke 70 oder der Ausrichtmarke 60 durchgeführt werden, um ihre Position zu bestimmen.
  • In anschließenden Prozesses werden, wie in 16 dargestellt, zusätzliche Komponenten, wie z.B. Farbfilter 94, ausgebildet. Mikrolinsen 96 werden dann ausgebildet. Jeder der Bildsensoren 26 wird auf einen der Farbfilter 94 und eine der Mikrolinsen 96 ausgerichtet. Das Ausbilden der Farbfilter 94 und der Mikrolinsen 96 kann auf die Ausrichtmarke 60, 70 oder 80 ausgerichtet werden. Der Bildsensorchip 22 (und der entsprechende Wafer 20) wird auf diese Wiese ausgebildet. Es kann eine Schutzschicht (nicht dargestellt) vorhanden sein, die auf den Mikrolinsen, zum Beispiel durch Abscheiden einer konformen Siliziumoxidschicht ausgebildet wird. In anschließenden Prozessen werden der Bildsensorwafer 20 und der Wafer 120 in Bildsensorchips 22 und Vorrichtungschips 222 gesägt. Ein Bildsensorchip 22 und sein Bond-Vorrichtungschip 222 werden gemeinsam als ein Package 300 bezeichnet. Je nachdem, wo die Ausrichtmarken 60, 70 und/oder 80 ausgebildet werden, können die Ausrichtmarken 60, 70 und/oder 80 in den Bildsensorchips 22 belassen werden oder sie können entfernt werden (zum Beispiel, wenn die Ausrichtmarken im Ritzrahmengebiet 114 (18) ausgebildet werden). Wenn das Package 300 gehäust wird, kann ein Drahtbondprozess durchgeführt werden, um eine Bondkugel 92 auf dem Metallpad 90 auszubilden, wobei ein Bonddraht 93 an der Bondkugel 92 angebracht wird.
  • Die vorhergehenden Prozesse zeigen das Ausbilden der Rückseitenausrichtmarken 60, 70 und 90 als einige Beispiele, die in verschiedenen Stufen beim Ausbilden der Rückseitenstruktur ausgebildet werden. Gemäß anderen Ausführungsformen können die Rückseitenausrichtmarken bei einer beliebigen anderen Stufe, wie z.B. nach dem Ausbilden der dielektrischen Schichten 68 und/oder 72, ausgebildet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden eine beliebige, zwei oder alle drei der Ausrichtmarken 60, 70 und 90 in einer beliebigen Kombination ausgebildet, vorausgesetzt, dass die Vorderseitenausrichtmarke 32C weiterhin von der Rückseite des Bildsensorchips 22 klar sichtbar ist, wenn die erste der Rückseitenausrichtmarken 60, 70 und 80 ausgebildet wird. Die später ausgebildeten Ausrichtmarken 60, 70 und 90 können unter Verwendung der zuvor ausgebildeten Ausrichtmarken 60, 70 und 80 als Ausrichtmarken ausgebildet werden oder nicht.
  • In den vorhergehenden Beispielen werden die Ausrichtmarken derart dargestellt, dass sie mit einem einzelnen Material der unmittelbar darüberliegenden Schicht gefüllt sind. Es versteht sich, dass in Abhängigkeit von den Tiefen und den Breiten der Gräben zum Ausbilden der Ausrichtmarken, die Gräben durch eine anschließend abgeschiedene Schicht vollständig gefüllt werden können oder nicht. Wenn sie nicht vollständig gefüllt sind, werden sie durch die anschließend abgeschiedenen Materialien gefüllt.
  • 20 zeigt Ausführungsbeispiele der Zeitpunkte, zu denen Ausrichtmarken ausgebildet werden, und die Beispiele für Ausbildungsprozesse der Merkmale, die die vorher ausgebildeten Ausrichtmarken zur Ausrichtung verwenden können. Die horizontalen geraden Linien repräsentieren die Prozesse und Merkmale und die Prozesse und Merkmale an niedrigeren Positionen werden früher durchgeführt/ausgebildet als die Prozesse, die an oberen Positionen gezeigt sind. Das mit dem Buchstaben „A“ gekennzeichnete Kreuz repräsentiert die Tatsache, dass bei der Stufe zum Ausbilden der Öffnungen 86 die darunterliegenden dielektrischen Schichten und das Halbleitersubstrat 24 gemeinsam eine Gesamtdicke aufweisen können, die zu groß zum Ausrichten auf die Ausrichtmarke 32C ist. Das mit dem Buchstaben „B“ gekennzeichnete Kreuz repräsentiert die Tatsache, dass bei der Stufe zum Ausbilden der Öffnungen 86 die darunterliegenden dielektrischen Schichten und das Halbleitersubstrat gemeinsam eine Gesamtdicke aufweisen können, die zu groß zum Ausrichten auf die Ausrichtmarken 60 und 70 ist. Dementsprechend werden die Ausrichtmarken 60, 70 und/oder 80 ausgebildet, um eine zusätzliche Ausrichtung bereitzustellen, so dass die Rückseitenmerkmale auf die zuvor ausgebildeten Rückseitenausrichtmarken ausgerichtet werden können, die ferner auf die Vorderseitenausrichtmarken ausgerichtet sind. Die Pfeile ohne Kreuze repräsentieren die möglichen Ausrichtvorgänge, wobei die Anfangspunkte der Pfeile die vorgenommenen Vorgänge oder die gerade ausgebildeten Merkmale repräsentieren, und die Endpunkte die Ausrichtmarken repräsentieren, die verwendet werden. Wie in 20 dargestellt, muss aufgrund der erhöhten Dicke beim Ausbilden mehrerer Rückseitenmerkmale die Ausrichtung möglicherweise unter Verwendung der später ausgebildeten Rückseitenausrichtmarken, statt der vorhin ausgebildeten Rückseitenausrichtmarken, vorgenommen werden. Zum Beispiel muss das Ausbilden des Metallpads 90 möglicherweise unter Verwendung der Ausrichtmarke 80 durchgeführt werden, während die Ausrichtmarken 60 und/oder 79 verwendbar sein können oder nicht.
  • In den besprochenen Ausführungsformen, wie dargestellt, werden Rückseitenausrichtmarken durch Ausrichten auf die Vorderseitenausrichtmarken ausgebildet. Gemäß anderen Ausführungsformen können Rückseitenmerkmale zuerst ausgebildet werden und dann werden Vorderseitenmerkmale ausgebildet, und die Vorderseitenausrichtmarken können durch Ausrichten auf die Rückseitenausrichtmarken ausgebildet werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann, wie in 20 dargestellt, die Ausrichtmarke 80 durch Ausrichten auf die Ausrichtmarke 70 oder 60 ausgebildet werden. Das Metallgitter 76 kann durch Ausrichten der Ausrichtmarke 70 oder 60 ausgebildet werden, und die DTI-Gebiete 62 können durch Ausrichten auf die Ausrichtmarke 60 oder die Ausrichtmarke 32C ausgebildet werden. Die BSHA-Gebiete 58 können durch Ausrichten auf die Ausrichtmarke 32c ausgebildet werden.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Um die Effizienz beim Sammeln von Licht durch Bildsensoren zu verbessern, kann das Halbleitersubstrat der Bildsensoren nach dem Rückseitenschleifprozess derart belassen werden, dass es dick ist (zum Beispiel dicker als ungefähr 6 µm). Dies verursacht Ausrichtungsprobleme für ein Ausrichten von Rückseitenmerkmalen auf die Vorderseitenausrichtmarken. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann durch Ausbilden von Ausrichtmarken auf der Rückseite von BSI-Bildsensorchips eine bessere Ausrichtung erzielt werden. Außerdem können mehrere Ausrichtmarken auf der Rückseite der BSI-Bildsensorchips ausgebildet werden, so dass das Ausrichten gut mit der Verarbeitung des Ausbildens der Rückseitenstruktur der BSI-Bildsensorchips durchgeführt werden kann.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren: Ausbilden von Bildsensoren in einem Halbleitersubstrat, wobei eine erste Ausrichtmarke nah einer Vorderseite des Halbleitersubstrats ausgebildet wir; Durchführen eines Rückseitenpolierprozesses, um das Halbleitersubstrat zu dünnen; Ausbilden einer zweiten Ausrichtmarke auf der Rückseite des Halbleitersubstrats; und Ausbilden eines Merkmals auf der Rückseite des Halbleitersubstrats, wobei das Merkmal unter Verwendung der zweiten Ausrichtmarke zur Ausrichtung ausgebildet wird. In einer Ausführungsform umfasst das Ausbilden der zweiten Ausrichtmarke ein Ätzen des Halbleitersubstrats, um Gräben auszubilden, die sich von der Rückseite des Halbleitersubstrats in das Halbleitersubstrats erstrecken. In einer Ausführungsform umfasst das Ausbilden der zweiten Ausrichtmarke ein Abscheiden einer dielektrischen Schicht, um die Gräben zu füllen. In einer Ausführungsform umfasst das Verfahren ferner: bevor das Halbleitersubstrat geätzt wird, Abscheiden einer zusätzlichen dielektrischen Schicht, die eine Rückfläche des Halbleitersubstrats kontaktiert, wobei die Gräben durch die zusätzliche dielektrische Schicht dringen. In einer Ausführungsform umfasst das Verfahren ferner ein Ausbilden tiefer Grabenisolationsgebiete, die sich von einer Rückfläche des Halbleitersubstrats in das Halbleitersubstrat erstrecken, wobei die zweite Ausrichtmarke ausgebildet wird, bevor die tiefen Grabenisolationsgebiete ausgebildet werden. In einer Ausführungsform umfasst das Verfahren ferner ein Ausbilden eines Metallgitters auf der Rückseite des Halbleitersubstrats, und Abscheiden einer dielektrischen Schicht auf dem Metallgitter, wobei das Ausbilden der zweiten Ausrichtmarke ein Ätzen der dielektrischen Schicht zum Ausbilden von Gräben umfasst. In einer Ausführungsform weisen die Gräben eine Tiefe auf, die kleiner ist als eine Dicke der dielektrischen Schicht. In einer Ausführungsform umfasst das Ausbilden des Merkmals ein Ätzen des Halbleitersubstrats, um eine Durchgangsöffnung auszubilden, die durch das Halbleitersubstrat durchführt, und Ausbilden eines Bondpads, das sich in die Durchgangsöffnung erstreckt, wobei das Bondpad mit einem Metallmerkmal auf einer Vorderseite des Halbleitersubstrats elektrisch verbunden ist.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist eine Struktur einen BSI-Bildsensorchip auf, der aufweist: ein Halbleitersubstrat; Bildsensoren im Halbleitersubstrat; eine erste Ausrichtmarke, die sich von einer Vorderseite des Halbleitersubstrat in das Halbleitersubstrat erstreckt; und eine zweite Ausrichtmarke auf einer Rückseite des Halbleitersubstrats. In einer Ausführungsform wird die erste Ausrichtmarke aus flachen Grabenisolationsgebieten ausgebildet. In einer Ausführungsform wird die zweite Ausrichtmarke aus dielektrischen Gebieten ausgebildet, und die dielektrischen Gebiete erstrecken sich von einer Rückfläche des Halbleitersubstrats in das Halbleitersubstrat. In einer Ausführungsform befindet sich eine Gesamtheit der zweiten Ausrichtmarke im Halbleitersubstrat. In einer Ausführungsform kontaktiert eine dielektrische Schicht die Rückfläche des Halbleitersubstrats, wobei die zweite Ausrichtmarke durch die dielektrische Schicht dringt. In einer Ausführungsform weist die Struktur ferner ein Metallgitter auf der Rückseite des Halbleitersubstrats; eine dielektrische Schicht auf dem Metallgitter, die Räume im Metallgitter füllt; und eine dritte Ausrichtmarke, die sich in die dielektrische Schicht erstreckt, auf. In einer Ausführungsform weist die Struktur ferner einen Vorrichtungs-Die auf, der an die Vorderseite des BSI-Bildsensorchips gebondet wird.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist eine Struktur einen BSI-Bildsensorchip auf, der aufweist: ein Halbleitersubstrat; Bildsensoren im Halbleitersubstrat; eine erste Ausrichtmarke, die sich von einer Vorderfläche des Halbleitersubstrats in das Halbleitersubstrat erstreckt, wobei die erste Ausrichtmarke Strukturen flacher Grabenisolationsgebiete aufweist; und eine zweite Ausrichtmarke, die sich von einer Rückfläche des Halbleitersubstrats in das Halbleitersubstrat erstreckt, wobei sich zumindest ein Abschnitt der zweiten Ausrichtmarke im Halbleitersubstrat befindet. In einer Ausführungsform befindet sich eine Gesamtheit der zweiten Ausrichtmarke im Halbleitersubstrat. In einer Ausführungsform weist die zweite Ausrichtmarke einen ersten Abschnitt im Halbleitersubstrat, und einen zweiten Abschnitt außerhalb des Halbleitersubstrats auf. In einer Ausführungsform wird die zweite Ausrichtmarke aus einem dielektrischen Material ausgebildet. In einer Ausführungsform weist die Struktur ferner auf: ein Metallgitter auf einer Rückseite des Halbleitersubstrats; eine dielektrische Schicht auf dem Metallgitter, die Räume im Metallgitter füllt; und eine dritte Ausrichtmarke, die sich in die dielektrische Schicht erstreckt.
  • Das Vorstehende skizziert Merkmale mehrerer Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/881000 [0001]

Claims (20)

  1. Verfahren, umfassend: Ausbilden von Bildsensoren in einem Halbleitersubstrat, wobei eine erste Ausrichtmarke nah einer Vorderseite des Halbleitersubstrats ausgebildet wird; Durchführen eines Rückseitenpolierprozesses, um das Halbleitersubstrat zu dünnen; Ausbilden einer zweiten Ausrichtmarke auf der Rückseite des Halbleitersubstrats; und Ausbilden eines Merkmals auf der Rückseite des Halbleitersubstrats, wobei das Merkmal unter Verwendung der zweiten Ausrichtmarke zur Ausrichtung ausgebildet wird.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden der zweiten Ausrichtmarke umfasst: Ätzen des Halbleitersubstrats, um Gräben auszubilden, die sich von der Rückseite des Halbleitersubstrats in das Halbleitersubstrat erstrecken.
  3. Verfahren nach Anspruch 2, wobei das Ausbilden der zweiten Ausrichtmarke ein Abscheiden einer dielektrischen Schicht umfasst, um die Gräben zu füllen.
  4. Verfahren nach Anspruch 2 oder 3, das ferner, bevor das Halbleitersubstrat geätzt wird, ein Abscheiden einer zusätzlichen dielektrischen Schicht, die eine Rückfläche des Halbleitersubstrats kontaktiert, umfasst, wobei die Gräben durch die zusätzliche dielektrische Schicht dringen.
  5. Verfahren nach einem der vorhergehenden Ansprüche, das ferner ein Ausbilden tiefer Grabenisolationsgebiete umfasst, die sich von einer Rückfläche des Halbleitersubstrats in das Halbleitersubstrat erstrecken, wobei die zweite Ausrichtmarke ausgebildet wird, bevor die tiefen Grabenisolationsgebiete ausgebildet werden.
  6. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Ausbilden eines Metallgitters auf der Rückseite des Halbleitersubstrats; und Abscheiden einer dielektrischen Schicht auf dem Metallgitter, wobei das Ausbilden der zweiten Ausrichtmarke ein Ätzen der dielektrischen Schicht zum Ausbilden von Gräben umfasst.
  7. Verfahren nach Anspruch 6, wobei die Gräben eine Tiefe aufweisen, die kleiner ist als eine Dicke der dielektrischen Schicht.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden des Merkmals umfasst: Ätzen des Halbleitersubstrats, um eine Durchgangsöffnung auszubilden, die durch das Halbleitersubstrat durchführt; und Ausbilden eines Bondpads, das sich in die Durchgangsöffnung erstreckt, wobei das Bondpad mit einem Metallmerkmal auf einer Vorderseite des Halbleitersubstrats elektrisch verbunden ist.
  9. Verfahren, umfassend: Ausbilden von STI-Gebieten (flache Grabenisolation) in einem Halbleitersubstrat, wobei die STI-Gebiete eine erste Ausrichtmarke aufweisen; Ausbilden von Bildsensoren im Halbleitersubstrat; Durchführen eines Rückseitenpolierprozesses von einer Rückseite des Halbleitersubstrats; Ausbilden einer zweiten Ausrichtmarke im Halbleitersubstrat, wobei die zweite Ausrichtmarke durch Verwenden der ersten Ausrichtmarke zur Ausrichtung ausgebildet wird; und Ausbilden von Farbfiltern auf der Rückseite des Halbleitersubstrats.
  10. Verfahren nach Anspruch 9, wobei die Farbfilter durch Verwenden der zweiten Ausrichtmarke zur Ausrichtung ausgebildet werden.
  11. Verfahren nach Anspruch 9 oder 10, ferner umfassend: Ausbilden einer dielektrischen Schicht auf einer Rückfläche des Halbleitersubstrats; und Ausbilden einer dritten Ausrichtmarke, die sich in die dielektrische Schicht und das Halbleitersubstrat erstreckt, wobei das Ausbilden der Farbfilter durch Verwenden der dritten Ausrichtmarke zur Ausrichtung durchgeführt wird.
  12. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 11, das ferner ein Ausbilden mehrerer transparenter Schichten auf der Rückseite des Halbleitersubstrats umfasst, wobei die Farbfilter über den mehreren transparenten Schichten ausgebildet werden.
  13. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 12, das ferner ein Ausbilden von Mikrolinsen auf den Farbfiltern umfasst, wobei die Mikrolinsen durch Verwenden der zweiten Ausrichtmarke zur Ausrichtung ausgebildet werden.
  14. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 13, das ferner ein Ätzen des Halbleitersubstrats von der Rückseite des Halbleitersubstrats durch Verwenden der zweiten Ausrichtmarke zur Ausrichtung umfasst, wobei nach dem Ätzen des Halbleitersubstrats ein STI-Pad in den STI-Gebieten freigelegt ist.
  15. Verfahren nach Anspruch 14, das ferner ein Ätzen des STI-Pads zum Ausbilden von Öffnungen, die sich durch das STI-Pad erstrecken, umfasst, wobei die Öffnungen durch Verwenden der zweiten Ausrichtmarke zur Ausrichtung ausgebildet werden.
  16. Verfahren, umfassend: Ausbilden mehrerer STI-Gebiete (flache Grabenisolation) in einem Halbleitersubstrat, wobei die STI-Gebiete aufweisen: ein STI-Gitter; ein STI-Pad; und eine erste Ausrichtmarke; Ausbilden von Bildsensoren im STI-Gitter; und Ausbilden einer zweiten Ausrichtmarke von einer Rückseite des Halbleitersubstrats, wobei die zweite Ausrichtmarke durch Ausreichten auf die erste Ausrichtmarke ausgebildet wird.
  17. Verfahren nach Anspruch 16, das ferner ein Ausbilden eines tiefen Grabenisolationsgitters im Halbleitersubstrat umfasst, wobei das tiefe Grabenisolationsgitter vertikal auf das STI-Gitter ausgerichtet ist, und das tiefe Grabenisolationsgitter unter Verwendung der ersten Ausrichtmarke zur Ausrichtung ausgebildet wird.
  18. Verfahren nach Anspruch 16 oder 17, das ferner ein Ausbilden eines tiefen Grabenisolationsgitters im Halbleitersubstrat umfasst, wobei das tiefe Grabenisolationsgitter vertikal auf das STI-Gitter ausgerichtet ist, und das tiefe Grabenisolationsgitter unter Verwendung der zweiten Ausrichtmarke zur Ausrichtung ausgebildet wird.
  19. Verfahren nach einem der vorhergehenden Ansprüche 16 bis 18, das ferner ein Ausbilden von Farbfiltern auf der Rückseite des Halbleitersubstrats umfasst, wobei die Farbfilter unter Verwendung der zweiten Ausrichtmarke zur Ausrichtung ausgebildet werden.
  20. Verfahren nach einem der vorhergehenden Ansprüche 16 bis 19, wobei die zweite Ausrichtmarke derart ausgebildet wird, dass sie sich in das Halbleitersubstrat erstreckt.
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