KR20030038509A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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KR20030038509A
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layer
conductive layer
wiring
semiconductor device
forming
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KR1020020069017A
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이토다이스케
가자마다쿠야
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신꼬오덴기 고교 가부시키가이샤
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Abstract

반도체 소자(20)의 전극 단자(23)가 설치된 주면(20a)측에, 상기 전극 단자(23)를 전기적으로 인출하는 배선(29) 및 본딩 패드(28)를 구비한 재배선층(30)을 형성하는 반도체 장치의 제조 방법에 있어서, 상기 배선(29)을 상기 본딩 패드(28)보다도 얇은 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법에 의한다.

Description

반도체 장치의 제조 방법 및 반도체 장치{SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다. 더 상세하게는, 본 발명은 반도체 소자 위에 형성되는 재배선층을 미세화하는데 유용한 기술에 관한 것이다.
인터포저 등의 배선 기판 위에 반도체 소자를 실장하기 위한 몇 개의 방법이있다. 전기적 접속 방법에 한해 말하자면, 와이어 본딩에 의해서 인터포저와 반도체 소자를 전기적으로 접속하는 방법이 있다. 이 방법에서는, 인터포저와 반도체 소자 각각의 본딩 패드의 위치 정합이 도모될 필요가 있다.
위치 정합을 도모함이란, 대응하는 본딩 패드, 즉 본딩 와이어의 양단이 접속되는 1조(組)의 본딩 패드끼리를, 필요한 위치 관계가 되도록 배치하는 것을 말한다. 이것을 하지 않으면, 인터포저와 반도체 소자 각각의 본딩 패드가 난잡하게 배치되게 되어, 와이어 본딩을 소망하는 대로 행할 수 없다. 행한다 하더라도, 본딩 와이어가 불규칙하게 교착해 버려, 디자인상 바람직하지 않다.
따라서, 위치 정합을 도모하기 위하여, 반도체 소자에 대해서 재배선 기술을 적용하는 경우가 있다. 재배선 기술이란, 제조업자가 제조한 반도체 소자에 대하여 더 가공을 행하여, 그 반도체 소자에 설치되는 전극 단자로부터 배선을 인출하고 그 배선 위에 본딩 패드를 설치하는 방법이다.
이 종래예에 따른 재배선 기술을 도 11에 나타낸다. 도 11은 종래예에 따른 재배선 기술에 대하여 나타내는 단면도와 이에 대응하는 평면도이다.
도 11에서 (10)은 반도체 소자이다. (13)은 실리콘 기판(14)의 회로 형성면을 보호하는 패시베이션층이다. 패시베이션층(13)은 개구되어 있고, 이 개구의 저부에 전극 단자(11)가 위치한다. 전극 단자(11)는 회로에 전력을 공급하는 전원 단자나, 회로에 신호를 입출력하는 신호 단자이다.
여기까지의 구조는, 반도체 소자의 제조업자가 제작한다.
이 구조에 더하여, 재배선 기술에 의해 재배선층(12)이 구성된다. 도 11의평면도에 나타낸 바와 같이, 재배선층(12)은 배선(12a)과 본딩 패드(12b)로 이루어진다. 배선(12a)은 전극 단자(11)와는 다른 위치에 본딩 패드(12b)를 배치하는데 필요하다. 이렇게 해서, 본딩 패드(12b)와 인터포저의 본딩 패드(도시되지 않음)와의 위치 정합이 도모된다.
그런데, 와이어 본딩을 행할 때에는, 본딩 패드(12b)에 초음파나 열, 압력 등이 인가된다. 이들 외적 충격으로부터 회로를 보호하기 위해, 본딩 패드(12b)는 두꺼운 막으로 형성되지 않으면 안된다.
종래예에서는, 배선(12a)과 본딩 패드(12b)를 특히 구별하지 않고, 같은 공정으로 동시에 일체적으로 제작한다. 따라서, 배선(12a)의 두께는, 본딩 패드(12b)의 두께와 같게 되어, 상술한 바와 같이 두꺼운 막이다.
그러나, 배선(12a)이 이와 같이 두꺼운 막이라면, 그 배선(12a)을 미세하게 패터닝할 수 없다. 이것은, 습식 에칭에 의해 배선(12a)을 형성할 때, 두꺼운 막 때문에 에칭에 시간을 요하며, 시간이 걸리는 만큼 에칭이 횡 방향으로 진행하여, 에칭 정밀도가 나쁘게 되기 때문이다.
종래에, 배선(12a)의 전형적인 막 두께는 본딩 패드(12b)와 마찬가지로 약 8㎛이고, 이 두께에서는 L／S의 한계는 약 30／30㎛ 정도이다. L／S란, 배선의 폭(Line)과 인접하는 배선끼리의 간격(Space)의 비를 말한다.
상술한 것은, 근년 요구되는 반도체 장치의 소형화에 방해가 된다.
본 발명의 목적은, 반도체 소자상의 재배선층을 미세화할 수 있는 반도체 장치의 제조 방법 및 반도체 장치를 제공하는데 있다.
도 1a~1h는 본 발명의 제 1 실시형태에 따른 반도체 장치의 제조 방법에 대하여 나타내는 단면도.
도 2a~2g는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법에 대하여 나타내는 단면도.
도 3a~3e는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법에 대하여 나타내는 단면도.
도 4a~4g는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법에 대하여 나타내는 단면도.
도 5는 본 발명의 제 5 실시형태에 따른 반도체 장치의 단면도.
도 6은 배선이 등장화(等長化)되어 있지 않은 경우의 평면도.
도 7은 본 발명을 적용하여 배선을 등장화한 경우의 평면도.
도 8은 핀 호환성이 없는 2종의 반도체 소자의 평면도.
도 9는 이들 반도체 소자의 한쪽에 본 발명을 적용하여 2종의 반도체 소자에 핀 호환성을 갖게 한 경우의 평면도.
도 10은 본 발명을 적용함으로써 재배선층의 전원 라인을 베타플레인화한 경우의 평면도.
도 11은 종래예에 관한 재배선 기술에 대하여 나타내는 단면도와 평면도.
※ 도면의 주요 부분에 대한 부호의 설명 ※
10, 20, 34, 35: 반도체 소자
11, 23: 전극 단자
12, 30: 재배선층
12a, 29: 배선
12b, 28: 본딩 패드
13, 22: 패시베이션층
14, 21: 실리콘 기판
20a: 반도체 소자의 주면
22a: 패시베이션층의 개구
24: Cr/Cu층(제 1 도전층)
24a: 크롬(Cr)층
24b: 구리(Cu)층
24c: 본딩 패드가 형성되는 부위
25, 27, 33: 포토레지스트층
25a, 27a, 33a: 포토레지스트층의 개구
26: Cu/Ni/Au층(제 2 도전층)
26a: 구리(Cu)층
26b: 니켈(Ni)층
26c: 금(Au)층
31: 반도체 장치
32: 포토레지스트층(마스크층)
32a: 포토레지스트층(마스크층)의 개구
34: 하단의 반도체 소자
35: 상단의 반도체 소자
36, 41: 땜납 범프
37: 접착제
38: 인터포저(배선 기판)
39: 본딩 와이어
40: 인터포저의 본딩 패드
42: 스택형 반도체 장치
상기한 과제는, 제 1 발명인, 반도체 소자의 전극 단자가 설치된 주면측에 상기 전극 단자를 전기적으로 인출하는 배선 및 본딩 패드를 구비한 재배선층을 형성하는 반도체 장치의 제조 방법으로서, 상기 배선을 상기 본딩 패드보다도 얇은 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해서 해결한다.
제 1 발명에서는, 재배선층의 배선이 본딩 패드보다도 얇은 두께이므로, 그 배선의 패터닝 정밀도가 향상되어 미세한 배선이 형성된다.
상기와 같이 배선을 얇은 두께로 하기 위해서는, 제 2 발명과 같이, 다음의 (a)∼(c) 공정을 행하면 좋다.
(a) 상기 반도체 소자의 주면측에 상기 전극 단자와 전기적으로 접속된 제 1 도전층을 형성하는 공정.
(b) 상기 제 1 도전층에서 상기 본딩 패드가 되는 부위 위에 제 2 도전층을 형성하는 공정.
(c) 상기 제 1 도전층을 패터닝함으로써, 상기 제 1 도전층으로 이루어진 상기 배선과, 상기 제 1 도전층과 상기 제 2 도전층을 적층하여 이루어진 상기 본딩 패드를 형성하는 공정.
혹은, 제 3 발명과 같이, 다음의 (d)∼(f) 공정을 행하여도 좋다.
(d) 상기 반도체 소자의 주면측에 상기 전극 단자와 전기적으로 접속된 제 1 도전층을 형성하는 공정.
(e) 상기 제 1 도전층을 패터닝함으로써, 상기 제 1 도전층에서 상기 본딩 패드가 되는 부위를 남기면서, 상기 제 1 도전층으로 이루어진 상기 배선을 형성하는 공정.
(f) 상기 제 1 도전층의 상기 부위 위에 제 2 도전층을 형성함으로써, 상기 제 1 도전층과 상기 제 2 도전층을 적층하여 이루어진 상기 본딩 패드를 형성하는 공정.
이들 제 1 및 제 2 발명에 의하면, 본딩 패드를 제 1 및 제 2 도전층의 적층막으로 후막화(厚膜化)하면서, 배선은 제 1 도전층만을 패터닝하여 형성된다. 제 1 도전층의 배선 부위가 후막화되어 있지 않기 때문에, 상기 제 1 도전층의 패터닝 정밀도가 향상되어 미세한 배선이 형성된다.
또는, 제 4 발명과 같이, 다음의 (g)∼(j) 공정을 행하여도 좋다.
(g) 상기 반도체 소자의 주면측에 상기 배선 및 본딩 패드와 동일한 형상의 개구를 갖는 마스크층을 형성하는 공정.
(h) 적어도 상기 마스크의 개구 내에 상기 전극 단자와 전기적으로 접속하는 제 1 도전층을 형성하는 공정.
(i) 상기 마스크층을 제거함으로써, 상기 제 1 도전층을 패터닝하는 공정.
(j) 상기 마스크층을 제거한 후에, 상기 제 1 도전층에서 상기 본딩 패드가 되는 부위 위에 제 2 도전층을 형성함으로써, 상기 제 1 도전층과 상기 제 2 도전층을 적층하여 이루어지는 상기 본딩 패드를 형성하는 공정.
혹은, 제 5 발명과 같이, 다음의 (k)∼(n) 공정을 행하여도 좋다.
(k) 상기 반도체 소자의 주면측에 상기 배선 및 본딩 패드와 동일한 형상의 개구를 갖는 마스크층을 형성하는 공정.
(l) 적어도 상기 마스크의 개구 내에, 상기 전극 단자와 전기적으로 접속하는 제 1 도전층을 형성하는 공정.
(m) 상기 제 1 도전층에서 상기 본딩 패드가 되는 부위 위에 제 2 도전층을 형성하는 공정.
(n) 상기 제 2 도전층을 형성한 후에, 상기 마스크층을 제거함으로써, 상기 제 1 도전층을 패터닝하여, 상기 제 1 도전층과 상기 제 2 도전층을 적층하여 이루어지는 상기 본딩 패드를 형성하는 공정.
이들 제 4 및 제 5 발명에 의하면, 마스크층의 개구 내에 제 1 도전층을 형성하고, 이 마스크층을 제거함으로써, 제 1 도전층이 패터닝된다. 본딩 패드는 제 1 및 제 2 도전층에 의해 후막화되지만, 제 1 도전층의 배선 부위는 후막화되어 있지 않기 때문에, 이 패터닝 정밀도가 향상되어 배선이 미세하게 형성될 수 있다.
또, 제 6 발명과 같이, 상기 제 2 내지 제 5 발명 중 어느 한 발명에 있어서, 상기 제 1 도전층을 형성하는 공정이 스퍼터링에 의해 행해져도 좋다.
스퍼터링은 제 1 도전층을 얇은 두께로 형성하는데 매우 적합하다.
또, 제 7 발명과 같이, 제 6 발명에서의 상기 스퍼터링이, 티탄(Ti) 또는 크롬(Cr)을 스퍼터링하고, 그 다음에 구리(Cu)를 스퍼터링함으로써 행해져도 좋다.
또, 제 8 발명과 같이, 제 7 발명에서의 상기 반도체 소자로서, 상기 전극 단자를 제외한 부위의 상기 주면측에 질화실리콘(SiN) 또는 폴리이미드로 이루어지는 절연층이 형성된 것을 이용해도 좋다.
질화실리콘과 폴리이미드는, 티탄(Ti)이나 크롬(Cr)과의 친화성이 좋다. 따라서, 티탄(Ti)이나 크롬(Cr)이 하층으로 되는 제 1 도전층이, 질화실리콘 또는 폴리이미드로 이루어지는 절연층으로부터 박리되는 것이 억제된다.
또, 제 9 발명과 같이, 제 2 발명 내지 제 8 발명에서, 상기 제 2 도전층을 형성하는 공정이 복수의 금속층을 적층함으로써 행해지고, 상기 금속층의 적층막의 최상층이 금(Au) 또는 팔라듐(Pd)으로 이루어지도록 해도 좋다.
최상층을 금(Au)으로 함으로써, 금으로 이루어진 본딩 와이어와의 접합력이 높아진다. 이와 같이 금(Au)을 사용해도, 이 금(Au)을 사용한 제 2 금속층은 본딩 패드가 되는 부위에만 형성되기 때문에, 고가의 금(Au)이 쓸데없이 사용되지 않게 된다.
또, 제 10 발명과 같이, 제 9 발명에서의 상기 금속층의 적층막으로서, 구리(Cu)／니켈(Ni)／금(Au)층, 티탄·텅스텐(TiW)／금(Au)층, 또는 니켈(Ni)／팔라듐(Pd)층 중 어느 하나를 사용하여도 좋다.
구리(Cu)／니켈(Ni)／금(Au)층 중 구리(Cu)층을 후막화함으로써, 와이어 본딩시의 외적 충격으로부터 하지의 회로가 보호된다.
또, 티탄·텅스텐(TiW)／금(Au)층 중의 티탄·텅스텐(TiW)층은, Cu(구리)층에 비해서 대환경적으로 부식하기 어렵고, 기계적 강도가 높다고 하는 이점이 있다. 기계적 강도가 높으면, 얇은 두께라도 본딩성이 떨어지기 어렵다.
또, 본 발명의 제 11 발명에서는, 상기 제 1 내지 제 10 발명 중 어느 한 발명에 기재된 반도체 장치의 제조 방법에 의해 제조된 것을 특징으로 하는 반도체 장치가 제공된다.
또, 본 발명의 제 12 발명에서는, 제 11 발명에 기재된 반도체 소자가 배선기판 위에 고착되고, 상기 반도체 소자 상의 재배선층의 본딩 패드와 상기 배선 기판의 본딩 패드가 와이어 본딩된 것을 특징으로 하는 반도체 장치가 제공된다.
이 발명에서는, 재배선층의 본딩 패드와 배선 기판의 본딩 패드를 위치 정합하는 것이 가능해지기 때문에, 와이어 본딩을 소망하는 대로 행할 수 있다.
또, 본 발명의 제 13 발명에서는, 상기 반도체 소자 위에 다른 반도체 소자가 적층되고, 상기 다른 반도체 소자의 전극 단자와 상기 재배선층이 전기적으로 접속된 것을 특징으로 하는 제 12 발명에 기재된 반도체 장치가 제공된다.
이 발명의 반도체 장치는 이른바 스택형 반도체 장치이다.
또, 본 발명의 제 14 발명에서는, 반도체 소자의 전극 단자가 설치된 주면측에 상기 전극 단자를 전기적으로 인출하는 배선 및 본딩 패드를 구비한 재배선층이 설치되고, 상기 배선이 상기 본딩 패드보다 얇은 두께인 것을 특징으로 하는 반도체 장치가 제공된다.
다음에, 본 발명의 바람직한 실시형태를 첨부 도면에 기초하여 상세하게 설명한다.
(1) 제 1 실시형태
제 1 실시형태에 따른 반도체 장치의 제조 방법에 대해서, 도 1a~1h를 참조하여 설명한다.
이 실시 형태에서는, 먼저 도 1a에 나타낸 바와 같은 반도체 소자(20)를 준비한다. 동 도면에서, (23)은 반도체 소자(20)의 주면(20a)측에 설치된 전극 단자이다. 특히 명시하지는 않았지만, 전극 단자(23)는 실리콘 기판(21)의 회로와 전기적으로 접속된다.
전극 단자(23)의 기능은 한정되지 않는다. 전극 단자(23)는 회로에 신호를 입출력하는 단자라도 좋고, 회로에 전원을 공급하는 단자라도 좋다. 회로는 패시베이션층(절연층)(22)에 의해 보호된다. 패시베이션층(22)의 재료는 한정되지 않지만, SiN(질화실리콘)이나 폴리이미드가 바람직하다. 이 패시베이션층(22)에는 개구(22a)가 개구되고, 그곳으로부터 전극 단자(23)가 노출된다.
그 다음에, 도 1b에 나타낸 바와 같이, Cr／Cu층(제 1 도전층)(24)을 형성한다. Cr／Cu층은, 크롬(Cr)층(24a)과 구리(Cu)층(24b)을 이 순서대로 적층한 적층막이다(점선 원내 참조). 이 Cr／Cu층(24)을 형성하는 부위는, 패시베이션층(22) 위, 전극 단자(23) 위 및 개구(22a)의 측벽이다. 전극 단자(23) 위에 형성되므로, 그 전극 단자(23)와 Cr／Cu층(24)은 전기적으로 접속되는 것이 된다.
이 Cr／Cu층(24)은, 후에 배선이 되므로, 패터닝 정밀도를 높이기 위하여 가능한 한 얇은 두께로 형성하는 것이 좋다. 얇은 두께로 하기 위해서는, 스퍼터링에 의해 크롬층(24a)과 구리층(24b)을 형성하는 것이 바람직하다. 본 실시형태에서는, Cr／Cu층(24)의 총 막 두께는 약 0.5∼1㎛이다. 이 값은 종래예(약 8㎛) 보다도 현격히 얇다.
또, Cr／Cu층(24)의 크롬(Cr)은 패시베이션층(22)의 SiN(질화실리콘)이나 폴리이미드와의 친화성이 좋기 때문에, Cr／Cu층(24)이 패시베이션층(22)으로부터 박리되기 어렵게 되는 이점을 얻을 수 있다. 동일한 이점을 티탄(Ti)도 가지고 있으므로, Cr／Cu층(22)을 대신하여 Ti／Cu층을 사용해도 좋다. Ti／Cu층은 티탄(Ti)층과 구리(Cu)층을 이 순서로 적층한 적층막이다. 이 Ti／Cu층도 스퍼터링으로 하는 것이 바람직하다.
다음에, 도 1c에 나타낸 바와 같이, 포토레지스트층(25)을 Cr／Cu층(24) 위에 형성한다. 그 후, 이 포토레지스트층(25)을 노광·현상함으로써, 개구(25a)가 개구된다. 개구(25a)는 후에 본딩 패드가 형성되는 부위(24c)에 대응한다.
이어서, 도 1d에 나타낸 바와 같이, 개구(25a) 내에만 Cu／Ni／Au층(제 2 도전층)(26)을 선택적으로 형성한다. Cu／Ni／Au층(26)은, 구리(Cu)층(26a), 니켈(Ni)층(26b) 및 금(Au)층(26c)을 이 순서대로 적층한 적층막이다(점선 원내 참조). 각 층도 Cr／Cu층(24)을 급전(給電)층으로 함으로써 전해 도금에 의해 형성된다. 그리고, 이 Cu／Ni／Au층(26)의 총 막 두께는 약 1㎛ 이하이다.
개구(25a)는 후에 본딩 패드가 되는 부위에 대응하지만, 상기와 같이 개구(25a) 중에만 Cu／Ni／Au층(26)을 선택적으로 형성함으로써, 본딩 패드에 필요한 두께가 얻어진다. 게다가, 포토레지스트(25)로 덮여서 후에 배선이 되는 부위의 Cr／Cu층(24)은 얇은 두께 그대로이다. 이와 같이, 본 발명에서는 배선과 본딩 패드를 구별하여 형성하고 있고, 그들을 구별하지 않고 일체적으로 형성하는 종래예와는 크게 다르다.
또한, 이 Cu／Ni／Au층(26)의 각 층은, 각각 고유의 역할을 담당한다. 예를들면, 최하층인 구리층(26a)은 그것을 두꺼운 막으로 형성하여, 본딩 패드의 막 두께를 얻기 위한 층이다. 본딩 패드를 후막화함으로써, 와이어 본딩 시의 외적 충격으로부터 하지의 회로가 보호된다. 그리고, 최상층인 금층(26c)은 금으로 이루어지는 본딩 와이어와의 접합력을 높이기 위한 층이다. 그리고, 니켈층(26b)은 금층(26c) 중의 금이 구리층(26a)으로 확산하는 것을 막는 확산 방지층이다.
또, 이 Cu／Ni／Au층(26)을 대신하여 TiW／Au층을 사용해도 좋다. TiW／Au층은 티탄·텅스텐(TiW)층과 금(Au)층을 이 순서대로 적층한 적층막이다. TiW는 Cu(구리)에 비해서, ① 대환경적으로 부식되기 어렵고, ② 기계적 강도가 높다는 이점이 있다. 기계적 강도가 높으므로, 얇은 두께로 하여도 본딩성이 떨어지기 어렵다.
Cu／Ni／Au층과 TiW／Au층의 어느 경우에도, 이들 층은 개구(25a) 내에만 형성되고, Cr／Cu층(24)의 전면에는 형성되지 않기 때문에, 고가의 금(Au)을 쓸데없이 사용할 필요가 없다. 이 이점은, 이하의 모든 실시형태에서도 얻을 수 있다.
또한, 이 TiW／Au층이 아니라, Ni／Pd층을 Cu／Ni／Au층(26) 대신에 사용해도 좋다. Ni／Pd층은 니켈(Ni)과 팔라듐(Pd)을 이 순서대로 적층한 적층막이다.
상기와 같이 Cu／Ni／Au층(26)을 형성한 후에는, 도 1e의 공정으로 이행한다. 이 공정에서는, 포토레지스트층(25)이 제거되고, Cu／Ni／Au층(26)이 Cr／Cu층(24) 상에 잔존한다.
이어서, 도 1f에 나타낸 바와 같이, 상기와는 다른 포토레지스트층(27)을 형성한다. 이 포토레지스트층(27)의 형성 부위는, Cr／Cu층(제 1 도전층)(24) 위와Cu／Ni／Au층(제 2 도전층)(26) 위이다. 이 포토레지스트층(27)은, 노광·현상에 의해 개구(27a)가 형성된다. 개구(27a)는, 예컨대 Cr／Cu층(24)에서 배선으로 되지 않는 부위 위에 형성된다.
다음에, 도 1g에 나타낸 바와 같이, 포토레지스트(27)를 에칭 마스크로 하는 서브트랙티브(subtractive)법에 의해, Cr／Cu층(24)을 선택적으로 습식 에칭하여 패터닝한다.
에칭 시에, Cr／Cu층(24)은 얇은 두께(약 0.5∼1㎛ 정도)로 후막화되지 않기 때문에, 그 에칭 정밀도가 종래보다도 향상되어 미세한 배선(29)을 형성할 수 있다. 구체적으로는, 배선(29)의 L／S를 약 10／10㎛ 정도로 할 수 있어, 종래예의 30／30㎛보다도 현격히 미세한 배선으로 할 수 있다. 이것은, 근년에 요구되고 있는 반도체 장치의 소형화에 크게 기여한다. 배선(29)을 형성한 후, 포토레지스트(27)는 제거된다.
이상에 의해, 도 1h에 나타낸 바와 같이, Cr／Cu층(24)과 Cu／Ni／Au층(26)을 적층하여 이루어지는 본딩 패드(28)와, 배선(29)을 구비한 재배선층(30)이 완성되어, 본 실시형태에 따른 반도체 장치(31)가 완성된다.
상기와 같이, 본 실시형태에서는, 배선(29)과 본딩 패드(28)의 각 형성 공정을 구별하고, 배선(29)을 얇은 두께로 형성했기 때문에, 그 배선(29)을 종래보다도 미세하게 할 수 있다.
(2) 제 2 실시형태
다음에, 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법에 대하여, 도 2a~2g를 참조하면서 설명한다. 이들 도면에서, 이미 설명한 것과 동일한 부재에는 동일한 부호를 붙이고, 이하에서는 그 설명을 생략한다.
제 1 실시형태에서는, Cu／Ni／Au층(제 2 도전층)(26)을 형성하는 공정(도 1d) 후에, Cr／Cu층(제 1 도전층)(24)을 패터닝하여 배선(29)을 형성하였다(도 1g). 이것에 대해, 본 실시형태에서는, 이들 공정의 순서를 역으로 한다.
먼저 최초로, 도 2a에 나타낸 바와 같은 반도체 소자(20)를 준비한다. 이 반도체 소자(20)에 대해서는, 제 1 실시형태에서 설명한 대로이다.
다음에, 도 2b에 나타낸 바와 같이, Cr／Cu층(제 1 도전층)(24)을 스퍼터링에 의해 형성한다. Cr／Cu층(24)의 총 막 두께는, 제 1 실시형태와 마찬가지로 약 0.5~1㎛로 얇은 두께이다. 이 Cr／Cu층(24)의 형성 부위나 기능에 대해서도, 제 1 실시형태에서 설명한 대로이다.
이상, 도 2a, 2b의 공정은, 도 1a, 1b의 공정과 동일하지만, 다음 공정 이후는 제 1 실시형태와 다르다.
이어서, 도 2c에 나타낸 바와 같이, Cr／Cu층(제 1 도전층)(24) 위에 포토레지스트층(27)을 형성한다. 이 포토레지스트층(27)을 노광·현상함으로써, 포토레지스트층(27)에 개구(27a)가 형성된다. 개구(27a)는, 예컨대 Cr／Cu층(24)에서 뒤에서 배선이 되지 않는 부위 위에 형성된다.
이어서, 도 2d에 나타낸 바와 같이, 포토레지스트층(27)을 에칭 마스크로 하는 서브트랙티브법에 의해, Cr／Cu층(24)을 선택적으로 습식 에칭하여 패터닝한다.
이 에칭에 의해, Cr/Cu층(24)에서 본딩 패드가 되는 부위(24)가 남으면서,이 Cr／Cu층(24)으로 이루어지는 배선(29)이 형성된다. 이 패터닝 시에, Cr/Cu층(24)이 종래와 같이 후막화되어 있지 않고 약 0.5∼1㎛ 정도로 얇은 두께이기 때문에, 패터닝 정밀도를 종래보다 향상시킬 수 있어, 미세한 배선(29)을 형성할 수 있다.
이 배선(29)을 형성 후, 포토레지스트층(27)은 제거된다.
다음에, 도 2e에 나타낸 바와 같이, 상기와는 다른 포토레지스트층(25)을 배선(29) 위에 형성한다. 그 후, 이 포토레지스트층(25)을 노광·현상함으로써, 개구(25a)가 개구된다. 개구(25a)는 후에 본딩 패드가 형성되는 부위(24c)에 대응한다.
이어서, 도 2f에 나타낸 바와 같이, 개구(25a) 내에만 Cu／Ni／Au층(제 2 도전층)(26)을 선택적으로 형성한다. 이것에 의해, Cr／Cu층(24)과 Cu／Ni／Au층(26)을 적층하여 이루어지는 본딩 패드(28)가 형성된다.
더욱, Cu／Ni／Au층(26)의 총 막 두께는 제 1 실시형태와 마찬가지로 약 1㎛ 이하이다. 그리고, Cu／Ni／Au층(26)의 각 층의 형성 방법이나 기능, 및 이 Cu／Ni／Au층(26)을 대신하여 TiW／Au층이나 Ni／Pd층을 사용해도 좋다고 말하는 점도, 제 1 실시형태와 마찬가지이다.
그 후, 도 2g에 나타낸 바와 같이, 포토레지스트층(25)을 제거한다. 이것에 의해, 본딩 패드(28)와 배선(29)을 구비한 재배선층(30)이 완성되어, 본 실시형태에 따른 반도체 장치(31)가 완성된다.
상기와 같이, 본 실시형태에서는, 우선 Cr／Cu층(제 1 도전층)(24)을 얇은두께로 형성하고, 그것을 패터닝함으로써 미세한 배선(29)을 형성한다. 그리고, 미세한 배선(29)을 형성한 후, 두꺼운 막의 본딩 패드(28)를 형성한다. 이와 같이 배선(29)과 본딩 패드(28)의 각 형성 공정을 구별함으로써, 종래보다도 미세한 배선(29)을 형성할 수 있다.
(3) 제 3 실시형태
다음에, 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법에 대해서, 도 3a~3e를 참조하면서 설명한다. 이들 도면에서, 이미 설명한 것과 동일한 부재에는 동일한 부호를 붙이고, 이하에서는 그 설명을 생략한다.
상기 제 1 및 제 2 실시형태에서는, 서브트랙티브법에 의해 배선(29)을 형성하였다(도 1g, 도 2d 참조). 이것에 대해, 본 실시형태에서는 리프트오프(lift off)법에 의해 배선(29)을 형성한다.
먼저, 도 3a에 나타낸 바와 같은 반도체 소자(20)를 준비한다. 이 반도체 소자(20)에 대해서는, 제 1 실시형태에서 설명한 대로이다.
다음에, 도 3b에 나타낸 바와 같이, 반도체 소자(20)의 주면(20a)측에 포토레지스트층(마스크층)(32)을 형성한다. 그리고, 이 포토레지스트층(32)을 노광·현상함으로써, 재배선층(후술함)의 배선이나 본딩 패드와 동일한 형상의 개구(32a)를 개구한다.
이어서, 도 3c에 나타낸 바와 같이, Cr／Cu층(제 1 도전층)(24)을 스퍼터링에 의해 형성한다. 이 Cr／Cu층(24)을 형성하는 부위는, 개구(32a) 내에 노출되는 패시베이션층(22) 위, 개구(22a)의 측벽 및 개구(22a) 내에 노출하는 전극단자(23) 위이다. 그 외의 부위에는 Cr／Cu층(24)을 형성하지 않아도 좋다. 이 Cr／Cu층(24)의 총 막 두께는 약 0.5∼1㎛이다.
이어서, 도 3d에 나타낸 바와 같이, 포토레지스트층(32)을 제거함으로써, Cr/Cu층(24)을 패터닝한다(리프트오프법). 이것에 의해, 후에 본딩 패드로 되는 부위(24c)와 배선(29)이 Cr/Cu층(24)에 형성된다. 이 공정에서는, Cr／Cu층(24)이 종래와 같이 후막화되어 있지 않아 얇은 막의 형태로 리프트오프되므로, 그 Cr／Cu층(24)을 정밀도 좋게 패터닝할 수 있어 배선(29)을 미세하게 할 수 있다.
이 후에는, 상술한 도 2e~2g와 전부 동일한 공정을 행한다. 이것에 의해, 도 3e에 나타낸 바와 같이, 배선(29)과 본딩 패드(28)를 구비한 재배선층(30)이 완성되어, 본 실시형태에 따른 반도체 장치(31)가 완성된다.
본 실시형태에서도, 배선(29)과 본딩 패드(28)의 각 형성 공정이 구별되어 있어, Cr／Cu층(24)이 얇은 막의 상태로 패터닝되고, 종래와 같이 후막화되고 나서 패터닝되지 않기 때문에, 배선(29)을 미세하게 형성할 수 있다.
(4) 제 4 실시형태
다음에, 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법에 대해서, 도 4a~4g를 참조하면서 설명한다. 이들 도면에서, 이미 설명한 것과 동일한 부재에는 동일한 부호를 붙이고, 이하에서는 그 설명을 생략한다.
본 실시형태에서는, 제 3 실시형태와 마찬가지로, 리프트오프법에 의해 배선을 형성한다.
먼저 최초로, 도 4a에 나타낸 바와 같은 반도체 소자(20)를 준비한다. 이반도체 소자(20)에 대해서는, 제 1 실시형태에서 설명한 대로이다.
다음에, 도 4b에 나타낸 바와 같이, 반도체 소자(20)의 주면(20a)측에 포토레지스트층(마스크층)(32)을 형성한다. 그리고, 이 포토레지스트층(32)을 노광·현상함으로써, 재배선층(후술함)의 배선이나 본딩 패드와 동일한 형상의 개구(32a)를 개구한다.
이어서, 도 4c에 나타낸 바와 같이, Cr／Cu층(제 1 도전층)(24)을 스퍼터링에 의해 형성한다. 이 Cr／Cu층(24)의 총 막 두께는 약 0.5∼1㎛로 얇은 막이다.
상술한 도 4a~4c의 공정은, 제 3 실시형태의 도 3a~3c의 공정과 같으므로, 상세하게는 설명하지 않는다. 필요하면, 제 3 실시형태를 참조하면 된다.
다음 공정 이후가 제 3 실시형태와 다르다.
즉, 도 4d에 나타낸 바와 같이, 제 3 실시형태와 같이 포토레지스트층(32)을 제거하지 않고, Cr／Cu층(24) 위에 다른 포토레지스트층(33)을 형성한다. 그리고, 이 포토레지스트층(33)을 노광·현상함으로써 개구(33a)를 형성한다. 개구(33a)는 Cr／Cu층(24)에서, 나중에 본딩 패드가 형성되는 부위에 대응한다.
이어서, 도 4e에 나타낸 바와 같이, 개구(33a) 내에만 Cu／Ni／Au층(제 2 도전층)(26)을 선택적으로 형성한다. Cu／Ni／Au층(26)의 각 층은, Cr／Cu층(24)을 급전층(給電層)으로 함으로써 전해 도금으로 형성된다.
또한, Cu／Ni／Au층(26)의 총 막 두께는 상기 각 실시형태와 마찬가지로 약 1㎛ 이하이다. 또, Cu／Ni／Au층(26)의 각 층의 형성 방법이나 기능, 및 이 Cu／Ni／Au층(26)을 대신하여 TiW／Au층이나 Ni／Pd층을 사용해도 좋다고 말하는점도, 상기 각 실시형태와 마찬가지이다.
이어서, 도 4f에 나타낸 바와 같이, 포토레지스트(33)을 제거한다.
이어서, 도 4g에 나타낸 바와 같이, 포토레지스트(32)를 제거함으로써, Cr/Cu층(24)을 패터닝한다(리프트오프법). 이에 의해, Cr/Cu층(24)과 Cu／Ni／Au층(26)을 적층하여 이루어지는 본딩 패드(28)와, 배선(29)을 구비한 재배선층(30)이 완성된다. 그리고, 본 실시형태에 따른 반도체 장치(31)가 완성된다.
본 실시형태에서도, 본딩 패드가 되는 부위만이 Cu／Ni／Au층(26)에 의해 후막화되고, 배선(29)이 되는 부위의 Cr／Cu층(24)이 얇은 두께의 상태로 리프트오프되므로, 그 배선(29)을 미세하게 형성할 수 있다.
(5) 제 5 실시형태
도 5는 본 발명의 제 5 실시형태에 따른 반도체 장치의 단면도이다.
최근에, 도 5에 나타낸 바와 같은, 복수의 반도체 소자를 적층하여 이루어지는 반도체 장치(스택형 반도체 장치)(42)가 이용되고 있다. 본 발명은, 이 스택형 반도체 장치에 매우 적합하게 적용된다.
스택형 반도체 장치에서는 여러가지 종류의 반도체 소자가 적층된다. 전극 단자의 피치는 각 반도체 소자에 따라 다르기 때문에, 그 피치 변환을 행하지 않으면 반도체 소자끼리가 전기적으로 접속되지 않는다. 이 피치 변환을 행하기 위해서도 재배선 기술이 적용된다. 물론, 이 재배선 기술은 최하단의 반도체 소자와 인터포저(배선 기판)의 각 본딩의 위치 정합을 도모하기 위하여도 필요하다.
도 5에서, (34)는 하단의 반도체 소자이고, (35)는 상단의 반도체 소자이다.각 반도체 소자(34, 35)에서는 그 전극 단자(23)의 피치가 다르기 때문에, 피치 변환을 행하지 않으면 안된다. 따라서, 반도체 소자(34)의 재배선층(30)은 피치 변환을 행하도록 패터닝되어 있다. 이 재배선층(30) 위에, 반도체 소자(35)의 땜납 범프(36)을 접합함으로써, 반도체 소자(34, 35)끼리가 전기적으로 소망하는 대로 접속될 수 있다.
하단의 반도체 소자(34)는 접착제(37)에 의해 인터포저(배선 기판)(38) 위에 고착된다. 인터포저(38)의 종류는 한정되지 않는다. 견고한(rigid) 배선기판이나 유연한(flexible) 배선 기판을 인터포저(38)로서 사용할 수 있다. 또한, 그 배선층의 층 수도 한정되지 않고, 한층이라도 좋고 다층이라도 좋다.
하단의 반도체 소자(34)와 인터포저(38)의 전기적 접속은, 금선 등의 본딩 와이어(39)를 각 본딩 패드(28, 40)에 본딩함으로써 행해진다.
재배선층(30)은 반도체 소자(34)와 인터포저(38)의 각 본딩 패드(28, 40)가 위치 정합되도록 패터닝되기 때문에, 각 본딩 패드(28, 40)에 대해서 와이어 본딩하기 쉬워진다.
게다가, 재배선층(30)에 본 발명을 적용함으로써, 배선(29)이 미세해지므로, 장치 전체의 소형화가 추진된다.
또한, (41)은 땜납 범프(외부 접속 단자)이다. 이 땜납 범프(41)가 실장 기판의 전극 단자(도시되지 않음)에 맞닿은 상태에서 그 땜납 범프(41)를 리플로우함으로써, 스택형 반도체 장치(42)가 실장 기판 위에 기계적이며 전기적으로 접속된다.
반도체 소자(34, 35)끼리의 전기적 접속 방법은 상기에 한정되지 않는다. 땜납 범프(36)를 대신하여 본딩 와이어로 반도체 소자(34, 35)끼리를 전기적으로 접속하는 타입의 스택형 반도체 장치에 대해서도, 본 발명은 적합하게 적용된다.
또, 반도체 소자의 적층수도 2층으로 한정되지 않는다. 반도체 소자를 3층 이상 적층해도 상기와 같은 이점을 얻을 수 있다.
(6) 본 발명의 이점에 대한 설명
(배선의 등장화(等長化))
상기와 같이, 본 발명에 의하면 미세한 배선을 형성할 수 있다. 배선이 미세해지면, 스페이스에 여유가 생기므로, 배선의 디자인 자유도가 증가한다. 따라서, 종래에는 곤란했던 배선의 등장화를 행할 수 있게 된다.
배선의 등장화란, 각 배선의 길이를 동일하게 하는 것을 말한다. 도 6은 각 배선(29, 29, ...)이 등장화되어 있지 않은 상태를 나타낸다. 그러면, 반도체 소자의 전극 단자(23)와 본딩 패드(28)의 거리 L이 배선(29)마다 달라져 버린다. 따라서, 신호의 지연 시간이 배선(29)마다 차이가 나는 불리함이 생긴다.
한편, 도 7은 본 발명을 적용하여 배선(29)을 미세하게 형성하고, 각 배선(29, 29, ...)을 등장화한 경우를 나타낸다. 본 발명에서는 배선의 디자인 자유도가 증가하므로 배선(29, 29, ...)을 비교적 자유롭게 인출하여 돌릴 수 있다. 따라서, 배선(29, 29, ...)을 굴곡시켜 형성하는 것이 용이해지기 때문에, 등장화를 용이하게 행할 수 있다. 그 때문에, 신호의 지연 시간의 편차가 억제된, 고품질의 반도체 장치를 제공할 수 있다.
(핀 호환성(Pin Compatibility))
배선의 미세화에 의해 얻을 수 있는 이점은 배선의 등장화만이 아니다. 미세화에 의해, 핀 호환성이 없는 2개의 반도체 소자끼리에 대해서, 핀 호환성을 갖게 하는 것이 용이해진다.
도 8은 핀 호환성이 없는 2종의 반도체 소자(A, B)의 평면도이다.
반도체 소자(A, B)는 전기적 특성이 대략 동일하다. 그러나, 도시된 바와 같이, 전극 단자(23, 23, ...)(1∼8의 번호로 구별되어 있음)의 배치가 반도체 소자 A와 B에서는 다르다. 따라서, 반도체 소자 A, B와 동일한 위치에 있는 본딩 패드(28, 28, ...)는 그 역할이 반도체 소자 A와 B에서 다르다. 이러한 경우, 반도체 소자 A, B는 핀 호환성이 없다고 한다.
한편, 도 9는 반도체 소자 B에 본 발명을 적용하여 반도체 소자 A, B에 핀 호환성을 갖게 한 경우이다. 여기에 나타낸 바와 같이, 반도체 소자 B에서는, 반도체 소자 A와 동일한 위치에 있는 본딩 패드(28, 28, ...)가 그 반도체 소자 A와 동일한 전극 단자(23, 23, ...)에 대응하도록 재배선되어 있다. 이 경우, 반도체 소자 A, B는 핀 호환성이 있다고 한다.
본 발명에서는, 배선의 디자인 자유도가 증가하기 때문에, 상기를 용이하게 행할 수 있다.. 핀 호환성이 있으면 다음의 점에서 유리하다.
① 동업 타사의 반도체 소자의 동등품을 세컨드 소스로서 공급할 수 있는 점.
② 기존의 반도체 소자가 시장을 점유하고 있는 상황하에서 신규 참가하는경우나, 소자의 성능 향상에 의해서 기존의 반도체 장치(배선 기판에 반도체 소자를 탑재한 것)가 업그레이드(upgrade)될 수 있는 경우, 배선 기판의 변경없이 개장(開裝)을 실시할 수 있는 점.
③ 반도체 소자의 세대(미세화나 용량 등)가 진행하여도, 기존 사양과의 호환성을 갖게 할 수 있는 점.
④ 기존의 반도체 소자의 공급 책임을 실행할 수 있는 점.
(전원 라인의 베타플레인(평면)화)
재배선층의 전원 라인이나 접지 라인은, 베타플레인으로(평면적으로) 형성하는 것이 바람직하다. 이것은, 베타플레인으로 하면, 전원과 접지와의 라인 임피던스가 작아지고, 접지 루프도 작아져서, 노이즈 특성이 향상되기 때문이다. 특히, 고주파에서는 임피던스를 낮게하는 가장 효과적인 수단이 베타플레인화이다. 노이즈 특성의 향상은 반도체 장치의 고속화나 소비 전력의 증대에 따라 최근에 그 필요성이 증대하고 있다.
본 발명에서는, 배선이 미세하게 되어, 배선이 인출되는 스페이스에 여유가 생기기 때문에, 여유가 생긴 만큼을 전원 라인에 할당하고, 그 전원 라인을 베타플레인화할 수 있다. 베타플레인화된 전원 라인(29a)의 일례를 도 10에 나타낸다.
도 10에서, (23a, 23a, ...)는 반도체 소자(20)의 전원용의 전극 단자(전원 단자)이다. 이들 전원 단자(23a, 23a, ...)는, 전원용의 배선(전원 라인)(29a)에 의해 접속되고, 또한 그 전원 라인(29a)은 베타플레인으로 형성되어 있다. 전원 라인(29a)을 베타플레인으로 함으로써, 반도체 소자(20)의 노이즈 특성을 향상시킬수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 반도체 소자의 전극 단자가 설치된 주면측의 재배선층을, 배선이 본딩 패드보다도 얇은 두께가 되도록 형성한다. 배선이 얇은 두께이므로, 그 배선의 패터닝 정밀도가 향상되어 미세한 배선을 형성할 수 있다.

Claims (14)

  1. 반도체 소자의 전극 단자가 설치된 주면측에, 상기 전극 단자를 전기적으로 인출하는 배선 및 본딩 패드를 구비한 재배선층을 형성하는 반도체 장치의 제조 방법으로서,
    상기 배선을 상기 본딩 패드보다도 얇은 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 소자의 전극 단자가 설치된 주면측에, 상기 전극 단자를 전기적으로 인출하는 배선 및 본딩 패드를 구비한 재배선층을 형성하는 반도체 장치의 제조 방법으로서,
    상기 반도체 소자의 주면측에 상기 전극 단자와 전기적으로 접속된 제 1 도전층을 형성하는 공정과,
    상기 제 1 도전층에서 상기 본딩 패드가 되는 부위 위에 제 2 도전층을 형성하는 공정과,
    상기 제 1 도전층을 패터닝함으로써, 상기 제 1 도전층으로 이루어지는 상기 배선과, 상기 제 1 도전층과 상기 제 2 도전층을 적층하여 이루어지는 상기 본딩 패드를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 반도체 소자의 전극 단자가 설치된 주면측에 상기 전극 단자를 전기적으로 인출하는 배선 및 본딩 패드를 구비한 재배선층을 형성하는 반도체 장치의 제조 방법으로서,
    상기 반도체 소자의 주면측에 상기 전극 단자와 전기적으로 접속된 제 1 도전층을 형성하는 공정과,
    상기 제 1 도전층을 패터닝함으로써, 상기 제 1 도전층에서 상기 본딩 패드가 되는 부위를 남기면서, 상기 제 1 도전층으로 이루어지는 상기 배선을 형성하는 공정과,
    상기 제 1 도전층의 상기 부위 위에 제 2 도전층을 형성함으로써, 상기 제 1 도전층과 상기 제 2 도전층을 적층하여 이루어지는 상기 본딩 패드를 형성 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 반도체 소자의 전극 단자가 설치된 주면측에 상기 전극 단자를 전기적으로 인출하는 배선 및 본딩 패드를 구비한 재배선층을 형성하는 반도체 장치의 제조 방법으로서,
    상기 반도체 소자의 주면측에 상기 배선 및 본딩 패드와 동일한 형상의 개구를 갖는 마스크층을 형성하는 공정과,
    적어도 상기 마스크층의 개구 내에 상기 전극 단자와 전기적으로 접속하는 제 1 도전층을 형성하는 공정과,
    상기 마스크층을 제거함으로써 상기 제 1 도전층을 패터닝하는 공정과,
    상기 마스크층을 제거한 후, 상기 제 1 도전층에서 상기 본딩 패드가 되는 부위 위에 제 2 도전층을 형성함으로써, 상기 제 1 도전층과 상기 제 2 도전층을 적층하여 이루어지는 상기 본딩 패드를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 반도체 소자의 전극 단자가 설치된 주면측에 상기 전극 단자를 전기적으로 인출하는 배선 및 본딩 패드를 구비한 재배선층을 형성하는 반도체 장치의 제조 방법으로서,
    상기 반도체 소자의 주면측에 상기 배선 및 본딩 패드와 동일한 형상의 개구를 갖는 마스크층을 형성하는 공정과,
    적어도 상기 마스크층의 개구 내에 상기 전극 단자와 전기적으로 접속하는 제 1 도전층을 형성하는 공정과,
    상기 제 1 도전층에서 상기 본딩 패드가 되는 부위 위에 제 2 도전층을 형성하는 공정과,
    상기 제 2 도전층을 형성한 후, 상기 마스크층을 제거함으로써 상기 제 1 도전층을 패터닝하여, 상기 제 1 도전층과 상기 제 2 도전층을 적층하여 이루어지는 상기 본딩 패드를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 도전층을 형성하는 공정이 스퍼터링에 의해 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 스퍼터링이 티탄(Ti) 또는 크롬(Cr)을 스퍼터링하고, 이어서 구리(Cu)를 스퍼터링함으로써 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 반도체 소자로서, 상기 전극 단자를 제외한 부위의 상기 주면측에 질화실리콘(SiN) 또는 폴리이미드로 이루어지는 절연층이 형성된 것을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 2 도전층을 형성하는 공정이 복수의 금속층을 적층함으로써 행해지고, 상기 금속층의 적층막의 최상층이 금(Au) 또는 팔라듐(Pd)으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 금속층의 적층막으로서, 구리(Cu)／니켈(Ni)／금(Au)층, 티탄·텅스텐(TiW)／금(Au)층, 또는 니켈(Ni)／팔라듐(Pd)층 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 1 항 내지 제 5 항 중 어느 한 항에 기재된 반도체 장치의 제조 방법에 의해 제조된 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 기재된 반도체 소자가 배선 기판 위에 고착되고, 상기 반도체 소자 위의 재배선층의 본딩 패드와, 상기 배선 기판의 본딩 패드가 와이어 본딩된 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 반도체 소자 위에 다른 반도체 소자가 적층되고, 상기 다른 반도체 소자의 전극 단자와 상기 재배선층이 전기적으로 접속된 것을 특징으로 하는 반도체 장치.
  14. 반도체 소자의 전극 단자가 설치된 주면측에 상기 전극 단자를 전기적으로 인출하는 배선 및 본딩 패드를 구비한 재배선층이 설치되고, 상기 배선이 상기 본딩 패드보다 얇은 두께인 것을 특징으로 하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100650762B1 (ko) * 2005-10-25 2006-11-27 주식회사 하이닉스반도체 패드 재배열 패키지 제조 방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7098528B2 (en) * 2003-12-22 2006-08-29 Lsi Logic Corporation Embedded redistribution interposer for footprint compatible chip package conversion
WO2005093834A1 (ja) * 2004-03-25 2005-10-06 Nec Corporation チップ積層型半導体装置
US7230450B2 (en) * 2004-05-18 2007-06-12 Intel Corporation Programming semiconductor dies for pin map compatibility
US7508261B2 (en) * 2005-01-19 2009-03-24 Micro-Mobio, Inc. Systems of miniaturized compatible radio frequency wireless devices
US7531426B2 (en) * 2005-08-19 2009-05-12 Honeywell International Inc. Approach to high temperature wafer processing
JP5296963B2 (ja) * 2005-12-21 2013-09-25 エルピーダメモリ株式会社 多層配線半導体集積回路、半導体装置
JP5388422B2 (ja) * 2007-05-11 2014-01-15 スパンション エルエルシー 半導体装置及びその製造方法
KR100916695B1 (ko) * 2007-10-12 2009-09-11 네패스 피티이 리미티드 반도체 패키지 및 그 제조 방법
TW200930173A (en) * 2007-12-31 2009-07-01 Phoenix Prec Technology Corp Package substrate having embedded semiconductor element and fabrication method thereof
JP2009246218A (ja) 2008-03-31 2009-10-22 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2010147051A (ja) * 2008-12-16 2010-07-01 Renesas Technology Corp 半導体集積回路装置および半導体集積回路装置の製造方法
JP2010171386A (ja) * 2008-12-26 2010-08-05 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7927919B1 (en) * 2009-12-03 2011-04-19 Powertech Technology Inc. Semiconductor packaging method to save interposer
JP2014049501A (ja) * 2012-08-29 2014-03-17 Renesas Electronics Corp 半導体装置の製造方法
JP2013219385A (ja) * 2013-06-21 2013-10-24 Renesas Electronics Corp 半導体装置
US10087527B2 (en) * 2014-04-30 2018-10-02 Wistron Neweb Corp. Method of fabricating substrate structure and substrate structure fabricated by the same method
JP2016029681A (ja) * 2014-07-25 2016-03-03 イビデン株式会社 多層配線板及びその製造方法
JP6473595B2 (ja) 2014-10-10 2019-02-20 イビデン株式会社 多層配線板及びその製造方法
KR102422460B1 (ko) 2017-08-22 2022-07-19 삼성전자주식회사 반도체 소자
JP2019212934A (ja) * 2019-09-20 2019-12-12 大日本印刷株式会社 表示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62213261A (ja) * 1986-03-14 1987-09-19 Canon Inc 長尺素子アレイ部材
JP2710174B2 (ja) * 1991-06-27 1998-02-10 日本電気株式会社 一次元イメージセンサ
KR100274333B1 (ko) * 1996-01-19 2001-01-15 모기 쥰이찌 도체층부착 이방성 도전시트 및 이를 사용한 배선기판
TW480636B (en) * 1996-12-04 2002-03-21 Seiko Epson Corp Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment
AU4726397A (en) * 1997-10-30 1999-05-24 Hitachi Limited Semiconductor device and method for manufacturing the same
JP3502800B2 (ja) * 1999-12-15 2004-03-02 新光電気工業株式会社 半導体装置の製造方法
US6562657B1 (en) * 2000-08-22 2003-05-13 Charles W. C. Lin Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100650762B1 (ko) * 2005-10-25 2006-11-27 주식회사 하이닉스반도체 패드 재배열 패키지 제조 방법

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Publication number Publication date
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