TW202109769A - 半導體裝置 - Google Patents

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Abstract

實施形態提供一種能夠有效地佈局配線之半導體裝置及其製造方法。  根據一實施形態，半導體裝置具備：第1基板；及邏輯電路，其設置於上述第1基板上。上述裝置進而具備：記憶單元，其設置於上述邏輯電路之上方；及第2基板，其設置於上述記憶單元之上方。上述裝置進而具備接合墊，該接合墊設置於上述第2基板之上方，電性連接於上述邏輯電路。上述裝置進而具備配線，該配線設置於上述第2基板之上方，電性連接於上述記憶單元，包含資料訊號線、控制電壓線、及電源線中之至少1者。

Description

半導體裝置
本發明之實施形態係關於一種半導體裝置及其製造方法。
由於半導體裝置、例如三維記憶體通常具備較多配線，故有效地佈局該等配線於設計上較為重要。例如，要求佈局能夠實現雜訊降低、低電阻化、高速化等。
實施形態提供一種能夠有效地佈局配線之半導體裝置及其製造方法。
根據一實施形態，半導體裝置具備：第1基板；及邏輯電路，其設置於上述第1基板上。上述裝置進而具備：記憶單元，其設置於上述邏輯電路之上方，第2基板，其設置於上述記憶單元之上方。上述裝置進而具備接合墊，該接合墊設置於上述第2基板之上方，電性連接於上述邏輯電路。上述裝置進而具備配線，該配線設置於上述第2基板之上方，電性連接於上述記憶單元，包含資料訊號線、控制電壓線、及電源線中之至少1者。
上述接合墊與上述配線較理想為包含於設置於上述第2基板之上方之相同之配線層。
上述半導體裝置較理想為進而具備絕緣膜，該絕緣膜設置於上述配線之上表面，且具有使上述接合墊之上表面露出之開口部。
上述記憶單元較理想為設置於上述邏輯電路之上方。
上述配線較理想為用於向上述半導體裝置傳輸輸入訊號或自上述半導體裝置傳輸輸出訊號，用於向上述記憶單元供給控制電壓，或用於向上述半導體裝置供給電源電力。
上述配線較理想為設置於與上述接合墊成為非接觸之位置或者與上述接合墊接觸之位置。
根據實施形態，提供一種能夠有效地佈局配線之半導體裝置及其製造方法。
以下，參照圖式對本發明之實施形態進行說明。於圖1～圖10中，對同一或類似之構成標附同一符號，省略重複說明。
(第1實施形態)
圖1係表示第1實施形態之半導體裝置之構造之剖視圖。圖1之半導體裝置係記憶體陣列晶片1(以下，簡稱為陣列晶片1)與電路晶片2貼合而成之三維記憶體。
陣列晶片1具備：包含複數個記憶單元之記憶單元陣列11、記憶單元陣列11上之絕緣層12、絕緣層12上之基板13、基板13上之絕緣層14、記憶單元陣列11下之層間絕緣膜15、及層間絕緣膜15下之第1絕緣層16。絕緣層12、14例如為氧化矽膜或氮化矽膜。基板13例如為矽基板等半導體基板。基板13係第2基板之例。
電路晶片2設置於陣列晶片1下。符號S表示陣列晶片1與電路晶片2之貼合面。電路晶片2具備：第2絕緣層17、第2絕緣層17下之層間絕緣膜18、及層間絕緣膜18下之基板19。基板19例如為矽基板等半導體基板。基板19係第1基板之例。
圖1中，將平行於基板13之表面S1、S2或基板19之表面S3、S4且相互正交之2個方向分別定義為X方向及Y方向。此處，將相對於紙面垂直之方向設為Y方向。又，將其定義為垂直於基板13之表面S1、S2或基板19之表面S3、S4之Z方向。本說明書中，朝向紙面之上方為+Z方向，朝向紙面之下方為-Z方向。-Z方向可與重力方向一致，亦可不一致。
陣列晶片1具備複數個字線WL、源極側選擇閘極SGS、汲極側選擇閘極SGD、及源極線SL作為記憶單元陣列11內之電極層。記憶單元陣列11包括階梯構造部21。如圖1所示，各字線WL之端部經由接觸插塞22與字配線層23電性連接，源極側選擇閘極SGS經由接觸插塞24與源極側選擇閘極配線層25電性連接。進而，汲極側選擇閘極SGD經由接觸插塞26與汲極側選擇閘極配線層27電性連接，源極線SL經由接觸插塞29與源極配線層30電性連接。貫通字線WL、源極側選擇閘極SGS、汲極側選擇閘極SGD、及源極線SL之柱狀部CL經由插塞28與位線BL電性連接，且亦與基板13電性連接。
電路晶片2於基板19上具備複數個電晶體31。各電晶體31具備：閘極電極32，其經由閘極絕緣膜設置於基板19上；及未圖示之源極擴散層及汲極擴散層，其設置於基板19內。電路晶片2進而具備：複數個插塞33，其設置於該等電晶體31之源極擴散層或汲極擴散層上；配線層34，其設置於該等插塞33上，包含複數個配線；及配線層35，其設置於配線層34上，包含複數個配線。電路晶片2進而具備：複數個通孔插塞36，其設置於配線層35上；及複數個第2金屬焊墊37，其於第2絕緣層17內設置於該等通孔插塞36上。電路晶片2作為控制陣列晶片1之控制電路(邏輯電路)發揮功能。
陣列晶片1具備：複數個第1金屬焊墊41，其分別對應設置於第1絕緣層16內之複數個第2金屬焊墊37上；複數個通孔插塞42，其分別對應設置於該等複數個第1金屬焊墊41上；及配線層43，其包含分別對應設置於該等通孔插塞42上之複數個配線。本實施形態之各字線WL或各位線BL與配線層43內之對應之配線電性連接。陣列晶片1進而具備：第1插塞44，其設置於層間絕緣膜15及絕緣層12內，且設置於配線層43上；第2插塞46，其經由絕緣膜45設置於基板13及絕緣層14內，且設置於第1插塞44上；及焊墊47，其設置於絕緣層14上，且設置於第2插塞46上。焊墊47係本實施形態之半導體裝置之外部連接焊墊(接合墊)，能夠經由焊錫球、金屬凸塊、接合線等連接於安裝基板或其他裝置。
再者，本實施形態中，於層間絕緣膜15之下表面形成有第1絕緣層16，但第1絕緣層16亦可包含於層間絕緣膜15而一體化。同樣地，本實施形態中，於層間絕緣膜18之上表面形成有第2絕緣層17，但第2絕緣層17亦可包含於層間絕緣膜18而一體化。
圖2係表示第1實施形態之柱狀部之構造之剖視圖。
如圖2所示，記憶單元陣列11具備交替地積層於層間絕緣膜15上之複數個字線WL與複數個絕緣層51。各字線WL例如為W(鎢)層。各絕緣層51例如為氧化矽膜。
柱狀部CL依次具備阻擋絕緣膜52、電荷儲存層53、隧道絕緣膜54、溝道半導體層55、及芯絕緣膜56。電荷儲存層53例如為氮化矽膜，介隔阻擋絕緣膜52形成於字線WL及絕緣層51之側面。溝道半導體層55例如為矽層，介隔隧道絕緣膜54形成於電荷儲存層53之側面。阻擋絕緣膜52、隧道絕緣膜54、及芯絕緣膜56之例係氧化矽膜或金屬絕緣膜。
圖3係用以對第1實施形態之半導體裝置之製造方法之一步驟進行說明之剖視圖。
圖3表示包含複數個陣列晶片1之陣列晶圓W1、及包含複數個電路晶片2之電路晶圓W2。陣列晶圓W1亦稱為記憶晶圓，電路晶圓W2亦稱為CMOS(complementary metal oxide semiconductor，互補金屬氧化物半導體)晶圓。陣列晶圓W1包括形成於基板13之記憶單元陣列11等，電路晶圓W2包括形成於基板19之電晶體31等。
首先，藉由機械壓力將陣列晶圓W1與電路晶圓W2貼合。藉此，第1絕緣層16與第2絕緣層17接著。其次，於400℃下對陣列晶圓W1及電路晶圓W2進行退火。藉此，第1金屬焊墊41與第2金屬焊墊37接合。
其後，藉由CMP(Chemical Mechanical Polishing，化學機械拋光法)使基板13、19薄膜化後，將陣列晶圓W1及電路晶圓W2切割成複數個晶片。如此，製造出圖1之半導體裝置。再者，絕緣層14、絕緣膜45、第2插塞46、及焊墊47例如於基板13薄膜化後形成於基板13上或基板13內。
再者，於本實施形態中，將陣列晶圓W1與電路晶圓W2貼合，但亦可改為將陣列晶圓W1彼此貼合，使電路晶片2與其分開設置。參照圖1～圖3於以上所述之內容、或參照圖4～圖10於以下所述之內容亦能夠應用於陣列晶圓W1彼此之貼合。
另外，陣列晶圓W1於本實施形態中包含三維記憶體之記憶單元陣列11，但亦可代替為包含二維記憶體之記憶單元陣列。
又，圖1示出第1絕緣層16與第2絕緣層17之分界面、及第1金屬焊墊41與第2金屬焊墊37之分界面，但通常於上述退火後觀察不到該等分界面。然而，該等分界面所處之位置能夠藉由檢測例如第1金屬焊墊41之側面或第2金屬焊墊37之側面之傾斜、或第1金屬焊墊41之側面與第2金屬焊墊37之位置偏移而推定。
圖4係表示第1實施形態之半導體裝置之構造之其他剖視圖，自與圖1不同之觀點表示第1實施形態之半導體裝置。圖1示出設置於配線層43上之1組第1插塞44、絕緣膜45、及第2插塞46，相對於此，圖4示出設置於配線層43上之4組第1插塞44、絕緣膜45、及第2插塞46。
圖4進而示出形成於絕緣層14上之配線層20。配線層20例如為Al(鋁)層等金屬導電層。配線層20包含將基板13與基板19之間之某部分與其他部分電性連接之配線(路由配線)48。圖4中，1組第1及第2插塞44、46電性連接於配線48之一端部，另1組第1及第2插塞44、46電性連接於配線48之另一端部。圖4之配線48經由該等端部電性連接於電路晶片2內之邏輯電路。
本實施形態之配線層20不僅包含配線48，而且包含焊墊47。即，本實施形態之焊墊47與配線48由相同之配線層20形成。藉此，能夠簡單地形成焊墊47與配線48。於本實施形態中，將陣列晶圓W1與電路晶圓W2貼合後(參照圖3)，於基板13上依次形成絕緣層14與配線層20，藉由蝕刻對配線層20進行加工，自配線層20形成焊墊47與配線48。
再者，為了容易理解說明，圖4中示出焊墊47之上表面與配線48之上表面之間之階差，但亦可不設置此種階差。又，配線48於本實施形態中設置於與焊墊47成為非接觸之位置，但亦可如下述實施形態般設置於與焊墊47接觸之位置。是否將配線48設置於與焊墊47接觸之位置係根據例如訊號線(資料訊號線)、控制電壓線、電源線等配線48之用途而決定。
圖4進而示出形成於配線層20上之鈍化膜49。鈍化膜49例如為氧化矽膜等絕緣膜。鈍化膜49覆蓋配線48之上表面，且具有使焊墊47之上表面露出之開口部P。藉此，能夠用鈍化膜49保護配線48、或將焊錫球、金屬凸塊、接合線等連接於開口部P內之焊墊47。
圖4之焊墊47配置於2組第1及第2插塞44、46上，經由該等插塞電路電性連接於晶片2內之邏輯電路。再者，該等插塞之形狀之詳情將於以下進行敍述。
圖5係表示第1實施形態之半導體裝置之構造之俯視圖。圖4表示沿著圖5中之I-I'線之截面。為了便於說明，將於不同之XY截面內之各構成要素均彙總圖示於圖5之俯視圖中。關於構成要素彼此之詳細之位置關係，請參照圖4之剖視圖等。
圖5示出構成記憶單元陣列11之4個記憶體面(plane)61。記憶單元陣列11具備複數個記憶單元，該等記憶單元於被稱為記憶體面61之各單位中動作。具體而言，對記憶單元之寫入動作、讀出動作、刪除動作於各記憶體面61中進行。圖5進而示出為該等記憶體面61而設置之8個列解碼器62、4個資料處理電路63、及2個控制電壓產生電路64。列解碼器62、資料處理電路63、及控制電壓產生電路64位於陣列晶片1內之記憶單元陣列11附近或電路晶片2內之邏輯電路內。
列解碼器62對記憶單元陣列11之字線WL等控制配線施加控制電壓。此種控制電壓之例係寫入電壓(VPRG)、刪除電壓(VERASE)、中間電壓(VPASS)、源極電壓(VSL)等。控制電壓由控制電壓產生電路64產生，並向列解碼器62供給。
資料處理電路63處理對半導體裝置之輸入訊號、或來自半導體裝置之輸出訊號。此種訊號之例係資料訊號(DQ)、晶片賦能訊號(CEn)、讀出賦能訊號(REn)、寫入賦能訊號(WEn)、位址閂賦能訊號(ALE)、指令閂賦能訊號(CLE)等。
與圖4同樣地，圖5中進而示出配線層20中包含之焊墊47與配線48。作為一例，圖5中示出10個焊墊47、及符號A1～A8、B1、B2所示之10條配線48。配線48亦適當記為｢配線A1～A8、B1、B2｣。圖5進而模式性地示出電性連接於該等配線48之第2插塞46之位置。
符號Wx表示各焊墊47之X方向之寬度，符號Wy表示各焊墊47之Y方向之寬度，符號W表示各配線48之寬度。本實施形態之配線48之寬度W設定為較焊墊47之寬度Wx、Wy細(W＜Wx、W＜Wy)。再者，各焊墊47之寬度Wx、Wy之值亦可彼此不同。同樣地，各配線48之寬度W之值亦可彼此不同。
配線A1～A8將1個資料處理電路63與另一資料處理電路63電性連接，用於傳輸上述輸入訊號或輸出訊號。該等配線A1～A8於Y方向上延伸，配線A1～A8之寬度W相當於配線A1～A8之X方向之長度。
配線B1、B2將1個控制電壓產生電路64與2個列解碼器62電性連接，用於向列解碼器62供給控制電壓產生電路64所產生之控制電壓。該等配線B1、B2具備於X方向上延伸之第1部分、及於Y方向上延伸之第2部分。配線B1、B2之寬度W於第1部分中相當於配線B1、B2之Y方向之長度，於第2部分中相當於配線B1、B2之X方向之長度。
圖5模式性地以圓形表示該等配線48中之與第2插塞46相接之部分(於圖之例中為配線48之端部)。但請注意，該等圓形係為了容易理解第2插塞46之位置而示出，並不表示配線48之形狀。各配線48經由第2插塞46電性連接於列解碼器62、資料處理電路63、控制電壓產生電路64等。本實施形態之各配線48之寬度W於與第2插塞46相接之部分及其他部分不變，係固定的。
圖6及圖7係表示第1實施形態之第2插塞46之構造之剖視圖。
圖4示出4條第1插塞44，該等第1插塞44各自如圖6或圖7所示，亦可由複數條細插塞構成。圖6示出設置於焊墊47下且由複數條細插塞V1所構成之第1插塞44。圖7示出設置於配線48下且由複數條細插塞V2所構成之第1插塞44。
根據本實施形態，藉由用複數條細插塞構成各第1插塞44，與用1條細插塞構成之情形相比，能夠降低電阻。
如圖6所示，焊墊47下之2條第1插塞44由複數條插塞V1所構成。該焊墊47下之2條第1插塞44例如由100條插塞V1所構成。又，如圖7所示，配線48下之2條第1插塞44各自由複數條插塞V2所構成。該配線48下之2條第1插塞44各自例如由50條插塞V2所構成。於此情形時，本實施形態之半導體裝置中，於焊墊47下具備1組插塞V1，於配線48下具備2組插塞V2，1組插塞V1包含100條插塞V1，1組插塞V2包含50條插塞V2。後者之條數少於前者之條數之理由在於：配線48之寬度W較焊墊47之寬度Wx、Wy細。
再者，各第2插塞46與第1插塞44同樣地，亦可由複數條細插塞構成。
圖8係表示第1實施形態之半導體裝置之構成之電路圖。
圖8示出構成記憶單元陣列11之複數個記憶體面61、及為該等記憶體面61而設置之複數個列解碼器62、複數個SA/DL部71、複數個XDL部72及複數個YLOG部73。圖8進而示出串聯電路74、I/O(Input/Output，輸入/輸出)電路75、低電壓產生電路81、高電壓產生電路82、列控制電路83、及行控制電路84。該等位於陣列晶片1內之記憶單元陣列11附近或電路晶片2內之邏輯電路內。圖8進而示出本實施形態之半導體裝置中包含之控制器3。
各SA/DL部71係感測於記憶體面61之位線BL讀出之資料之感測放大器電路及資料鎖存電路。各XDL部72係儲存自SA/DL部71或I/O電路75發送之資料之資料鎖存電路。各YLOG部73將行位址解碼，基於解碼結果選擇XDL部72內之鎖存電路。串聯電路74提供複數個記憶體面61共用之串聯匯流排等，I/O電路75與控制器3之間授受上述輸入訊號或輸出訊號。
低電壓產生電路81與高電壓產生電路82構成上述控制電壓產生電路64，分別產生用作控制電壓之低電壓與高電壓。列控制電路83與行控制電路84分別實施與各記憶體面61之列或行相關之控制。
本實施形態之配線A1～A8(參照圖5)例如用於在I/O電路75與XDL部72之間授受輸入訊號或輸出訊號。又，本實施形態之配線B1、B2(參照圖5)例如用於自低電壓產生電路81或高電壓產生電路82向列解碼器62供給控制電壓。
以下，參照圖4及圖5，詳細地對本實施形態之半導體裝置進行說明。
如圖4所示，本實施形態之半導體裝置中，於較記憶單元陣列11或邏輯電路高之位置具備焊墊47，於焊墊47之附近保留有配置構造物之空間。於此，於本實施形態中，於焊墊47之附近配置配線48，將該配線48用作訊號線或控制電壓線。
由此，根據本實施形態，能夠如以下之例般於半導體裝置內有效率地配置配線。例如，藉由將某配線作為配線48配置於基板13之上方，而非基板13與基板19之間，能夠緩和基板13與基板19之間之配線之擁擠。又，於將配線48用作訊號線之情形時，由於配線48位於不容易受到雜訊之影響之基板13之上方，故能夠降低訊號線內之訊號之雜訊。又，藉由減少基板13與基板19之間之配線之條數，能夠減少基板13與基板19之間之配線層之數量，其結果，能夠使半導體裝置之厚度變薄、或藉由縮短配線之長度而使半導體裝置之動作高速化。又，於將配線48用作控制電壓線之情形時，藉由活用空間之餘裕使配線48變粗，能夠降低配線電阻對控制電壓之影響。
再者，本實施形態之配線48由與焊墊47相同之配線層20形成，但只要配線48與焊墊47於同一面上(此處為絕緣層14上)，則亦可為藉由各不相同之製程而形成之其他配線層20形成。但，如上所述，若於例如焊墊47之形成步驟中，配線48亦同時形成為同一配線層20，則可獲得能夠使半導體裝置之製造步驟簡略化之優點。
如上所述，根據本實施形態，藉由於基板13之上方不僅配置焊墊47，且亦配置配線48，能夠於半導體裝置內有效地佈局配線。
(第2實施形態)
圖9係表示第2實施形態之半導體裝置之構造之剖視圖。
圖9表示與圖4同樣之剖視圖。但，圖4之配線48設置於與焊墊47成為非接觸之位置，相對於此，圖9之配線48設置於與焊墊47接觸之位置。本實施形態之配線48與第1實施形態同樣地，由與焊墊47相同之配線層20形成，但亦可由與焊墊47不同之配線層20形成。再者，為了容易理解說明，圖9中示出焊墊47之上表面與配線48之上表面之間之階差，但亦可不設置此種階差。
圖10係表示第2實施形態之半導體裝置之構造之俯視圖。圖9表示沿著圖10中之J-J'線之截面。但請注意，圖9中，為了容易理解說明，配線48下之第2插塞46之位置與圖10不同。
圖10與圖9同樣地，示出配線層20中包含之焊墊47與配線48。圖10作為一例，示出10個焊墊47、及符號C1、C2所示之2條配線48。該等焊墊47包含2個電源墊47a、47b。配線48亦適當記為｢配線C1、C2｣。圖10進而模式性地示出電性連接於該等配線48之第2插塞46之位置。
符號Wx表示各焊墊47之X方向之寬度，符號Wy表示各焊墊47之Y方向之寬度，符號W表示各配線48之寬度。本實施形態之配線48之寬度W與第1實施形態同樣地，設定為較焊墊47之寬度Wx、Wy窄(W＜Wx、W＜Wy)。再者，各焊墊47之寬度Wx、Wy之值亦可彼此不同。同樣地，各配線48之寬度W之值亦可彼此不同。
配線C1將電源焊墊47a與半導體裝置之周邊電路電性連接，用於向半導體裝置供給電源電力。同樣地，配線C2將電源墊47b與半導體裝置之周邊電路電性連接，用於向半導體裝置供給電源電力。該等配線C1、C2具備於X方向上延伸之第1部分、及於Y方向上延伸之第2部分。配線C1、C2之寬度W於第1部分中相當於配線C1、C2之Y方向之長度，於第2部分中相當於配線C1、C2之X方向之長度。
配線C1、C2之例係供給接地電壓(VSS電壓)、或電源電壓(VDD電壓)、或其他電源電壓(VDDQ電壓)之電源線。例如，配線C1係VSS電壓線，配線C2係VDD電壓線。於此情形時，電源焊墊47a用於對半導體裝置施加VSS電壓，電源焊墊47b用於對半導體裝置施加VDD電壓。
圖10模式性地以圓形表示電性連接於該等配線48之第2插塞46之位置。但請注意，該等圓形係為了容易理解第2插塞46之位置而示出，並不表示第2插塞46之形狀。各配線48經由該等第2插塞46電性連接於半導體裝置之周邊電路等。本實施形態之各配線48之寬度W於該等第2插塞46之正上方之部分及其他部分設定為相同之值。再者，請注意，本實施形態之半導體裝置中，於各焊墊47下亦具備第2插塞46(參照圖9)。
根據本實施形態，與第1實施形態同樣地，能夠於半導體裝置內有效率地配置配線。例如，於將配線48用作電源線之情形時，藉由活用空間之餘裕使配線48變粗，能夠降低配線電阻對電源電力之影響。
再者，圖5所示之配線48之配置與圖10所示之配線48之配置亦可一同應用於相同之半導體裝置。又，第1實施形態或第2實施形態之半導體裝置係由2片晶圓(陣列晶圓W1及電路晶圓W2)所製造之三維記憶體，但該等實施形態亦能夠應用於由1片晶圓所製造之半導體裝置、或三維記憶體以外之半導體裝置。
以上對若干實施形態進行了說明，但該等實施形態僅係作為示例而提出，並不意圖限定發明之範圍。本說明書中說明之新穎之裝置及方法能夠以其他各種形態實施。又，對於本說明書中說明之裝置及方法之形態，能夠於不脫離發明之主旨之範圍內進行各種省略、替換、變更。隨附之申請專利範圍及其均等之範圍意圖包含發明之範圍或主旨中包含之此種形態或變形例。
[相關申請案]  本申請案享有以日本專利申請案2019-37626號(申請日：2019年3月1日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:陣列晶片 2:電路晶片 3:控制器 11:記憶單元陣列 12:絕緣層 13:基板 14:絕緣層 15:層間絕緣膜 16:第1絕緣層 17:第2絕緣層 18:層間絕緣膜 19:基板 20:配線層 21:階梯構造部 22:接觸插塞 23:字配線層 24:接觸插塞 25:源極側選擇閘極配線層 26:接觸插塞 27:汲極側選擇閘極配線層 28:插塞 29:接觸插塞 30:源極配線層 31:電晶體 32:閘極電極 33:插塞 34:配線層 35:配線層 36:通孔插塞 37:第2金屬焊墊 41:第1金屬焊墊 42:通孔插塞 43:配線層 44:第1插塞 45:絕緣膜 46:第2插塞 47:焊墊 47a:電源焊墊 47b:電源焊墊 48:配線 49:鈍化膜 51:絕緣層 52:阻擋絕緣膜 53:電荷儲存層 54:隧道絕緣膜 55:溝道半導體層 56:芯絕緣膜 61:記憶體面(記憶單元陣列) 62:列解碼器 63:資料處理電路 64:控制電壓產生電路 71:SA/DL部 72:XDL部 73:YLOG部 74:串聯電路 75:I/O電路 81:低電壓產生電路 82:高電壓產生電路 83:列控制電路 84:行控制電路 A1～A8,B1,B2:配線 P:開口部 S:貼合面 S1,S2,S3,S4:表面 V1:插塞 V2:插塞 W:寬度 Wx:寬度 Wy:寬度 X,Y,Z:方向
圖1係表示第1實施形態之半導體裝置之構造之剖視圖。  圖2係表示第1實施形態之柱狀部之構造之剖視圖。  圖3係用以對第1實施形態之半導體裝置之製造方法之一步驟進行說明之剖視圖。  圖4係表示第1實施形態之半導體裝置之構造之其他剖視圖。  圖5係表示第1實施形態之半導體裝置之構造之俯視圖。  圖6及圖7係表示第1實施形態之第2插塞之構造之剖視圖。  圖8係表示第1實施形態之半導體裝置之構成之電路圖。  圖9係表示第2實施形態之半導體裝置之構造之剖視圖。  圖10係表示第2實施形態之半導體裝置之構造之俯視圖。
46:第2插塞
47:焊墊
48:配線
61:記憶體面(記憶單元陣列)
62:列解碼器
63:資料處理電路
64:控制電壓產生電路
A1~A8,B1,B2:配線
W:寬度
Wx:寬度
Wy:寬度
X,Y,Z:方向

Claims (6)

  1. 一種半導體裝置，其具備： 電路晶片，其具有第1基板及設置於上述第1基板的上表面之邏輯電路； 陣列晶片，其具有：設置於上述電路晶片之上方且與上述邏輯電路電性連接之第1配線層、設置於上述第1配線層之上方之記憶單元、設置於上述記憶單元之上方之第2基板、及設置於上述第2基板與上述第1配線層之間且於第1方向延伸之第1插塞，且貼合於上述電路晶片； 複數個金屬焊墊，其設置於上述電路晶片與上述陣列晶片之貼合面，並將上述邏輯電路與上述記憶單元電性連接； 接合墊，其設置於上述第2基板之上方；及 第2插塞，其於上述第1方向貫通上述第2基板而延伸，且將上述接合墊與上述第1插塞連接； 上述第1插塞於上端具有與上述第1方向交叉之第2方向上之第1寬度； 上述第1寬度較上述第1插塞之上述第2方向上之最大寬度小； 上述第2插塞於上端具有上述第2方向上之第2寬度；且 上述第1寬度較上述第2寬度小。
  2. 一種半導體裝置，其具備： 電路晶片，其具有第1基板及設置於上述第1基板的上表面之邏輯電路； 陣列晶片，其具有：設置於上述電路晶片之上方且與上述邏輯電路電性連接之第1配線層、設置於上述第1配線層之上方之記憶單元、設置於上述記憶單元之上方之第2基板、及設置於上述第2基板與上述第1配線層之間且於第1方向延伸之第1插塞，且貼合於上述電路晶片； 複數個金屬焊墊，其設置於上述電路晶片與上述陣列晶片之貼合面，並將上述邏輯電路與上述記憶單元電性連接； 接合墊，其設置於上述第2基板之上方； 第2插塞，其於上述第1方向貫通上述第2基板而延伸，且將上述接合墊與上述第1插塞連接；及 第1絕緣膜，其包圍上述第2插塞之外周，且上述第2基板包圍其外周； 上述第1插塞於上端具有與上述第1方向交叉之第2方向上之第1寬度； 上述第1寬度較上述第1插塞之上述第2方向上之最大寬度小； 上述第1絕緣膜之外周於下端具有上述第2方向上之第2寬度；且 上述第1寬度較上述第2寬度小。
  3. 如請求項1或2之半導體裝置，其進而具備配線，上述配線設置於上述第2基板之上方，經由上述複數個金屬焊墊之中之一部分而電性連接於上述記憶單元，上述配線包含資料信號線、控制電壓線及電源線之中之至少一者； 上述接合墊及上述配線被包含於設置於上述第2基板之上方之相同配線層。
  4. 如請求項1或2之半導體裝置，其進而具備絕緣膜，上述絕緣膜設置於上述配線之上表面，且具有使上述接合墊之上表面露出之開口部。
  5. 如請求項1或2之半導體裝置，其中上述配線設置於與上述接合墊成為非接觸之位置。
  6. 如請求項1或2之半導體裝置，其中上述配線設置於與上述接合墊接觸之位置。
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