CN113129970A - 包括页缓冲器的半导体存储器装置 - Google Patents

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Abstract

包括页缓冲器的半导体存储器装置。一种半导体存储器装置包括：多个页缓冲器，所述多个页缓冲器限定在基板的有源区域中；以及多条布线，所述多条布线设置在页缓冲器上方，并且通过触点联接到缓冲器。所述多条布线可包括分别与触点联接的接触部分。所述多条布线可被配置成弯曲形状，使得接触部分朝着有源区域的中心线偏移。

Description

包括页缓冲器的半导体存储器装置
技术领域
各种实施方式总体上涉及半导体存储器装置，具体地，涉及一种包括页缓冲器的半导体存储器装置。
背景技术
易失性存储器装置具有较高的写速度和读速度，但是如果电源中断则可能丢失存储在其中的数据。非易失性存储器装置具有相对低的写速度和读速度，但是即使电源中断也可保持存储在其中的数据。因此，为了存储无论电源如何均应该保持的数据，常常使用非易失性存储器装置。
NAND闪存装置被广泛用在具有非易失性存储器的数据存储装置中。NAND闪存装置可使用多个页缓冲器来执行读取和输出存储在存储器单元中的数据所需的操作。
发明内容
各种实施方式涉及一种能够抑制页缓冲器与触点之间的联接故障的半导体存储器装置。
在实施方式中，一种半导体存储器装置可包括：多个页缓冲器，所述多个页缓冲器被限定在基板的多个有源区域中；以及多条布线，所述多条布线设置在所述多个页缓冲器上方，并且通过多个触点联接到所述多个页缓冲器。所述多条布线可包括联接到所述多个触点的多个接触部分。所述多条布线可弯曲以使得所述多个接触部分朝着有源区域的中心线偏移。
在实施方式中，一种半导体存储器装置可包括：多个晶体管，所述多个晶体管被限定在基板的有源区域中，并且配置多个页缓冲器；以及多条布线，所述多条布线设置在所述多个晶体管上方，并且通过多个触点联接到所述多个晶体管。所述多条布线中的每一条可包括至少两个笔直部分以及连接这些笔直部分的倾斜部分。相邻布线的笔直部分可以按第一间隔彼此间隔开，并且相邻布线的倾斜部分可以按小于第一间隔的第二间隔彼此间隔开。所述多个触点中的每一个可联接到所述多条布线中的每一条的所述至少两个笔直部分中的一个。联接到触点的笔直部分可被设置为比未与所述触点联接的其它笔直部分更靠近各个有源区域的中心线。
在实施方式中，一种半导体存储器装置可包括：存储器结构，其包括限定在第一基板上的存储器单元阵列；以及逻辑结构，其包括限定在第二基板上的逻辑电路。逻辑电路可包括：多个页缓冲器，所述多个页缓冲器限定在第二基板的有源区域中；以及多条布线，所述多条布线设置在所述多个页缓冲器上方，并且通过多个触点联接到所述多个页缓冲器。所述多条布线中的每一条可包括与所述多个触点联接的接触部分。所述多条布线可弯曲以使得接触部分朝着有源区域的中心线偏移。
附图说明
图1是示出根据本公开的实施方式的半导体存储器装置的表示的框图。
图2是示出图1所示的存储块之一的表示的等效电路图。
图3是示出图1所示的页缓冲器之一的表示的电路图。
图4是示出根据本公开的实施方式的页缓冲器的设置的表示的布局图。
图5是示出配置图4的页缓冲器的晶体管的表示的布局图。
图6是示出设置在图5的晶体管上方的布线和触点的表示的布局图。
图7是图6的部分A的放大布局图。
图8是示出根据本公开的实施方式的布线的倾斜部分的表示的布局图。
图9是帮助说明根据本公开的实施方式的布线的倾斜部分和笔直部分之间的关系的图的表示。
图10是示出根据本公开的实施方式的布线的倾斜部分的表示的布局图。
图11是示出与本公开有关的半导体存储器装置的表示的俯视图。
图12和图13是示出根据本公开的实施方式的半导体存储器装置的示例的横截面图。
图14是示意性地示出包括根据本公开的实施方式的半导体存储器装置的存储器系统的表示的框图。
图15是示意性地示出包括根据本公开的实施方式的半导体存储器装置的计算系统的表示的框图。
具体实施方式
本公开的优点和特征以及实现它们的方法将从以下参照附图描述的示例性实施方式的描述而变得显而易见。然而，本公开不限于本文所公开的示例性实施方式，而是可按照各种不同的方式实现。本公开的示例性实施方式向本领域技术人员传达本公开的范围。
描述本公开的实施方式的附图中给出的元件的图形、尺寸、比例、角度、数量仅仅是例示性的而非限制性的。贯穿说明书，相似的标号表示相似的元件。在描述本公开时，当确定已知现有技术的详细描述可能使本公开的主旨或清晰度模糊时，将省略其详细描述。将理解，除非另外具体地说明，否则说明书和权利要求中所使用的术语“包括”、“具有”、“包含”等不应被解释为限于之后列出的手段。在涉及单数名词(例如，“一个”、“一种”、“该”)时使用不定冠词或定冠词的情况下，除非另外具体地说明，否则冠词可包括该名词的复数。
即使没有明确说明，本公开的实施方式中的元件也应该被解释为包括误差容限。
另外，在描述本公开的组件时，可存在类似第一、第二、A、B、(a)和(b)使用的术语。这些仅是为了将一个组件与另一组件相区别，而非暗指或暗示组件的实质、次序、顺序或数量。另外，本公开的实施方式中的元件不受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，如本文所使用的，在本公开的技术构思内，第一元件可以是第二元件。
如果组件被描述为“连接”、“联接”或“链接”到另一组件，则可意指该组件不仅可直接“连接”、“联接”或“链接”，而且可经由第三组件间接“连接”、“联接”或“链接”。在描述位置关系时，例如“在元件B上的元件A”、“在元件B上方的元件A”、“在元件B下方的元件A”以及“在元件B旁边的元件A”，除非明确地使用术语“直接”或“紧挨”，否则另一元件C可设置在元件A和B之间。
本公开的各种示例性实施方式的特征可部分或全部联接、组合或分离。技术上，各种交互和操作是可能的。各种示例性实施方式可单独地实践或组合实践。
在附图中，与基板或源极板的顶表面平行并彼此交叉的两个方向分别被定义为第一方向FD和第二方向SD，从基板或源极板的顶表面垂直投影的方向被定义为第三方向TD。例如，第一方向FD可对应于字线的延伸方向和位线的排列方向，第二方向SD可对应于位线的延伸方向和字线的排列方向。第一方向FD和第二方向SD可彼此基本上垂直地交叉。第三方向TD可对应于与第一方向FD和第二方向SD垂直的方向。在以下描述中，术语“垂直”或“垂直方向”将按照与第三方向TD基本上相同的含义使用。在附图中，由箭头指示的方向及其相反方向表示相同的方向。以下，将参照附图详细描述本公开的实施方式的各种示例。
图1是示出根据本公开的实施方式的半导体存储器装置的表示的框图。
参照图1，根据本公开的实施方式的半导体存储器装置100可包括存储器单元阵列110、行解码器(X-DEC)121、页缓冲器电路122和外围电路(PERI电路)123。
存储器单元阵列110可包括多个存储块BLK。尽管未示出，各个存储块BLK可包括多个单元串。各个单元串可包括串联联接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。各个存储器单元可以是易失性存储器单元，或者可以是非易失性存储器单元。尽管本文的实施方式描述了作为垂直NAND闪存装置的半导体存储器装置，但是将理解，本公开的技术精神不限于此。
存储器单元阵列110可通过行线RL联接到行解码器121。行线RL可包括至少一条漏极选择线、多条字线和至少一条源极选择线。
行解码器121可响应于从外围电路123提供的行地址X_A而在存储器单元阵列110中所包括的存储块BLK当中选择任一个存储块。行解码器121可将从外围电路123提供的操作电压X_V传送至与在存储器单元阵列110中所包括的存储块BLK当中选择的存储块BLK联接的行线RL。
存储器单元阵列110可通过位线BL联接到页缓冲器电路122。页缓冲器电路122可包括分别联接到位线BL的多个页缓冲器PB。页缓冲器电路122可从外围电路123接收页缓冲器控制信号PB_C，并且可向外围电路123发送数据信号DATA以及从外围电路123接收数据信号DATA。页缓冲器电路122可响应于页缓冲器控制信号PB_C来控制布置在存储器单元阵列110中的位线BL。例如，页缓冲器电路122可通过响应于页缓冲器控制信号PB_C感测存储器单元阵列110的位线BL的信号来检测存储在存储器单元阵列110的存储器单元中的数据，并且可根据所检测的数据来将数据信号DATA发送到外围电路123。页缓冲器电路122可响应于页缓冲器控制信号PB_C来基于从外围电路123接收的数据信号DATA将信号施加到位线BL，并且由此，可将数据写在存储器单元阵列110的存储器单元中。页缓冲器电路122可将数据写在与由行解码器121启用的字线联接的存储器单元中或者从该存储器单元读取数据。
外围电路123可从半导体存储器装置100外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可向半导体存储器装置100外部的装置(例如，存储控制器)发送数据DATA以及从其接收数据DATA。外围电路123可基于命令信号CMD、地址信号ADD和控制信号CTRL来输出用于将数据写在存储器单元阵列110中或者从存储器单元阵列110读取数据的信号(例如，行地址X_A、页缓冲器控制信号PB_C等)。外围电路123可生成半导体存储器装置100中所需的包括操作电压X_V的各种电压。
行解码器121、页缓冲器电路122和外围电路123可配置逻辑电路120。逻辑电路120可设置在存储器单元阵列110下方。此结构可被定义为PUC(单元下外围)结构。存储器单元阵列110和逻辑电路120可在不同的晶圆上制造，然后可被结合和联接成一个。此结构可被定义为POC(单元上外围)结构。根据本公开的实施方式的半导体存储器装置100可包括PUC结构或POC结构。
图2是示出图1所示的存储块BLK之一的示例的等效电路图。
参照图2，存储块BLK可包括与多条位线BL对应的多个单元串CSTR以及公共源极线CSL。
各个单元串CSTR可联接在对应位线BL和公共源极线CSL之间。各个单元串CSTR可包括联接到公共源极线CSL的源极选择晶体管SST、联接到位线BL的漏极选择晶体管DST以及联接在源极选择晶体管SST和漏极选择晶体管DST之间的多个存储器单元MC。源极选择晶体管SST的栅极可联接到源极选择线SSL。存储器单元MC的栅极可分别联接到对应字线WL。漏极选择晶体管DST的栅极可联接到漏极选择线DSL。
源极选择线SSL、字线WL和漏极选择线DSL可设置或布置在与位线BL垂直的方向上。源极选择线SSL、字线WL和漏极选择线DSL可通过在垂直方向上层叠在基板的表面上而形成三维结构。
包括在存储块BLK中的存储器单元MC可被分成物理页单元或逻辑页单元。例如，共享字线WL并且联接到不同的单元串CSTR的存储器单元MC可配置一个物理页PG。这种页可以是读操作的基本单位。
尽管在图2中示出在各个单元串CSTR中设置一个漏极选择晶体管DST和一个源极选择晶体管SST，但是要注意的是，在各个单元串CSTR中可设置至少两个漏极选择晶体管或至少两个源极选择晶体管。
图3是示出图1所示的页缓冲器PB之一的表示的电路图。
参照图3，页缓冲器PB可包括第一感测电路1、锁存器2和第二感测电路3。
第一感测电路1可包括联接在位线BL和感测节点SO之间的第一NMOS晶体管N1。第一NMOS晶体管N1可响应于位线选择信号BLSEL而将位线BL和感测节点SO联接。
锁存器2可包括第一PMOS晶体管P1和第二PMOS晶体管P2以及第二NMOS晶体管N2至第六NMOS晶体管N6。具有共同联接的栅极的第一PMOS晶体管P1和第二NMOS晶体管N2可串联联接在电源电压Vdd和接地电压Vss之间，从而配置反相器INV1。具有共同联接的栅极的第二PMOS晶体管P2和第三NMOS晶体管N3可串联联接在电源电压Vdd和接地电压Vss之间，从而配置反相器INV2。反相器INV1和反相器INV2可反向并联联接在非反相节点Q和反相节点Qb之间以形成锁存结构。非反相节点Q可存储并保持锁存器2的非反相数据，反相节点Qb可存储并保持锁存器2的反相数据。
第四NMOS晶体管N4联接在感测节点SO和反相节点Qb之间，并且响应于传输信号MTRAN而根据存储在反相节点Qb中的数据值来改变感测节点SO的电位。第五NMOS晶体管N5联接在非反相节点Q和公共节点COM之间，并且可响应于第一控制信号MRST而将非反相节点Q和公共节点COM联接。第六NMOS晶体管N6联接在反相节点Qb和公共节点COM之间，并且可响应于第二控制信号MSET而将反相节点Qb和公共节点COM联接。
第二感测电路3可包括第七NMOS晶体管N7。第七NMOS晶体管N7联接在公共节点COM和接地电压Vss之间，并且可根据感测节点SO的电位而导通，以将接地电压Vss传送至公共节点COM。
图4是示出根据本公开的实施方式的页缓冲器的设置的表示的布局图。
参照图4，页缓冲器电路130可包括联接到多条位线BL的多个页缓冲器PB。由于归因于工艺小型化的位线BL的间距的减小，页缓冲器PB可在第一方向FD和第二方向SD上二维布置。在这种情况下，随着第二方向SD上的级数增加，半导体存储器装置100的尺寸可增加，从而增加制造成本。页缓冲器电路130的级数可被理解为布置在第二方向SD(例如，列方向)(也是位线BL延伸的方向)上的页缓冲器PB的数量。
为了减小半导体存储器装置100的尺寸，使用减少页缓冲器电路130的级数的方法。例如，页缓冲器电路130可被配置为使得级数从传统技术中的十六(16)改变为十二(12)。图4示出配置页缓冲器电路130的页缓冲器PB以具有十二(12)级和四列的矩阵的形式设置的示例，但要注意的是，本公开可以想到的实施方式不限于此。
在图4中，页缓冲器电路130中的四十八(48)个页缓冲器PB可配置三个页缓冲器输入/输出单元(以粗线环绕的区域)。各个页缓冲器输入/输出单元可包括八个偶数页缓冲器(PB Even0至PB Even7)和八个奇数页缓冲器(PB Odd0至PB Odd7)。尽管图4示出偶数页缓冲器PB Even0至PB Even7和奇数页缓冲器PB Odd0至PB Odd7在第二方向SD上交替地设置的情况，但要注意的是，本公开不限于此，其它布置方式也是可能的。
存储在各个页缓冲器输入/输出单元中所包括的八个偶数页缓冲器PB Even0至PBEven7中的数据可在数据输出时并行地同时输出。存储在各个页缓冲器输入/输出单元中所包括的八个奇数页缓冲器PB Odd0至PB Odd7中的数据可在数据输出时并行地同时输出。在实施方式中，当页缓冲器电路130配置有十二(12)级和四列时，各个页缓冲器输入/输出单元可设置在两列上方。
为了减小半导体存储器装置100的尺寸，使用减少页缓冲器电路130的级数，同时减小由页缓冲器PB在第二方向SD上的宽度限定的单元区域的宽度的方法。如果减小单元区域的宽度，则应该减小配置页缓冲器PB的晶体管在第二方向SD上的宽度，并且还应该减小通过触点联接到配置页缓冲器PB的晶体管的布线在第二方向SD上的间距。在这种情况下，配置页缓冲器PB的晶体管所在的有源区域与触点之间的交叠余量可能变得太紧。因此，可能发生触点未联接到有源区域的开路故障，或者随着触点与有源区域之间的接触面积减小，发生接触电阻变得异常高的故障的可能性可增加。
如果相邻触点之间的间隔窄，则触点形成工艺中使用的设备的极限性能(例如，曝光设备的极限分辨率)影响触点形成工艺期间的故障的可能性。
通过利用极端昂贵和高性能的设备代替触点形成工艺中使用的设备，可抑制或限制上述故障，但设备的成本增加了产品的价格，使得它们的竞争力不强。本公开的实施方式可提出一种半导体存储器装置，其能够抑制上述故障而无需极端昂贵的设备。
图5是示出配置图4的页缓冲器的晶体管的表示的布局图，图6是示出设置在图5的晶体管上方的布线和触点的表示的布局图。
参照图5，多个页缓冲器PB布置在第二方向SD(即，列方向)(也是位线BL延伸的方向)上。图5示出配置图4的页缓冲器电路130的页缓冲器PB当中的在第二方向SD上布置成一排的四个页缓冲器PB。
可在由页缓冲器PB在第二方向SD上的宽度限定的各个单元区域UA中设置有源区域ACT。单元区域UA也可被定义为由有源区域ACT在第二方向SD上的宽度限定的区域。例如，有源区域ACT在第二方向SD上的宽度d1可与单元区域UA的宽度基本上相同。
有源区域ACT可包括在第一方向FD上设置成一排的第一有源区域ACT1和第二有源区域ACT2。配置页缓冲器PB的多个NMOS晶体管N2、N3和N5至N7可被限定在第一有源区域ACT1和第二有源区域ACT2中。
详细地，在第二方向SD上横穿第一有源区域ACT1的第一选通线G1可被限定在基板(未示出)上，在该基板上还限定有第一有源区域ACT1和第二有源区域ACT2。第一选通线G1以及在第一选通线G1的相反侧限定在第一有源区域ACT1中的源极区域和漏极区域可配置页缓冲器PB的第七NMOS晶体管N7。第七NMOS晶体管N7的漏极区域可配置公共节点COM，并且第七NMOS晶体管N7的源极区域可联接到接地电压Vss。
在第二方向SD上横穿第二有源区域ACT2的第二选通线G2至第五选通线G5可被限定在基板上。第二选通线G2以及在第二选通线G2的相反侧限定在第二有源区域ACT2中的源极区域和漏极区域可配置页缓冲器PB的第六NMOS晶体管N6。第三选通线G3以及在第三选通线G3的相反侧限定在第二有源区域ACT2中的源极区域和漏极区域可配置页缓冲器PB的第五NMOS晶体管N5。第四选通线G4以及在第四选通线G4的相反侧限定在第二有源区域ACT2中的源极区域和漏极区域可配置页缓冲器PB的第二NMOS晶体管N2。第五选通线G5以及在第五选通线G5的相反侧限定在第二有源区域ACT2中的源极区域和漏极区域可配置页缓冲器PB的第三NMOS晶体管N3。
第六NMOS晶体管N6的漏极区域可配置反相节点Qb。第六NMOS晶体管N6和第五NMOS晶体管N5可共享源极区域。第六NMOS晶体管N6和第五NMOS晶体管N5的公共源极区域可配置公共节点COM。
第五NMOS晶体管N5和第二NMOS晶体管N2可共享漏极区域。第五NMOS晶体管N5和第二NMOS晶体管N2的公共漏极区域可配置非反相节点Q。第二NMOS晶体管N2和第三NMOS晶体管N3可共享源极区域。第二NMOS晶体管N2和第三NMOS晶体管N3的公共源极区域可联接到接地电压Vss。第三NMOS晶体管N3的漏极区域可配置反相节点Qb。
包括在页缓冲器PB中的第二NMOS晶体管N2可在第二方向SD上设置成一列。包括在页缓冲器PB中的第三NMOS晶体管N3也可在第二方向SD上设置成一列。第五NMOS晶体管N5和第六NMOS晶体管N6也可按照与第二NMOS晶体管N2和第三NMOS晶体管N3相同的方式设置。因此，布置在第二方向SD上的页缓冲器PB的非反相节点Q可在第二方向SD上设置成一列，并且布置在第二方向SD上的页缓冲器PB的反相节点Qb可在第二方向SD上设置成一列。
参照图5和图6，多条布线W1被限定在配置页缓冲器PB的NMOS晶体管N2、N3和N5至N7上方的布线层中。布线W1可通过触点CNT1联接到NMOS晶体管N2、N3和N5至N7。布线W1可包括布线W1_Q、W1_Qb、W1_COM、W1_SO和W1_VSS。布线W1_Q表示联接到非反相节点Q的非反相数据线，布线W1_Qb表示联接到反相节点Qb的反相数据线，布线W1_VSS表示传送接地电压Vss的接地线，布线W1_COM表示联接到公共节点COM的公共线，布线W1_SO表示联接到感测节点SO的感测线。
标号VL表示在第二方向SD上彼此相邻的一对页缓冲器PB之间穿过的虚拟线。联接到在第二方向SD上彼此相邻的一对页缓冲器PB的公共线W1_COM可关于虚拟线VL对称设置。联接到在第二方向SD上彼此相邻的一对页缓冲器PB的感测线W1_SO也可关于虚拟线VL对称设置。
另一方面，联接到在第二方向SD上彼此相邻的一对页缓冲器PB的非反相数据线W1_Q不关于虚拟线VL对称设置。类似地，联接到在第二方向SD上彼此相邻的一对页缓冲器PB的反相数据线W1_Qb也不关于虚拟线VL对称设置。在所有页缓冲器PB中，非反相数据线W1_Q和反相数据线W1_Qb的顺序可相同。例如，在各个页缓冲器PB中，反相数据线W1_Qb和非反相数据线W1_Q可在第二方向SD上按升序设置。因此，非反相数据线W1_Q和反相数据线W1_Qb可在第二方向SD上交替地设置或布置。
图7是图6的部分A的放大布局图，图8是示出根据本公开的实施方式的布线的倾斜部分的表示的布局图。
参照图7，三条布线W1可设置在第二方向SD上彼此相邻的一对非反相数据线W1_Q之间。在第二方向SD上彼此相邻的一对非反相数据线W1_Q可彼此间隔开设置三条布线W1所需的宽度。
如上面参照图5所描述的，由于布置在第二方向SD上的页缓冲器PB的非反相节点Q在第二方向SD上设置成一列，所以联接到在第二方向SD上彼此相邻的页缓冲器PB的非反相节点Q的触点CNT1可在第二方向SD上设置成一列。当非反相数据线W1_Q之间的间隔窄时，联接到非反相数据线W1_Q的触点CNT1之间的间隔变窄，从而增加了触点形成工艺中的故障的可能性。
在实施方式中，通过以非反相数据线W1_Q和反相数据线W1_Qb的相同设置顺序来配置所有页缓冲器PB，非反相数据线W1_Q关于虚拟线VL不对称，结果非反相数据线W1_Q之间的间隔更宽，这有助于抑制在形成触点CNT1的工艺中可能发生的故障。
参照图6和图8，各条布线W1可包括笔直部分ST以及连接这些笔直部分ST的倾斜部分TI。笔直部分ST可在第一方向FD上延伸。倾斜部分TI可具有在与第一方向FD和第二方向SD交叉的倾斜方向上延伸的线的形状。触点CNT1可联接到布线W1的笔直部分ST之一。布线W1的笔直部分ST的与触点CNT1联接的部分可被定义为接触部分。
布线W1可被配置成弯曲形状，使得在各条布线W1的笔直部分ST当中，与未与触点CNT1联接的笔直部分ST相比，与触点CNT1联接的笔直部分ST在第二方向SD上朝着单元区域UA的中心线C偏移。图8的标号d2表示偏移量。
图9是帮助说明根据本公开的实施方式的布线的倾斜部分和笔直部分之间的关系的图的表示，图10是示出根据本公开的实施方式的布线的倾斜部分的结构的表示的布局图。
参照图9，由倾斜部分TI和笔直部分ST形成的角度可以是第一角度θ1。由正交于倾斜部分TI的法线和正交于笔直部分ST的法线形成的角度可以是第二角度θ2，并且第二角度θ2与第一角度θ1相同。倾斜部分TI的线宽度L1可被定义为笔直部分ST的线宽度L2与下式1中所表示的COSθ1的乘积。相邻倾斜部分TI之间的空间宽度S1可被定义为相邻笔直部分ST之间的空间宽度S2与下式2中所表示的COSθ1的乘积。
[式1]
L1＝L2×COSθ1
[式2]
S1＝S2×COSθ1
由于θ1大于0度且小于90度，所以COSθ1将具有小于1的值。因此，倾斜部分TI的线宽度L1将具有小于笔直部分ST的线宽度L2的值(参见式1)。另外，相邻倾斜部分TI之间的空间宽度S1可具有小于相邻笔直部分ST之间的空间宽度S2的值(参见式2)。
布线W1的倾斜部分TI的间距可被定义为L1和S1之和。布线W1的笔直部分ST的间距可被定义为L2和S2之和。倾斜部分TI的间距将具有小于笔直部分ST的间距的值。
增大布线W1的偏移d2将增大θ1的值，因此，倾斜部分TI的线宽度L1和相邻倾斜部分TI之间的空间宽度S1将减小。相反，减小布线W1的偏移d2将减小θ1的值，因此，倾斜部分TI的线宽度L1和相邻倾斜部分TI之间的空间宽度S1将增大。倾斜部分TI的线宽度L1和相邻倾斜部分TI之间的空间宽度S1可具有取决于偏移d2的大小。
如果倾斜部分TI被配置为在倾斜方向上延伸的线的形状，则当偏移d2增加时，倾斜部分TI的线宽度L1和相邻倾斜部分TI之间的空间宽度S1将减小。因此，L1与L2之差和S1与S2之差将增大。结果，布线W1的电阻将由于倾斜部分TI的宽度减小而增加，并且布线形成工艺的难度将上升，以便制造宽度和空间不恒定的布线W1。
参照图10，在所公开的实施方式中，倾斜部分TI可具有这样的结构：在倾斜方向上延伸并相对于笔直部分ST倾斜的多条线通过较短的直线连接器按多个阶梯级连接。通过使倾斜部分在第一方向上扩展更大距离，可增加偏移d2，而不会使θ1太大以影响引线形成工艺。
以下，将参照图11描述本公开的实施方式的一些其它益处。
图11是示出与本公开有关的半导体存储器装置的表示的俯视图。
参照图11，联接到在第二方向SD上彼此相邻的两个页缓冲器PB的非反相数据线W1_Q关于虚拟线VL对称设置。联接到在第二方向SD上彼此相邻的两个页缓冲器PB的反相数据线W1_Qb也关于虚拟线VL对称设置。
在联接到在第二方向SD上彼此相邻的两个页缓冲器PB的非反相数据线W1_Q之间设置两条布线W1。在第二方向SD上彼此相邻的一对非反相数据线W1_Q彼此间隔开设置两条布线W1所需的宽度。在这种情况下，由于在第二方向SD上彼此相邻的非反相数据线W1_Q之间的间隔不足，所以在形成将非反相数据线W1_Q和页缓冲器PB联接的触点CNT1的工艺期间发生故障的可能性高。
如上面参照图6和图7所描述的，在本公开的实施方式中，非反相数据线W1_Q和反相数据线W1_Qb的设置顺序被配置为在所有页缓冲器PB中相同。由于这一事实，设置在第二方向SD上彼此相邻的一对非反相数据线W1_Q之间的布线W1的数量可增加到3，并且在第二方向SD上彼此相邻的一对非反相数据线W1_Q之间的间隔可增加至与设置三条布线W1所需的宽度对应的大小。根据本公开的实施方式，非反相数据线W1_Q之间的间隔可变宽，因此，可抑制在形成触点CNT1的工艺期间可能发生的故障。
再参照图11，布线W1在第一方向FD上笔直延伸。在这种情况下，设置在由页缓冲器PB限定的单元区域UA的边缘处的布线W1可基本上靠近有源区域ACT的边界设置(如图11的较小细节中所示)。由于这一事实，与位于有源区域ACT的边缘处的布线W1联接的触点CNT1之间的交叠余量可能变得不足，因此触点CNT1与有源区域ACT之间的联接不良的发生率可增加。
相反，在上面参照图6至图10描述的实施方式中，布线W1的联接到页缓冲器PB的部分(接触部分)被配置为在第二方向SD上朝着单元区域UA的中心线偏移，使得触点CNT1可远离有源区域ACT的边缘并朝着有源区域ACT的中心线设置。因此，联接到触点CNT1的布线W1的接触部分与有源区域ACT的边界之间的间隔或距离可变宽或增加。通过增加或确保联接到布线W1并设置在单元区域UA的边缘处或边缘附近的触点CNT1与页缓冲器PB的有源区域ACT之间的交叠余量，可防止或抑制触点CNT1与页缓冲器PB的有源区域ACT之间的联接不良。
图12是示出根据本公开的实施方式的半导体存储器装置的一部分的示例的横截面图。
参照图12，半导体存储器装置可具有PUC(单元下外围)结构。逻辑结构LS可设置在存储器结构CS下方。
逻辑结构LS可设置在第一基板10上，并且存储器结构CS可设置在第二基板11上。第一基板10可包括选自包括单晶硅层、SOI(绝缘体上硅)、形成在硅锗(SiGe)层上的硅层、形成在介电层上的单晶硅层和形成在介电层上的多晶硅层的组中的至少一个。第二基板11可由多晶硅层配置。由于第二基板11应该形成在逻辑结构LS上，所以与可使用单晶硅层的第一基板10不同，第二基板11可由多晶硅层配置。
逻辑结构LS可包括逻辑电路20。逻辑电路20可包括设置在第一基板10的有源区域上的晶体管TR。有源区域由隔离层10A限定。尽管未示出，逻辑电路20还可包括电容器、电感器等。逻辑电路20可包括上面参照图1描述的行解码器121、页缓冲器电路122和外围电路123。图12示出限定在存储器结构CS中的位线BL联接到限定在逻辑结构LS中的页缓冲器电路(未示出)的情况。
介电层30可限定在第一基板10上以覆盖逻辑电路20。介电层30可包括氧化硅，例如HDP(高密度等离子体)氧化物或TEOS(正硅酸乙酯)氧化物。多条布线W1和W2可限定在介电层30中。布线W1和W2可包括在逻辑电路20上方限定在第一布线层中的布线W1以及在第一布线层上方限定在第二布线层中的布线W2。布线W1可通过触点CNT1联接到逻辑电路20。布线W1可包括上面参照图6至图9描述的布线。布线W2可通过触点CNT2联接到布线W1。
存储器结构CS可包括设置在第二基板11上的多个垂直沟道CH以及沿着垂直沟道CH交替地层叠的多个电极层40和多个层间介电层42。
在电极层40当中，从最下层起的至少一个层可配置源极选择线，并且从最上层起的至少一个层可配置漏极选择线。源极选择线和漏极选择线之间的电极层40可配置字线。电极层40可包括导电材料。例如，电极层40可包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种。层间介电层42可包括氧化硅。
垂直沟道CH可通过电极层40和层间介电层42联接到第二基板11。各个垂直沟道CH可包括沟道层50和栅极介电层52。沟道层50可包括多晶硅或单晶硅，并且可在其一些区域中包括诸如硼(B)的P型杂质。栅极介电层52可包括从沟道层50的外侧壁依次层叠的隧道介电层、电荷存储层和阻挡层。在一些实施方式中，栅极介电层52可具有ONO(氧化物-氮化物-氧化物)层叠结构，其中氧化物层、氮化物层和氧化物层依次层叠。源极选择晶体管、存储器单元和漏极选择晶体管可被配置在电极层40围绕垂直沟道CH的区或区域中。
位线BL可限定在交替地层叠的电极层40和层间介电层42上方。位线触点BLC可限定在位线BL下方以将垂直沟道CH和位线BL联接。位线BL可在第二方向SD上延伸，并且可设置在第一方向FD上。
布线W3可设置在各条位线BL上方。触点CNT3可限定在布线W3下方以将布线W3和位线BL联接。布线W3可通过触点CNT4联接到逻辑结构LS的布线W2。结果，配置将位线BL和逻辑结构LS的页缓冲器电路联接的电路径。
图13是示出根据本公开的实施方式的半导体存储器装置的示例的横截面图。
参照图13，半导体存储器装置可具有与上面参照图12描述的组件基本上相似的组件，但是如所示，半导体存储器装置可具有POC(单元上外围)结构。换言之，逻辑结构LS可设置在存储器结构CS上方。
存储器结构CS和逻辑结构LS可在不同的基板上制造，然后可被结合和联接在一起。例如，存储器结构CS可在第二基板11上制造，并且逻辑结构LS可在第一基板10上制造。第一基板10和第二基板11可由相同的材料制成。第一基板10和第二基板11中的每一个可包括选自包括单晶硅层、SOI(绝缘体上硅)、形成在硅锗(SiGe)层上的硅层、形成在介电层上的单晶硅层和形成在介电层上的多晶硅层的组中的至少一个。
第一焊盘PAD1可限定在逻辑结构LS的一个表面上。第一焊盘PAD1可通过布线W1和W2以及触点CNT1、CNT2和CNT5联接到逻辑电路20。布线W1可包括上面参照图6至图9描述的布线。第二焊盘PAD2可限定在存储器结构CS的一个表面上。第二焊盘PAD2可通过触点CNT6联接到位线BL。
当逻辑结构LS的一个表面和存储器结构CS的一个表面彼此结合时，逻辑结构LS的第一焊盘PAD1和存储器结构CS的第二焊盘PAD2可彼此联接。因此，可配置将存储器结构CS的存储器单元和逻辑结构LS的逻辑电路20联接的电路径。
图14是示意性地示出包括根据本公开的实施方式的半导体存储器装置的存储器系统的示例的框图。
参照图14，根据实施方式的存储器系统600可包括非易失性存储器装置610和存储控制器620。
非易失性存储器装置610可由上述半导体存储器装置构成并且可按照上述方式操作。存储控制器620可被配置为控制非易失性存储器装置610。非易失性存储器装置610和存储控制器620的组合可被配置为存储卡或固态盘(SSD)。SRAM 621用作处理单元(CPU)622的工作存储器。主机接口(主机I/F)623包括与存储器系统600联接的主机的数据交换协议。
纠错码块(ECC)624检测并纠正包括在从非易失性存储器装置610读取的数据中的错误。
存储器接口(存储器I/F)625与本实施方式的非易失性存储器装置610接口。处理单元622执行用于存储控制器620的数据交换的一般控制操作。
尽管图中未示出，对于实施方式所属领域的技术人员而言显而易见的是，根据实施方式的存储器系统600可另外设置有ROM，ROM存储用于与主机接口的代码数据。非易失性存储器装置610可作为由多个闪存芯片构成的多芯片封装来提供。
根据上述实施方式的存储器系统600可作为发生错误的概率低的高可靠性存储介质来提供。具体地，本实施方式的非易失性存储器装置可被包括在诸如最近正积极研究的固态盘(SSD)的存储器系统中。在这种情况下，存储控制器620可被配置为通过例如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(高速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强小型磁盘接口)协议和IDE(集成装置电子设备)协议的各种接口协议之一来与外部(例如，主机)通信。
图15是示意性地示出包括根据本公开的实施方式的半导体存储器装置的计算系统的框图。
参照图15，根据实施方式的计算系统700可包括电联接到系统总线760的存储器系统710、微处理器(CPU)720、RAM 730、用户接口740和调制解调器750(例如，基带芯片组)。在根据实施方式的计算系统700是移动装置的情况下，可另外提供用于供应计算系统700的操作电压的电池(未示出)。尽管图中未示出，对于实施方式所属领域的技术人员而言显而易见的是，根据实施方式的计算系统700可另外设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储器系统710可配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。否则，存储器系统710可作为融合闪存(例如，OneNAND闪存)来提供。
尽管为了例示性目的描述了本公开的示例性实施方式，但本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可进行各种修改、添加和替换。因此，上面以及附图中所公开的实施方式应该仅在描述性意义上考虑，而非用于限制技术范围。本公开的技术范围不由实施方式和附图限制。本公开的精神和范围可结合所附权利要求解释并且涵盖落入所附权利要求的范围内的所有等同物。
相关申请的交叉引用
本申请要求2020年1月14日提交于韩国知识产权局的韩国专利申请No.10-2020-0004682的优先权，其整体通过引用并入本文。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
多个页缓冲器，所述多个页缓冲器限定在基板的多个有源区域中；以及
多条布线，所述多条布线设置在所述多个页缓冲器上方，并且通过多个触点联接到所述多个页缓冲器，
其中，所述多条布线包括联接到所述多个触点的多个接触部分，并且所述多条布线弯曲以使得所述多个接触部分朝着所述多个有源区域的中心线偏移。
2.根据权利要求1所述的半导体存储器装置，其中，
所述多个页缓冲器布置在与第一方向交叉的第二方向上，
所述多条布线布置在所述第二方向上，并且
所述多个接触部分在所述第二方向上偏移。
3.根据权利要求2所述的半导体存储器装置，其中，所述多条布线中的每一条包括在所述第一方向上延伸的至少两个笔直部分以及将所述至少两个笔直部分彼此连接的倾斜部分，并且
其中，所述多个接触部分中的一个被包括在所述至少两个笔直部分中的一个笔直部分中，所述一个笔直部分在所述第二方向上相对于所述至少两个笔直部分中的其它笔直部分朝着所述有源区域的所述中心线偏移。
4.根据权利要求3所述的半导体存储器装置，其中，所述多条布线的多个倾斜部分的间距小于所述多条布线的多个笔直部分的间距。
5.根据权利要求3所述的半导体存储器装置，其中，多个所述倾斜部分中的一个倾斜部分在所述第二方向上的宽度小于所述至少两个笔直部分中的一个笔直部分在所述第二方向上的宽度。
6.根据权利要求3所述的半导体存储器装置，其中，多个所述倾斜部分是相对于所述笔直部分以倾斜角度延伸的线。
7.根据权利要求3所述的半导体存储器装置，其中，多个所述倾斜部分各自具有阶梯结构，其中相对于所述笔直部分以倾斜角度延伸的至少两条线通过在所述第一方向上延伸的直线连接器连接。
8.根据权利要求2所述的半导体存储器装置，其中，
各个所述页缓冲器包括锁存电路，该锁存电路具有非反相节点和反相节点，所述非反相节点存储并保持非反相数据，所述反相节点存储并保持反相数据，
所述布线包括非反相数据线和反相数据线，所述非反相数据线联接到所述页缓冲器的锁存电路的非反相节点，所述反相数据线联接到所述页缓冲器的所述锁存电路的反相节点，并且
所述非反相数据线和所述反相数据线在所述第二方向上交替地设置。
9.一种半导体存储器装置，该半导体存储器装置包括：
多个晶体管，所述多个晶体管限定在基板的有源区域中，并且配置多个页缓冲器；以及
多条布线，所述多条布线设置在所述多个晶体管上方，并且通过多个触点联接到所述多个晶体管，
其中，所述多条布线中的每一条包括至少两个笔直部分以及将所述至少两个笔直部分彼此连接的倾斜部分，相邻布线的笔直部分以第一间隔彼此间隔开，并且相邻布线的倾斜部分以小于所述第一间隔的第二间隔彼此间隔开，并且
其中，所述多个触点中的每一个联接到所述多条布线中的每一条的所述至少两个笔直部分中的一个笔直部分，并且与所述触点联接的所述一个笔直部分被设置为比未与所述触点联接的其它笔直部分更靠近各个有源区域的中心线。
10.根据权利要求9所述的半导体存储器装置，其中，
所述多个页缓冲器布置在与第一方向交叉的第二方向上，并且
所述多条布线布置在所述第二方向上。
11.根据权利要求10所述的半导体存储器装置，其中，与所述触点联接的所述一个笔直部分相对于未与所述触点联接的其它笔直部分在所述第二方向上朝着所述有源区域的所述中心线偏移。
12.根据权利要求10所述的半导体存储器装置，其中，所述多条布线的倾斜部分在所述第二方向上的间距小于所述多条布线的笔直部分在所述第二方向上的间距。
13.根据权利要求10所述的半导体存储器装置，其中，所述倾斜部分在所述第二方向上的宽度小于所述笔直部分在所述第二方向上的宽度。
14.根据权利要求10所述的半导体存储器装置，其中，所述倾斜部分是相对于所述笔直部分以倾斜角度延伸的线。
15.根据权利要求10所述的半导体存储器装置，其中，所述倾斜部分具有阶梯结构，其中相对于所述至少两个笔直部分以倾斜角度延伸的至少两条线通过在所述第一方向上延伸的直线连接器连接。
16.一种半导体存储器装置，该半导体存储器装置包括：
存储器结构，该存储器结构包括限定在第一基板上的存储器单元阵列；以及
逻辑结构，该逻辑结构包括限定在第二基板上的逻辑电路，
所述逻辑电路包括：
多个页缓冲器，所述多个页缓冲器限定在所述第二基板的有源区域中；以及
多条布线，所述多条布线设置在所述多个页缓冲器上方，并且通过多个触点联接到所述多个页缓冲器，
其中，所述多条布线中的每一条包括与所述多个触点联接的接触部分，并且所述多条布线弯曲以使得所述接触部分朝着所述有源区域的中心线偏移。
17.根据权利要求16所述的半导体存储器装置，其中，所述第一基板设置在所述逻辑结构上方。
18.根据权利要求16所述的半导体存储器装置，其中，
所述存储器结构在其一个表面上包括联接到所述存储器单元阵列的多个第一焊盘，
所述逻辑结构在其一个表面上包括联接到所述逻辑电路的多个第二焊盘，并且
所述逻辑结构的所述一个表面结合到所述存储器结构的所述一个表面上，并且所述第一焊盘和所述第二焊盘彼此联接。
19.根据权利要求16所述的半导体存储器装置，其中，
所述多个页缓冲器布置在与第一方向交叉的第二方向上，
所述多条布线布置在所述第二方向上，并且
所述接触部分在所述第二方向上偏移。
20.根据权利要求19所述的半导体存储器装置，其中，
所述多条布线中的每一条包括在所述第一方向上延伸的至少两个笔直部分以及将所述至少两个笔直部分彼此连接的倾斜部分，
所述接触部分由所述至少两个笔直部分中的一个笔直部分配置，并且
与所述触点联接的所述一个笔直部分在所述第二方向上朝着所述有源区域的所述中心线偏移，并且其它笔直部分没有在所述第二方向上朝着所述有源区域的所述中心线偏移。
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