KR20200036202A - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치가 개시되어 있다. 반도체 메모리 장치는, 메모리 셀 어레이에 전기적으로 연결되고 제1 방향으로 신장되는 복수의 비트 라인들과, 기판 상부의 제1 평면 상에 형성되고 비트 라인 컨택들을 통해 상기 비트 라인들에 각각 연결되는 비트 라인 컨택 패드들과, 상기 제1 평면 상에 형성되고 재배선들을 통해서 상기 비트 라인 컨택 패드들에 각각 연결되고 제1 컨택들을 통해서 상기 기판 상에 배치된 페이지 버퍼 회로에 전기적으로 연결되는 제1 컨택 패드들을 포함할 수 있다. 상기 제1 방향과 교차되는 제2 방향을 따라서 일렬로 배치되는 적어도 두 개의 비트 라인 컨택 패드들에 대응되는 적어도 두 개의 제1 컨택 패드들이 상기 제1 방향을 따라 일렬로 배치될 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMRY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 반도체 메모리 장치의 배선 구조에 관한 것이다.
최근 정보 통신 장치의 다기능화에 따라서 반도체 메모리 장치의 대용량화 및 고집적화가 요구되고 있으며, 반도체 메모리 장치의 동작 및 전기적 연결을 위하여 반도체 메모리 장치에 포함되는 로직 회로 및 배선의 구조가 복잡해지고 있다. 이에 따라, 전기적 특성이 우수한 반도체 메모리 장치가 요구되고 있다.
본 발명의 실시예들은 높은 집적도를 가지며 전기적 특성이 우수한 반도체 메모리 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 셀 어레이에 전기적으로 연결되고 제1 방향으로 신장되는 복수의 비트 라인들과, 기판 상부의 제1 평면 상에 형성되고 비트 라인 컨택들을 통해 상기 비트 라인들에 각각 연결되는 비트 라인 컨택 패드들과, 상기 제1 평면 상에 형성되고 재배선들을 통해서 상기 비트 라인 컨택 패드들에 각각 연결되고 제1 컨택들을 통해서 상기 기판 상에 배치된 페이지 버퍼 회로에 전기적으로 연결되는 제1 컨택 패드들을 포함할 수 있다. 상기 제1 방향과 교차되는 제2 방향을 따라서 일렬로 배치되는 적어도 두 개의 비트 라인 컨택 패드들에 대응되는 적어도 두 개의 제1 컨택 패드들은 상기 제1 방향을 따라 일렬로 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 셀 어레이에 전기적으로 연결되고 제1 방향으로 신장되는 복수의 비트 라인들과, 기판 상부의 제1 평면 상에 형성되고 비트 라인 컨택들을 통해 상기 비트 라인들에 각각 연결되는 비트 라인 컨택 패드들과, 상기 제1 평면 상에 형성되고 재배선들을 통해서 상기 비트 라인 컨택 패드들에 각각 연결되고 제1 컨택들을 통해서 상기 기판 상에 배치된 페이지 버퍼 회로에 전기적으로 연결되는 제1 컨택 패드들을 포함할 수 있다. 상기 제1 방향과 교차되는 제2 방향을 따라서 일렬로 배치되는 제1 컨택 패드들간 간격은 상기 제2 방향을 따라서 일렬로 배치되는 비트 라인 컨택 패드들간 간격보다 클 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 셀 어레이와, 상기 메모리 셀 어레이 상부에 배치되며 제1 방향으로 신장되는 복수의 비트 라인들과, 상기 메모리 셀 어레이 하부 기판 상에 배치되고 상기 비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로와, 상기 페이지 버퍼 회로와 상기 메모리 셀 어레이 사이의 제1 평면 상에 형성되고 상기 페이지 버퍼 회로와 상기 비트 라인들 사이를 전기적으로 연결하는 복수의 연결 라인들을 포함할 수 있다. 상기 연결 라인들 각각은 비트 라인 컨택을 통해 대응하는 비트 라인에 연결되는 비트 라인 컨택 패드 및 재배선을 통해 상기 비트 라인 컨택 패드에 연결되는 제1 컨택 패드를 포함하되, 상기 제1 방향과 교차되는 제2 방향을 따라서 일렬로 배치되는 적어도 두 개의 비트 라인 컨택 패드들에 대응되는 적어도 두 개의 제1 컨택 패드들이 상기 제1 방향을 따라 일렬로 배치될 수 있다.
본 발명의 실시예들에 의하면, 비트 라인들과 페이지 버퍼 회로 사이를 연결하는 비트 라인 컨택 패드들로 인한 공간 상의 제약에서 벗어나 동일한 레이아웃 면적 내에 배치 가능한 배선의 개수를 늘릴 수 있다. 따라서, 배선의 배치를 위하여 레이아웃 면적을 늘리지 않아도 되므로 반도체 메모리 장치의 사이즈 증가를 억제시킬 수 있다.
본 발명의 실시예들에 의하면, 비트 라인 컨택 패드들로 인한 공간 상의 제약에서 벗어나 배선의 개수 및 피치(Pitch)를 늘릴 수 있으므로 파워(power) 및 시그널(signal) 전송 능력을 개선시킬 수 있고, 나아가 반도체 메모리 장치의 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 레이아웃도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 사시도이다.
도 4는 도 3의 페이지 버퍼 회로의 개략적인 배치를 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 배선층들의 일부분을 도시한 레이아웃도이다.
도 6은 도 5의 A-A' 라인에 따른 단면도이다.
도 7은 도 5의 B-B' 라인에 따른 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 배선층들의 일부분을 도시한 레이아웃도이다.
도 9는 도 1에 도시된 메모리 셀 어레이의 일부분을 나타낸 회로도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
이하, 본 발명을 예시적인 도면을 참조하여 상세하게 설명한다. 그러나, 이는 본 발명을 특정한 형태로 한정하려는 것은 아니며, 기술 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략하고, 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼 회로(130) 및 주변 회로(140)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1-BLKn)을 포함할 수 있다. 메모리 블록들(BLK1-BLKn)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀은 로우 라인(RL) 및 비트 라인(BL)을 통해 액세스(access)될 수 있다. 메모리 셀은 공급되는 전력이 차단되는 경우에 저장된 데이터를 소실하는 휘발성 메모리 셀일 수도 있고, 공급되는 전원이 차단되더라도 저장된 데이터를 유지하는 비휘발성 메모리 셀일 수도 있다. 이하에서는 반도체 메모리 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
로우 디코더(120)는 로우 라인들(RL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인(Drain Select Line), 복수의 워드 라인들(word lines) 및 적어도 하나의 소스 선택 라인(Source Select Line)을 포함할 수 있다. 로우 디코더(120)는 로우 어드레스(X_A)에 따라서 메모리 셀 어레이(110)의 메모리 블록들(BLK1-BLKn)의 하나를 선택할 수 있다. 로우 디코더(120)는 선택된 메모리 블록에 연결된 로우 라인들(RL)에 주변 회로(140)로부터의 동작 전압(V_X), 예컨대, 프로그램 전압(Vpgm), 패스 전압(Vpass) 및 리드 전압(Vread)을 전달할 수 있다.
페이지 버퍼 회로(130)는 비트 라인들(BL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼 회로(130)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(130)는 주변 회로(140)로부터 페이지 버퍼 제어신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(140)와 송수신할 수 있다. 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 연결된 비트 라인을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(140)로 전송할 수 있다. 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(140)로부터 수신되는 데이터 신호(DATA)에 기초하여 비트 라인에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(130)는 로우 디코더(120)에 의해 활성화되는 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(140)는 반도체 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)을 수신할 수 있고, 외부로부터 데이터(DATA)를 송수신할 수 있다. 주변 회로(140)는 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)으로부터 데이터(DATA)를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A) 및 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(140)는 동작 전압(X_V)을 포함하여 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
이하, 첨부된 도면들에서 기판의 상부면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판의 상부면으로부터 수직하게 돌출되는 방향을 제3 방향(TD)으로 정의할 것이다. 제1 방향(FD)은 비트 라인들의 신장 방향 또는/및 로우 라인들의 배열 방향에 해당할 수 있고, 제2 방향(SD)은 로우 라인들의 신장 방향 또는/및 비트 라인들의 배열 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일 방향을 나타낸다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 레이아웃도이고, 도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 사시도이다.
도 2 및 도 3을 참조하면, 기판(10) 상에 로직 회로(20)가 배치되고, 로직 회로(20) 상부의 소스 플레이트(11) 상에 메모리 셀 어레이(110)가 배치될 수 있다.
기판(10)은 제1 도전형, 예를 들어 P형의 도전형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(Silicon On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 실리콘 단결정막, 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 소스 플레이트(11)는 다결정 실리콘막으로 구성될 수 있다.
로직 회로(20)는 로우 디코더(120), 페이지 버퍼 회로(130) 및 주변 회로(140)를 포함할 수 있다. 로우 디코더(120)는 기판(10)의 가장자리에 로우 라인들(RL)의 배열 방향인 제1 방향(FD)을 따라서 신장되는 형상을 가지도록 배치될 수 있다.
페이지 버퍼 회로(130)는 비트 라인들(BL)의 배열 방향인 제2 방향(SD)을 따라서 신장되는 형상을 가지도록 배치될 수 있다. 페이지 버퍼 회로(130)는 메모리 셀 어레이(110) 하부에 메모리 셀 어레이(110)와 중첩하여 배치될 수 있다.
주변 회로(140)는 페이지 버퍼 회로(130)의 제1 방향(FD) 양측에 배치될 수 있다. 이하 설명의 편의를 위하여, 페이지 버퍼 회로(130)의 제1 방향(FD) 일측에 배치되는 주변 회로(140)의 부분을 제1 주변 회로(140A)라 정의하고, 페이지 버퍼 회로(130)의 제1 방향(FD) 타측에 배치되는 주변 회로(140)의 부분을 제2 주변 회로(140B)라 정의할 것이다. 제1 주변 회로(140A)는 페이지 버퍼 회로(130)의 상부를 제1 방향(FD)으로 가로지르는 배선들(RW)을 통해서 제2 주변 회로(140B)에 전기적으로 연결되어, 제2 주변 회로(140B)에 파워(power) 및 시그널(signal)을 전달할 수 있다. 따라서, 파워 및 시그널 전달 특성을 향상시키기 위해서는 제1 방향(FD)으로 라우팅되는 배선들(RW)의 개수 및 피치를 충분히 확보해야 할 것이다.
기판(10)의 가장자리에는 제1 주변 회로(140A)와 인접하여 복수의 입출력 패드들(PAD)이 배치될 수 있다. 입출력 패드들(PAD)은 외부 장치와의 전기적인 연결을 위한 반도체 메모리 장치(100)의 외부 접점으로, 배선(미도시)을 통해 제1 주변 회로(140A)와 전기적으로 연결될 수 있다.
메모리 셀 어레이(110) 상부에는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 제1 방향(FD)으로 신장되며 제2 방향(SD)을 따라서 배열될 수 있다. 비트 라인들(BL)은 메모리 셀 어레이(110)와 페이지 버퍼 회로(130) 사이를 연결하는 역할을 하는 것으로, 메모리 셀 어레이(110) 및 페이지 버퍼 회로(130)와 전기적으로 연결될 수 있다. 도면의 간소화를 위하여, 도 2에서는 비트 라인들(BL)의 도시를 생략하였다.
비트 라인들(BL)과 페이지 버퍼 회로(130)간 전기적 연결을 위하여, 페이지 버퍼 회로(130)와 소스 플레이트(11) 사이의 배선층들의 하나에 페이지 버퍼 회로(130)에 전기적으로 연결되는 비트 라인 컨택 패드들(BLCP)이 배치될 수 있다. 비트 라인들(BL)은 메모리 셀 어레이(110) 및 소스 플레이트(11)를 제3 방향(TD)으로 관통하는 비트 라인 컨택들(BLC)을 통해서 비트 라인 컨택 패드들(BLCP)에 연결될 수 있다.
비트 라인 컨택 패드들(BLCP)은 비트 라인 컨택들(BLC)이 랜딩되는 랜딩 패드의 역할을 하는 것으로, 제2 방향(SD)을 따라서 배치되는 비트 라인들(BL)의 배열 구조에 대응하여 제2 방향(SD)을 따라서 배치된다.
도 4는 페이지 버퍼 회로의 개략적인 배치를 나타낸 도면이다.
도 4를 참조하면, 페이지 버퍼 회로(130)의 페이지 버퍼들(PB)은 8개의 행을 가지는 매트릭스(matrix) 형태로 배치될 수 있다. 이러한 페이지 버퍼 회로(130)는 8개의 스테이지(Stage<0>~Stage<7>)로 구성된 것으로 볼 수 있다. 페이지 버퍼 회로(130)의 스테이지 수는 제1 방향(FD), 즉 비트 라인(BL)의 신장 방향을 따라 배열되는 페이지 버퍼(PB)의 개수로 이해될 수 있다. 비록 도 4에서는 페이지 버퍼 회로(130)가 8개의 스테이지를 가지는 경우를 예시하고 있으나, 본 발명의 기술 사상은 이에 한정되는 것은 아니다.
인접하여 배치된 한 쌍의 스테이지들 사이에 비트 라인 콘택 영역(BLOFC)이 배치될 수 있다. 예컨대, Stage<0>와 Stage<1> 사이에 비트 라인 컨택 영역(BLOFC)이 배치되고, Stage<2>와 Stage<3> 사이에 비트 라인 컨택 영역(BLOFC)이 배치될 수 있다. 비트 라인 컨택 영역(BLOFC)에는 인접한 스테이지들에 포함된 페이지 버퍼들(PB)에 연결되는 비트 라인 컨택 패드들(BLCP)이 배치될 수 있다. 앞서, 도 3을 참조로 하여 설명한 바와 비트 라인 컨택 패드들(BLCP)은 비트 라인들(BL)의 배열 구조에 대응하여 제2 방향(SD)을 따라서 배치될 수 있다.
본 실시예에서는 비트 라인 컨택 패드들(BLCP)이 제2 방향(SD)을 따라서 2열로 배치되는 경우를 나타내었으며, 첫 번째(위쪽) 열의 비트 라인 컨택 패드들(BLCP)은 비트 라인 컨택 영역(BLOFC)의 제1 방향(FD) 일측(위쪽)에 위치하는 스테이지의 페이지 버퍼들에 연결되고, 두 번째(아래쪽) 열의 비트 라인 컨택 패드들(BLCP)은 비트 라인 컨택 영역(BLOFC)의 제1 방향(FD) 타측(아래쪽)에 위치하는 스테이지의 페이지 버퍼들에 연결되는 것으로 볼 수 있다.
시그널 및 파워 전달 특성을 향상시키기 위해서는 제1 방향(FD)으로 라우팅되는 배선(도 3의 RW)의 개수 및 피치를 확보할 필요가 있다. 그런데, 비트 라인 컨택 영역(BLOFC)에 배치되는 비트 라인 컨택 패드들(BLCP)로 인해서 배선(RW)이 비트 라인 컨택 영역(BLOFC)을 통과할 수 있는 폭이 제한되므로 배선(RW)의 개수 및 피치를 확보하는 것이 용이하지 않다. 레이아웃 면적을 늘리면 배선(RW)의 개수 및 피치를 늘릴 수 있지만, 이러한 경우 반도체 메모리 장치의 사이즈가 커지는 문제가 발생된다.
본 실시예들은 반도체 메모리 장치의 사이즈 증가 없이 비트 라인 컨택 패드들(BLCP)로 인한 공간상의 제약에서 벗어나 제1 방향(FD)으로 라우팅되는 배선의 개수 및 피치를 늘릴 수 있는 반도체 메모리 장치를 제시할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 배선층들의 일부분을 도시한 레이아웃도이고, 도 6은 도 5의 A-A' 라인에 따른 단면도이고, 도 7은 도 5의 B-B' 라인에 따른 단면도다.
도 5 내지 도 7을 참조하면, 기판(10)에 제1 영역(FR) 및 제2 영역(SR)이 정의될 수 있다. 제1 영역(FR)은 도 4의 비트 라인 컨택 영역(BLOFC)과 실질적으로 동일한 것으로 볼 수 있다. 제2 영역(SR)은 도 4의 비트 라인 컨택 영역(BLOFC)의 제1 방향(FD) 양측에 위치하는 영역으로 볼 수 있다.
기판(10)의 제2 영역(SR) 상에 페이지 버퍼들(PB)이 배치될 수 있다. 소스 플레이트(11) 하부의 제1 평면(P1) 상에 제1 도전 라인들(M1)이 배치될 수 있다. 제1 평면(P1) 하부의 제2 평면(P2) 상에 제2 도전 라인들(M2)이 배치될 수 있다. 제1 도전 라인들(M1) 및 제2 도전 라인들(M2)의 연장 방향은 제1 방향(FD)으로 동일할 수 있다. 제2 방향(SD)은 제1 도전 라인들(M1) 및 제2 도전 라인들(M2)의 배열 방향으로 볼 수 있다. 제1 도전 라인들(M1)은 제2 방향(SD)을 따라서 일정한 피치(pitch)로 배열될 수 있다. 제2 도전 라인들(M2)의 제2 방향(SD) 피치는 제1 도전 라인들(M1)의 제2 방향(SD) 피치와 실질적으로 동일할 수 있다.
제2 평면(P2)과 기판(10) 사이의 제3 평면(P3) 상에 제3 도전 라인들(M3)이 배치될 수 있다. 도면의 간소화를 위하여, 도 5에서는 페이지 버퍼들(PB), 제3 평면(P3) 및 제3 평면(P3)의 제3 도전 라인들(M3)의 도시를 생략하였다.
제1 평면(P1)의 제1 도전 라인들(M1)의 일부는 페이지 버퍼들(PB)과 비트 라인들 사이를 연결하는 제1 연결 라인들(M1_IW)을 형성할 수 있다. 제1 평면(P1)의 제1 도전 라인들(M1)의 다른 일부는 제1 방향(FD)으로 라우팅되는 배선들(도 3의 RW)을 구성하는 제1 배선 라인들(M1_RW)을 형성할 수 있다.
제1 영역(FR)의 중심부를 제2 방향(SD)으로 가로지르는 가상의 라인(VL)을 중심으로 일측(위쪽)에 배치되는 제1 연결 라인들(M1_IW)은 제1 영역(FR)의 제1 방향(FD) 일측(위쪽)에 위치하는 스테이지의 페이지 버퍼들(도 4의 PB)과 전기적으로 연결되는 것으로 볼 수 있고, 가상의 라인(VL)을 중심으로 타측(아래쪽)에 배치되는 제1 연결 라인들(M1_IW)은 제1 영역(FR)의 제1 방향(FD) 타측(아래쪽)에 위치하는 스테이지의 페이지 버퍼들(도 4의 PB)과 전기적으로 연결되는 것으로 볼 수 있다. 가상의 라인(VL)의 일측에 배치된 제1 연결 라인들(M1_IW)과 타측에 배치된 제1 연결 라인들(M1_IW)은 가상의 라인(VL)을 중심으로 미러(mirror)형의 대칭 구조를 가질 수 있다.
제1 연결 라인들(M1_IW) 각각은 비트 라인 컨택 패드(BLCP), 재배선(RDL) 및 제1 컨택 패드(CP1)을 포함할 수 있다.
비트 라인 컨택 패드들(BLCP)은 비트 라인 컨택들(BLC)의 랜딩 패드의 역할을 하는 것으로, 비트 라인 컨택들(BLC)을 통해서 비트 라인들(미도시)에 연결될 수 있다. 제1 연결 라인들(M1_IW)의 비트 라인 컨택 패드들(BLCP)은 제1 영역(FR) 상에 배치될 수 있다. 제2 방향(SD)을 따라서 일렬로 배치되는 비트 라인 컨택 패드들(BLCP)은 동일한 스테이지의 페이지 버퍼들에 연결되는 것으로 볼 수 있다.
비트 라인 컨택 패드들(BLCP)은 재배선들(RDL)을 통해서 제2 영역(SR) 상에 배치된 제1 컨택 패드들(CP1)에 각각 연결될 수 있다. 재배선들(RDL)의 일단부들은 제1 영역(FR) 상에서 비트 라인 컨택 패드들(BLCP)에 각각 연결되고 타단부들은 제2 영역(SR) 상에서 제1 컨택 패드들(CP1)에 각각 연결될 수 있다.
제2 방향(SD)을 따라서 일렬로 배치되는 적어도 두 개의 비트 라인 컨택 패드들(BLCP)에 연결되는 적어도 두 개의 제1 컨택 패드들(CP1)이 제1 방향(FD)을 따라서 일렬로 배치될 수 있다. 제1 방향(FD)을 따라 일렬로 배치되는 제1 컨택 패드들(CP1)에 연결되는 비트 라인 컨택 패드들(BLCP)은 제2 방향(SD)으로 서로 이웃하여 배치될 수 있다.
제1 컨택 패드들(CP1)이 전술한 배열 구조를 가짐에 따라, 제2 방향(SD)을 따라서 일렬로 배치되는 제1 컨택 패드들(CP1)의 개수는 제2 방향(SD)을 따라서 일렬로 배치되는 비트 라인 컨택 패드들(BLCP)의 개수보다 적고, 제2 방향(SD)을 따라서 일렬로 배치되는 제1 컨택 패드들(CP1)간 간격(d2)은 제2 방향(SD)을 따라서 일렬로 배치되는 비트 라인 컨택 패드들(BLCP)간 간격(d1)보다 크다.
비록, 도 5 내지 도 7에서는 제2 방향(SD)으로 일렬로 배치된 비트 라인 컨택 패드들(BLCP)에 연결되는 제1 컨택 패드들(CP1)이 제1 방향(FD)을 따라서 두 개씩 일렬로 배치되는 경우를 예시하고 있으나, 본 발명의 기술 사상은 이러한 실시예에 한정되는 것은 아니다.
제1 배선 라인들(M1_RW)은 제2 영역(SR) 상에 배치되며 제1 방향(FD)으로 신장되는 라인 형태를 가질 수 있다. 제1 영역(FR) 일측의 제2 영역(SR) 상에 배치된 제1 배선 라인들(M1_RW)과 제1 영역(FR) 타측의 제2 영역(SR) 상에 배치된 제1 배선 라인들(M1_RW)은 서로 짝을 이루며, 짝을 이루는 것끼리 제1 방향(FD)에서 동일선 상에 배치될 수 있다. 제1 배선 라인들(M1_RW)은 제1 방향(FD)에서 제1 컨택 패드들(CP1)과 동일선 상에 배치되지 않는다.
제2 평면(P2)의 제2 도전 라인들(M2)의 일부는 페이지 버퍼들(PB)과 비트 라인들 사이를 연결하는 제2 연결 라인들(M2_IW)을 형성할 수 있다. 제2 평면(P2)의 제2 도전 라인들(M2)의 다른 일부는 제1 방향(FD)으로 라우팅되는 배선들(도 3의 RW)을 구성하는 제2 배선 라인들(M2_RW)을 형성할 수 있다.
제2 연결 라인들(M2_IW)은 제1 컨택들(C1)을 통해서 제1 평면(P1)에 형성된 제1 연결 라인들(M1_IW)의 제1 컨택 패드들(CP1)에 각각 연결될 수 있다.
제2 배선 라인들(M2_RW)은 제1 방향(FD)으로 신장되는 라인 형태를 가지며 제1 방향(FD)으로 제1 영역(FR)을 가로지를 수 있다. 제2 배선 라인들(M2_RW) 각각은 제2 컨택들(C2)을 통해서 제1 방향(FD)에서 동일선 상에 배치된 한 쌍의 제1 배선 라인들(M1_RW)에 연결될 수 있다. 제1 방향(FD)에서 동일선 상에 배치되는 한 쌍의 제1 배선 라인들(M1_RW)은 제2 배선 라인(M2_RW) 및 제2 컨택들(C2)에 의해 서로 전기적으로 연결되어 하나의 배선(도 3의 RW)을 구성할 수 있다.
제3 평면(P3)의 제3 도전 라인들(M3)의 일부는 페이지 버퍼들(PB)과 비트 라인들 사이를 연결하는 역할을 할 수 있으며, 컨택들(C10)을 통해서 제2 평면(P2) 상에 형성된 제2 연결 라인들(M2_IW)에 연결되고, 컨택들(C11)을 통해서 기판(10) 상에 형성된 페이지 버퍼들(PB)에 연결될 수 있다.
전술한 바와 같이, 제1 평면(P1) 상에 형성된 제1 컨택 패드들(CP1)이 제1 컨택들(C1)을 통해서 제2 평면(P2) 상에 형성된 제2 연결 라인들(M2_IW)에 연결되므로, 제1 컨택 패드들(CP1) 직하부의 제2 평면(P2) 상에는 제2 연결 라인들(M2_IW)이 위치하게 될 것이다. 따라서, 제2 연결 라인들(M2_IW)과 동일한 제2 평면(P2) 상에 형성되는 제2 배선 라인들(M2_RW)은 제1 컨택 패드들(CP1) 및 이들에 연결되는 제2 연결 라인들(M2_IW)로 인해서 그 위치가 제한될 것이다.
따라서, 배선들(RW)을 제1 평면(P1) 상에 형성된 비트 라인 컨택 패드들(BLCP)을 피해서 제1 평면(P1) 하부 제2 평면(P2) 상의 제2 배선 라인들(M2_RW)을 이용하여 구성하더라도, 제2 배선 라인들(M2_RW)의 위치가 제1 컨택 패드들(CP1) 및 이들에 연결되는 제2 연결 라인들(M2_IW)로 인해 제한되므로, 제2 배선 라인들(M2_RW)을 이용하여 구성되는 배선(RW)의 개수 및 폭을 확보하는 것이 여전히 용이하지 않다.
앞서 설명한 바와 같이, 본 실시예에서는 제1 방향(FD)을 따라서 일렬로 배치되는 적어도 두 개의 비트 라인 컨택 패드들(BLCP)에 연결되는 적어도 두 개의 제1 컨택 패드들(CP1)이 제1 방향(FD)을 따라서 일렬로 배치되며, 이에 따라 제2 방향(SD)을 따라서 일렬로 배치되는 제1 컨택 패드들(CP1)간 간격(d2)이 제2 방향(SD)을 따라서 일렬로 배치되는 비트 라인 컨택 패드들(BLCP)간 간격(d1)보다 커지게 되므로 제1 컨택 패드들(CP1)의 직하부에 위치하는 제2 연결 라인들(M2_IW)로 인해서 제한되었던 제2 배선 라인들(M2_RW)의 개수 및 폭을 늘리는 것이 가능해 진다. 그러므로, 제2 배선 라인들(M2_RW)을 이용하여 구성되는 배선들(RW)을 통해 전송되는 파워 및 시그널 특성을 향상시킬 수 있다.
이상, 도 2 내지 도 7을 참조로 하여 설명되는 실시예에서는 로직 회로(도 3의 20)가 메모리 셀 어레이(도 3의 110)의 하부에 배치되는 경우를 예시하고 있으나, 본 발명의 기술 사상은 이에 한정되는 것은 아니다. 메모리 셀 어레이는 로직 회로와 플라나하게 배치될 수도 있다. 이러한 경우, 제1 평면(P1) 내지 제3 평면(P3)은 비트 라인들(BL)과 기판(10) 사이에 배치되는 것으로 볼 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 배선층들의 일부분을 도시한 레이아웃도이다.
도 8을 참조하면, 제1 평면의 제1 도전 라인들(M1)의 일부는 제1 방향(FD)으로 라우팅되는 배선들(도 3의 RW)을 구성하는 제3 배선 라인들(M1_RWN)을 형성할 수 있다.
제3 배선 라인들(M1_RWN)은 제2 영역(SR) 상에 배치될 수 있다. 제3 배선 라인들(M1_RWN) 각각의 일단부(E1)는 제1 방향(FD)을 따라서 일렬로 배치되는 제1 컨택 패드들(CP1)과 동일선 상에 배치될 수 있다. 제3 배선 라인들(M1_RWN) 각각은 제1 연결 라인들(M1_IW) 및 제1 배선 라인들(M1_RW)을 피해서 굴곡되며, 각각의 타단부(E2)는 일단부(E1)와 제2 방향(SD)으로 어긋난 위치에 배치될 수 있다. 예를 들어, 제3 배선 라인들(M1_RWN)의 타단부(E2)는 그 일단부(E1)와 제1 도전 라인들(M1)의 제2 방향(SD) 피치에 해당하는 만큼 어긋나게 배치될 수 있다.
제1 영역(FR) 일측의 제2 영역(SR) 상에 배치된 제3 배선 라인들(M1_RWN)과 제1 영역(FR) 타측의 제2 영역(SR) 상에 배치된 제3 배선 라인들(M1_RWN)은 서로 짝을 이루며, 짝을 이루는 제3 배선 라인들(M1_RWN)의 타단부들(E2)은 제1 방향(FD)으로 동일선 상에 배치될 수 있다.
제2 평면의 제2 도전 라인들(M2)의 일부는 배선들(도 3의 RW)을 구성하는 제4 배선 라인들(M2_RWN)을 형성할 수 있다. 제4 배선 라인들(M2_RWN)은 제1 방향(FD)으로 신장되는 라인 형태를 가지며 제1 방향(FD)으로 제1 영역(FR)을 가로지를 수 있다. 제4 배선 라인들(M2_RWN) 각각은 제3 컨택들(C3)을 통해서 제1 방향(FD)에서 동일선 상에 배치된 한 쌍의 제3 배선 라인들(M1_RWN)의 타단부들(E2)에 연결될 수 있다. 짝을 이루는 제3 배선 라인들(M1_RWN)은 제4 배선 라인(M2_RWN) 및 제3 컨택들(C3)에 의해 서로 전기적으로 연결되어, 제1 방향(FD)으로 라우팅되는 하나의 배선(도 3의 RW)를 구성할 수 있다.
도 9는 도 1에 도시된 메모리 셀 어레이의 일부분을 도시한 회로도로, 메모리 셀 어레이에 포함된 메모리 블록들의 하나(BLKi)를 나타낸다.
도 9를 참조하면, 메모리 블록(BLKi)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 제1 방향(FD)으로 신장되며 제2 방향(SD)을 따라서 배열될 수 있다. 각각의 비트 라인들(BL)에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 제1 방향(FD)을 따라서 일렬로 배치되는 셀 스트링들(CSTR)은 단일 비트 라인에 연결될 수 있다.
각각의 셀 스트링들(CSTR)은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 제3 방향(TD)을 따라서 직렬로 연결될 수 있다.
비트 라인들(BL)과 공통 소스 라인(CSL) 사이에는 제2 방향(SD)으로 신장되는 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 제3 방향(TD)을 따라서 적층될 수 있다. 드레인 선택 라인들(DSL)은 각각 대응하는 드레인 선택 트랜지스터들(DST)의 게이트에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(MC)의 게이트에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트에 연결될 수 있다.
이상, 본 발명의 실시예들에 의하면, 비트 라인들과 페이지 버퍼 회로 사이를 연결하는 비트 라인 컨택 패드들로 인한 공간 상의 제약에서 벗어나 동일한 레이아웃 면적 내에 배치 가능한 배선의 개수를 늘릴 수 있다. 따라서, 배선의 배치를 위하여 레이아웃 면적을 늘리지 않아도 되므로 반도체 메모리 장치의 사이즈 증가를 억제시킬 수 있다.
본 발명의 실시예들에 의하면, 비트 라인 컨택 패드들로 인한 공간 상의 제약에서 벗어나 배선의 개수 및 피치(Pitch)를 늘릴 수 있으므로 파워(power) 및 시그널(signal)의 전송 능력을 개선시킬 수 있고, 나아가 반도체 메모리 장치의 전기적 특성을 향상시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 메모리 셀 어레이에 전기적으로 연결되고 제1 방향으로 신장되는 복수의 비트 라인들;
    기판 상부의 제1 평면 상에 형성되고 비트 라인 컨택들을 통해 상기 비트 라인들에 각각 연결되는 비트 라인 컨택 패드들;
    상기 제1 평면 상에 형성되고 재배선들을 통해서 상기 비트 라인 컨택 패드들에 각각 연결되고 제1 컨택들을 통해서 상기 기판 상에 배치된 페이지 버퍼 회로에 전기적으로 연결되는 제1 컨택 패드들;을 포함하며,
    상기 제1 방향과 교차되는 제2 방향을 따라서 일렬로 배치되는 적어도 두 개의 비트 라인 컨택 패드들에 대응되는 적어도 두 개의 제1 컨택 패드들이 상기 제1 방향을 따라 일렬로 배치되는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 기판과 상기 제1 평면 사이의 제2 평면 상에 배치되며 상기 페이지 버퍼 회로에 전기적으로 접속된 제2 연결 라인들을 더 포함하며,
    상기 제2 연결 라인들은 상기 제1 컨택들을 통해 상기 제1 연결 라인들에 연결되는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 비트 라인 컨택 패드들은 제1 영역 상에 배치되고, 상기 제1 컨택 패드들은 상기 제1 영역과 상기 제1 방향으로 이웃하는 제2 영역 상에 배치되는 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 제2 영역의 상기 제1 평면 상에 배치되는 제1 배선 라인들; 및
    상기 제2 평면 상에 배치되고 제2 컨택들을 통해 상기 제1 배선 라인들에 연결되며 상기 제1 방향으로 상기 제1 영역을 가로지르는 제2 배선 라인들;을 더 포함하는 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 제2 영역은 상기 제1 영역의 상기 제1 방향 양측에 배치되고,
    상기 제2 배선 라인들은 상기 제1 방향을 따라서 신장되는 라인 형태를 가지며,
    상기 제2 배선 라인들 각각은 상기 제2 컨택들을 통해서 상기 제1 방향에서 동일선 상에 배치된 한 쌍의 제1 배선 라인들에 연결되는 반도체 메모리 장치.
  6. 제4 항에 있어서, 상기 제1 배선 라인들은 상기 제1 방향에서 상기 제1 컨택 패드들과 동일선 상에 배치되지 않는 반도체 메모리 장치.
  7. 제4 항에 있어서, 상기 제1 평면 상에 형성되고 각각의 일단부가 상기 제1 방향에서 제1 컨택 패드들과 동일선 상에 배치되는 제3 배선 라인들; 및
    상기 제2 평면 상에 배치되고 제3 컨택들을 통해 상기 제3 배선 라인들에 연결되며 상기 제1 방향으로 상기 제1 영역을 가로지르는 제4 배선 라인들;을 더 포함하는 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 제3 배선 라인들은 상기 제1 연결 라인들 및 상기 제1 배선 라인들을 피해서 굴곡되고, 상기 제3 배선 라인들 각각의 타단부는 상기 제1 방향에서 상기 제1 배선 라인들의 하나와 동일선 상에 배치되는 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 제4 배선 라인들은 상기 제1 방향을 따라서 신장되는 라인 형태를 가지며,
    상기 제4 배선 라인들 각각은 상기 제3 컨택들을 통해서 상기 제1 방향에서 동일선 상에 배치된 한 쌍의 제3 배선 라인들의 타단부들에 연결되는 반도체 메모리 장치.
  10. 제1 항에 있어서, 상기 메모리 셀 어레이는 상기 제1 방향 및 상기 제1 방향과 교차되는 제2 방향을 따라서 배열되는 복수의 셀 스트링들을 포함하고,
    상기 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층되는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치.
  11. 메모리 셀 어레이에 전기적으로 연결되고 제1 방향으로 신장되는 복수의 비트 라인들;
    기판 상부의 제1 평면 상에 형성되고 비트 라인 컨택들을 통해 상기 비트 라인들에 각각 연결되는 비트 라인 컨택 패드들;및
    상기 제1 평면 상에 형성되고 재배선들을 통해서 상기 비트 라인 컨택 패드들에 각각 연결되고 제1 컨택들을 통해서 상기 기판 상에 배치된 페이지 버퍼 회로에 전기적으로 연결되는 제1 컨택 패드들;을 포함하며,
    상기 제1 방향과 교차되는 제2 방향을 따라서 일렬로 배치되는 제1 컨택 패드들간 간격이 상기 제2 방향을 따라서 일렬로 배치되는 비트 라인 컨택 패드들간 간격보다 큰 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 제2 방향을 따라서 일렬로 배치되는 제1 컨택 패드들의 개수가 상기 제2 방향을 따라서 일렬로 배치되는 비트 라인 컨택 패드들의 개수보다 적은 반도체 메모리 장치.
  13. 제11 항에 있어서, 상기 비트 라인 컨택 패드들은 제1 영역 상에 배치되고, 상기 제1 컨택 패드들은 상기 제1 영역의 상기 제1 방향 양측의 제2 영역 상에 배치되는 반도체 메모리 장치.
  14. 제13 항에 있어서, 상기 제1 평면의 상기 제2 영역 상에 배치되는 제1 배선 라인들; 및
    상기 기판과 상기 제1 평면 사이의 제2 평면 상에 배치되고 제2 컨택들을 통해 상기 제1 배선 라인들에 연결되며 상기 제1 방향으로 상기 제1 영역을 가로지르는 제2 배선 라인들;을 더 포함하는 반도체 메모리 장치.
  15. 제14 항에 있어서, 상기 제1 배선 라인들은 상기 제1 방향에서 상기 제1 컨택 패드들과 동일선 상에 배치되지 않는 반도체 메모리 장치.
  16. 제11 항에 있어서, 상기 제1 평면 상에 형성되고 각각의 일단부가 상기 제1 방향에서 제1 컨택 패드들과 동일선 상에 배치되는 제3 배선 라인들; 및
    상기 제2 평면 상에 배치되고 제3 컨택들을 통해 상기 제3 배선 라인들에 연결되며 상기 제1 방향으로 상기 제1 영역을 가로지르는 제4 배선 라인들;을 더 포함하는 반도체 메모리 장치.
  17. 제16 항에 있어서, 상기 제3 배선 라인들은 상기 제1 연결 라인들 및 상기 제1 배선 라인들을 피해서 굴곡되고, 상기 제3 배선 라인들 각각의 타단부는 상기 제1 방향에서 상기 제1 배선 라인들의 하나와 동일선 상에 배치되는 반도체 메모리 장치.
  18. 제17 항에 있어서, 상기 제4 배선 라인들은 상기 제1 방향을 따라서 신장되는 라인 형태를 가지며,
    상기 제4 배선 라인들 각각은 상기 제3 컨택들을 통해서 상기 제1 방향에서 동일선 상에 배치된 한 쌍의 제3 배선 라인들의 타단부들에 연결되는 반도체 메모리 장치.
  19. 메모리 셀 어레이;
    상기 메모리 셀 어레이 상부에 배치되며 제1 방향으로 신장되는 복수의 비트 라인들;
    상기 메모리 셀 어레이 하부 기판 상에 배치되고 상기 비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로; 및
    상기 페이지 버퍼 회로와 상기 메모리 셀 어레이 사이의 제1 평면 상에 형성되고 상기 페이지 버퍼 회로와 상기 비트 라인들 사이를 전기적으로 연결하는 복수의 연결 라인들;을 포함하고,
    상기 연결 라인들 각각은 비트 라인 컨택을 통해 대응하는 비트 라인에 연결되는 비트 라인 컨택 패드 및 재배선을 통해 상기 비트 라인 컨택 패드에 연결되는 제1 컨택 패드를 포함하되,
    상기 제1 방향과 교차되는 제2 방향을 따라서 일렬로 배치되는 적어도 두 개의 비트 라인 컨택 패드들에 대응되는 적어도 두 개의 제1 컨택 패드들이 상기 제1 방향을 따라 일렬로 배치되는 반도체 메모리 장치.
  20. 제19 항에 있어서, 상기 제1 방향과 교차되는 제2 방향을 따라서 일렬로 배치되는 제1 컨택 패드들간 간격이 상기 제2 방향을 따라서 일렬로 배치되는 비트 라인 컨택 패드들간 간격보다 큰 반도체 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11785771B2 (en) 2020-11-26 2023-10-10 SK Hynix Inc. Semiconductor memory device having cell units and via regions with a different width

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10083734B1 (en) * 2017-11-06 2018-09-25 Micron Technology, Inc. Memory arrays
US11657858B2 (en) 2018-11-28 2023-05-23 Samsung Electronics Co., Ltd. Nonvolatile memory devices including memory planes and memory systems including the same
KR20200063833A (ko) * 2018-11-28 2020-06-05 삼성전자주식회사 복수의 메모리 플레인들을 포함하는 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
KR20200115804A (ko) * 2019-03-26 2020-10-08 삼성전자주식회사 평행 구조를 포함하는 반도체 메모리 장치
KR20210102579A (ko) * 2020-02-12 2021-08-20 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210128681A (ko) * 2020-04-17 2021-10-27 에스케이하이닉스 주식회사 저항 소자를 구비하는 반도체 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160204111A1 (en) * 2015-01-14 2016-07-14 Sang-Yong Park Vertical memory devices and methods of manufacturing the same
US9478259B1 (en) * 2015-05-05 2016-10-25 Macronix International Co., Ltd. 3D voltage switching transistors for 3D vertical gate memory array
KR20180001296A (ko) * 2016-06-27 2018-01-04 삼성전자주식회사 수직형 구조를 가지는 메모리 장치
US20180114794A1 (en) * 2016-10-26 2018-04-26 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101085724B1 (ko) * 2010-05-10 2011-11-21 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작 방법
JP2012119013A (ja) * 2010-11-29 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置
CN105280817B (zh) * 2014-07-16 2017-11-07 财团法人工业技术研究院 太阳能电池与其形成方法
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
KR102291518B1 (ko) * 2015-03-20 2021-08-20 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치
KR102437416B1 (ko) * 2015-08-28 2022-08-30 삼성전자주식회사 3차원 반도체 메모리 장치
US10121553B2 (en) * 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
KR20170053030A (ko) * 2015-11-05 2017-05-15 에스케이하이닉스 주식회사 3차원 반도체 장치 및 이의 제조방법
KR102650535B1 (ko) * 2016-01-18 2024-03-25 삼성전자주식회사 3차원 반도체 메모리 장치
KR102550789B1 (ko) * 2016-03-28 2023-07-05 삼성전자주식회사 반도체 장치
KR20180082133A (ko) * 2017-01-10 2018-07-18 에스케이하이닉스 주식회사 멀티 플레인을 포함하는 비휘발성 메모리 장치
KR102374066B1 (ko) * 2017-03-20 2022-03-14 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2019057532A (ja) * 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体メモリ
US10726925B2 (en) * 2018-09-26 2020-07-28 Sandisk Technologies Llc Manage source line bias to account for non-uniform resistance of memory cell source lines
KR102442219B1 (ko) * 2018-10-08 2022-09-08 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR102634338B1 (ko) * 2018-10-08 2024-02-07 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160204111A1 (en) * 2015-01-14 2016-07-14 Sang-Yong Park Vertical memory devices and methods of manufacturing the same
US9478259B1 (en) * 2015-05-05 2016-10-25 Macronix International Co., Ltd. 3D voltage switching transistors for 3D vertical gate memory array
KR20180001296A (ko) * 2016-06-27 2018-01-04 삼성전자주식회사 수직형 구조를 가지는 메모리 장치
US20180114794A1 (en) * 2016-10-26 2018-04-26 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11785771B2 (en) 2020-11-26 2023-10-10 SK Hynix Inc. Semiconductor memory device having cell units and via regions with a different width

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Publication number Publication date
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