TWI791354B - 半導體記憶裝置 - Google Patents

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宮田信晴
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Abstract

實施形態提供一種抑制周邊電路元件之特性變動之半導體記憶裝置。 一實施形態之半導體記憶裝置包含：複數個第1導電層43，其具有間隔地排列於第1方向；第1插塞C4，其貫通上述複數個第1導電層；第2導電層IC2a，其於上述複數個第1導電層之下方，與上述第1插塞之下端連接；上述複數個第1導電層之下方之第1電晶體Tr；上述第2導電層下方之第1區域與上述第1電晶體之間之第2區域DP中之第2電晶體AE，且該第2電晶體AE具有與上述第1電晶體電性連接之閘極及與上述第1電晶體電性連接之汲極；及上述第2區域中之第3電晶體AE，且該第3電晶體AE具有相互電性連接之源極及汲極。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有一種NAND型快閃記憶體。
實施形態提供一種可抑制周邊電路元件之特性變動之半導體記憶裝置。
實施形態之半導體記憶裝置包含：複數個第1導電層，其具有間隔地排列於第1方向；第1插塞，其貫通上述複數個第1導電層；第2導電層，其於上述複數個第1導電層之下方，與上述第1插塞之下端連接；上述複數個第1導電層之下方之第1電晶體；上述第2導電層下方之第1區域與上述第1電晶體之間之第2區域中之第2電晶體，且該第2電晶體具有與上述第1電晶體電性連接之閘極、及與上述第1電晶體電性連接之汲極；及上述第2區域中之第3電晶體，且該第3電晶體具有相互電性連接之源極及汲極。
以下，參照圖式對實施形態進行說明。於以下之說明中，對具有相同功能及構成之構成要素，標註共通之參照符號。於區分具有共通之參照符號之複數個構成要素之情形時，對該共通之參照符號標註後綴進行區分。於無需特別區分複數個構成要素之情形時，對該複數個構成要素僅標註共通之參照符號，不標註後綴。
可藉由硬體及軟體之任一者或組合兩者而成者實現各功能區塊。又，各功能區塊並非必須如以下說明般區分。例如，一部分功能亦可藉由與例示之功能區塊不同之功能區塊執行。再者，亦可將例示之功能區塊分割為更細之功能子區塊。又，以下說明之各功能區塊及各構成要素之名稱係為方便起見者，並非限定各構成區塊及各構成要素之構成及動作者。
＜第1實施形態＞ 以下，對第1實施形態之半導體記憶裝置1進行說明。
[構成例]
(1)半導體記憶裝置 圖1係顯示第1實施形態之半導體記憶裝置1之構成之一例之方塊圖。半導體記憶裝置1係例如可非揮發性記憶資料之NAND型快閃記憶體，由外部之記憶體控制器2控制。半導體記憶裝置1與記憶體控制器2之組合可構成作為1個半導體記憶裝置之記憶體系統3。記憶體系統3係例如如SD TM卡之記憶體卡、或SSD(Solid State Drive：固態驅動機)等。
半導體記憶裝置1與記憶體控制器2之間之通信例如支持NAND介面規格。於半導體記憶裝置1與記憶體控制器2之間之通信中，例如，使用指令鎖存啟動信號CLE、位址鎖存啟動信號ALE、寫啟動信號WEn、讀取啟動信號REn、就緒忙碌信號RBn、及輸入輸出信號I/O。
輸入輸出信號I/O係例如8位元之信號，可包含指令CMD、位址資訊ADD、及資料DAT等。以下，亦對寫入資料及讀取資料之任一者標註參照符號DAT進行說明。半導體記憶裝置1經由輸入輸出信號I/O，自記憶體控制器2接收指令CMD、位址資訊ADD、及寫入資料DAT。
指令鎖存啟動信號CLE係為了將經由信號I/O發送指令CMD之期間通知半導體記憶裝置1而使用。位址鎖存啟動信號ALE係為了將經由信號I/O發送位址資訊ADD之期間通知半導體記憶裝置1而使用。寫啟動信號WEn係為了可輸入半導體記憶裝置1之信號I/O而使用。讀取啟動信號REn係為了可輸出半導體記憶裝置1之信號I/O而使用。就緒忙碌信號RBn係為了將半導體記憶裝置1處於就緒狀態還是忙碌狀態之哪一者通知記憶體控制器2而使用。於就緒狀態下，半導體記憶裝置1受理來自記憶體控制器2之指令。於忙碌狀態下，半導體記憶裝置1不受理來自記憶體控制器2之指令，例外情況除外。
半導體記憶裝置1包含記憶胞陣列11及周邊電路PRC。周邊電路PRC包含列解碼器12、感測放大器13、及定序器14。
記憶胞陣列11包含區塊BLK0～BLK(n-1)(n為1以上之整數)。區塊BLK包含與位元線及字元線建立關聯之複數個非揮發性記憶胞，例如為資料抹除之單位。
定序器14基於接收到之指令CMD控制半導體記憶裝置1整體之動作。例如，定序器14控制列解碼器12及感測放大器13等，執行寫入動作及讀出動作等各種動作。於寫入動作中，接收到之寫入資料DAT記憶於記憶胞陣列11。於讀出動作中，自記憶胞陣列11讀出讀出資料DAT。
列解碼器12基於接收到之位址資訊ADD，選擇執行讀出動作及寫入動作等各種動作之對象之某區塊BLK。列解碼器12將電壓輸送至該選擇之區塊BLK之字元線。
感測放大器13基於接收到之位址資訊ADD，執行於記憶體控制器2與記憶胞陣列11之間之資料DAT之輸送動作。即，感測放大器13於寫入動作中，保持接收到之寫入資料DAT，基於該寫入資料DAT，將電壓施加於位元線。感測放大器13於讀出動作中，將電壓施加於位元線，將記憶於記憶胞陣列11之資料作為讀出資料DAT讀出，將讀出資料DAT輸出至記憶體控制器2。
(2)記憶胞陣列 圖2顯示第1實施形態之半導體記憶裝置1之記憶胞陣列11之電路構成之一例。作為記憶胞陣列11之電路構成之一例，顯示記憶胞陣列11之某區塊BLK之電路構成之一例。記憶胞陣列11之其他區塊BLK各自具有例如與圖2所示者相同之電路構成。
該區塊BLK例如包含4個串單元SU0～SU3。各串單元SU包含複數個NAND串NS。該複數個NAND串NS與m個位元線BL0～BL(m-1)(m為1以上之整數)1對1地建立對應。各NAND串NS與建立對應之位元線BL連接，例如包含記憶胞電晶體MT0～MT7以及選擇電晶體ST1及ST2。各記憶胞電晶體MT包含控制閘極(以下亦稱為閘極)及電荷累積層，非揮發性地記憶資料。選擇電晶體ST1及ST2各者於各種動作時，用於選擇包含該選擇電晶體ST1及ST2之NAND串NS。
各NAND串NS之選擇電晶體ST1之汲極連接於與該NAND串NS建立對應之位元線BL。於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間，串聯連接記憶胞電晶體MT0～MT7。選擇電晶體ST2之源極與源極線SL連接。
對選擇電晶體ST1及ST2以及記憶胞電晶體MT0～MT7、連接於各個閘極之配線，使用整數j及整數k進行說明。以下之說明於圖2之例中，適用於j為0至3之整數之各實例，又，適用於k為0至7之整數之各實例。
串單元SUj所包含之NAND串NS各自之選擇電晶體ST1之閘極共通連接於選擇閘極線SGDj。該區塊BLK所包含之NAND串NS各自之選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。該區塊BLK所包含之NAND串NS各自之記憶胞電晶體MTk之閘極共通連接於字元線WLk。
各位元線BL連接於該區塊BLK之串單元SU各自所包含之建立對應之NAND串NS之選擇電晶體ST1之汲極。源極線SL藉由共通連接於該區塊BLK所包含之NAND串NS各者之選擇電晶體ST2之源極，而於該區塊BLK之串單元SU間共用。該源極線SL例如藉由於不同之區塊BLK中亦同樣連接，而於區塊BLK間共用。
1個串單元SU中之共通連接於1個字元線WL之記憶胞電晶體MT之集合例如稱為單元組CU。例如，將保持於單元組CU內之記憶胞電晶體MT各者之同位之1位元資料之集合例如稱為「1頁面資料」。例如於藉由MLC(Multi Level Cell：多層單元)方式等，於各記憶胞保持複數位元資料之情形時，可於1個單元組CU，保持複數個此種「1頁面資料」。
以上，雖已對記憶胞陣列11之電路構成進行說明，但記憶胞陣列11之電路構成並未限定於上述者。例如，可將各區塊BLK包含之串單元SU之個數設計為任意個數。又，可將各NAND串NS包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2各者之個數設計為任意個數。字元線WL以及選擇閘極線SGD及SGS之條數分別基於NAND串NS中之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數而變更。
(3)半導體記憶裝置之構造 圖3概略性顯示第1實施形態之半導體記憶裝置1之構造之一部分之一例。
半導體記憶裝置1包含半導體基板SB。以下，基於易於參照之目的，以半導體基板SB為基準定義方向。與半導體基板SB之某面平行之例如相互正交之2個方向定義為X方向及Y方向。將與該面相交且自該面朝形成記憶胞陣列11之側之方向定義為Z方向。雖將Z方向作為與X方向及Y方向正交者進行說明，但未必限定於此。以下，雖將Z方向設為「上」，將與Z方向相反方向設為「下」進行說明，但該表述僅為方便起見者，例如與重力之方向無關。
半導體記憶裝置1包含半導體基板SB之上方之記憶胞部100。於記憶胞部100設置有記憶胞陣列11。具體而言，於記憶胞部100，3維狀排列有圖2所示之記憶胞電晶體MT。
半導體記憶裝置1進而於半導體基板SB與記憶胞部100之間包含周邊電路200、插塞配置部TAP、二極體配置部DP。
於圖3之例中，例如沿著X方向，插塞配置部TAP及周邊電路部200具有間隔地交替依序設置。關於1個插塞配置部TAP與1個周邊電路200之各組，例如於該插塞配置部TAP與該周邊電路部200之間設置有1個二極體配置部DP。
於各周邊電路部200，構成周邊電路PRC之周邊電路元件設置於半導體基板SB上。設置於某周邊電路部200之某周邊電路元件例如經由金屬配線層群DG及金屬配線層群MG中之配線，與其他構成要素電性連接。具體而言如下所示。
該周邊電路元件於記憶胞部100之下方，經由金屬配線層群DG中之各種配線，與設置於某插塞配置部TAP之某接點插塞C4電性連接。接點插塞C4例如延伸至記憶胞部100之上方。該周邊電路元件進而經由該接點插塞C4，與記憶胞部100上方之金屬配線層群MG中之某配線電性連接。例如，藉由該配線與記憶胞部100電性連接，實現如參照圖1進行說明之自周邊電路PRC對記憶胞陣列11之存取。或，該配線經由設置於另一插塞配置部TAP之另一接點插塞C4，與金屬配線層群DG中之某配線電性連接，藉此該周邊電路元件可與設置於另一周邊電路200之另一周邊電路元件電性連接。如此，2個周邊電路元件除金屬配線層群DG中之各種配線外，還可經由金屬配線層群MG中之各種配線，互相電性連接。
以下，如上述之接點插塞C4，將自記憶胞部100之下方延伸至記憶胞部100之上方之接點插塞總稱為接點插塞C4。接點插塞C4設置於插塞配置部TAP，例如未設置於周邊電路部200及二極體配置部DP。
此處，藉由製造半導體記憶裝置1時之例如於蝕刻步驟中產生之電漿，電荷可累積於與半導體基板SB相對較近之金屬配線層群DG中之各種配線。藉此，可對作為設置於某周邊電路部200之周邊電路元件之MOS(Metal Oxide Semiconductor：互補金屬氧化物半導體)電晶體之閘極，經由此種配線，施加超過該電晶體之設計之高額之電壓。其結果，該閘極與半導體基板SB之間之閘極絕緣體受損該電晶體之特性可能變動。以下，將此種特性變動稱為天線違反。
於各二極體配置部DP，例如設置可用於天線違反之對策之複數個n通道MOS電晶體。以下亦將此種MOS電晶體稱為天線元件。該等天線元件中可用於天線違反之對策之天線元件之閘極與汲極區域分別與金屬配線層群DG中之某配線電性連接。即，該天線元件例如藉由該配線二極體連接，且二極體連接之該天線元件與該配線連接。於本說明書中，亦將二極體配置部DP稱為天線元件配置部DP。
於圖3中，顯示金屬配線層群DG包含金屬配線層D0、D1、及D2，及金屬配線層群MG包含金屬配線層M1及M2。對該等金屬配線層，參照其他圖式更詳細地進行說明。於本說明書中，雖以金屬配線層群DG包含3層金屬配線層，金屬配線層群MG包含2層金屬配線層進行說明，但各金屬配線層群所包含之金屬配線層之數量並非限定於此者。
以下，著眼於參照圖3說明之插塞配置部TAP及二極體配置部DP中之例如以於X方向上相鄰之方式設置之1個插塞配置部TAP及1個二極體配置部DP進行說明。關於以相鄰之方式設置之插塞配置部TAP與二極體配置部DP之其他組，同樣之說明亦成立。
圖4顯示第1實施形態之半導體記憶裝置1之插塞配置部TAP及二極體配置部DP之佈局之一部分的一例。圖4所示之佈局僅為一例，插塞配置部TAP及二極體配置部DP之佈局並非限定於所示者。
首先，對插塞配置部TAP進行說明。
於插塞配置部TAP，例如設置有複數條於Y方向延伸之配線IC2a。可於各配線IC2a上設置接點插塞C4。以下，對圖4所示之例進行說明。以下，將可設置於插塞配置部TAP並與接點插塞C4連接之某金屬配線層中之此種配線總稱為配線IC2a。
於圖4之例中，例如於在Y方向延伸之某配線IC2a上設置有2個接點插塞C4。該等2個接點插塞C4例如以於Y方向具有間隔地相鄰之方式設置。將複數條此種配線IC2a例如以於X方向具有間隔地依序相鄰之方式設置。再者，於圖4之例中，將2個此種配線IC2a之組，以例如於Y方向具有間隔地相鄰之方式設置。
接著，對二極體配置部DP進行說明。
於二極體配置部DP設置有複數個天線元件AE。於圖4之例中，複數個天線元件AE例如以沿著X方向依序相鄰之方式設置。複數個此種天線元件AE之組例如以沿著Y方向依序相鄰之方式重複設置。如此，於二極體配置部DP中，天線元件AE規則地排列。
對天線元件AE之構成，舉某1個天線元件AE為例進行說明。其他天線元件AE各者亦可具有與以下說明者相同之構成。
該天線元件AE包含1對源極區域及汲極區域(未圖示)與閘極電極G。1對源極區域及汲極區域於半導體基板SB之作用區域AA之表面上，例如沿著X方向具有間隔地設置。閘極電極G於源極區域及汲極區域之間，介隔閘極絕緣體(未圖示)而設置於作用區域AA之上表面上。
某天線元件AE之閘極電極G及汲極區域與某配線IC1電性連接。即，該天線元件AE例如藉由該配線IC1而二極體連接，且二極體連接之該天線元件AE與該配線IC1連接。該配線IC1例如於X方向延伸。該配線IC1位於該天線元件AE之上方，且位於較配線IC2a下方。該配線IC1例如與某配線IC2a電性連接。以下，將於配線IC2a下方之某金屬配線層中例如於X方向延伸、且與任一配線IC2a連接之配線總稱為配線IC1。
圖5係用以說明第1實施形態之半導體記憶裝置1之某二極體配置部DP之佈局之細節之圖。
於插塞配置部TAP中，複數個接點插塞C4例如以沿著Y方向具有間隔地依序相鄰之方式設置。於Y方向相鄰之2個接點插塞C4之間隔實質上可為一定。於本說明書中，實質上之表述意在用來表示容許設計範圍內之誤差。例如，圖4所示之排列於Y方向之2條配線IC2a上之4個接點插塞C4以沿著Y方向等間隔地依序相鄰之方式設置。於圖5中，顯示某配線IC2a上之如此相鄰之2個接點插塞C4(以下，稱為第1接點插塞及第2接點插塞)。
以下有將Y方向上之位置位於第1接點插塞C4中與第2接點插塞C4為相反側之端、與第2接點插塞C4中與第1接點插塞C4為相反側之端之間的區域稱為C4插塞間區域之情形。
於半導體記憶裝置1中，可於C4插塞間區域，設置達i(i為1以上之整數)條之配線IC1。i係例如半導體記憶裝置1之設計上決定。
以下有將二極體配置部DP中之包含於C4插塞間區域之部分稱為C4插塞間二極體區域之情形。於C4插塞間二極體區域，天線元件AE如以下般排列。
q個天線元件AE例如形成以沿著X方向依序相鄰之方式設置之組。該組之相鄰之2個天線元件AE之間隔例如實質上固定。再者，p個包含此種q個天線元件AE之組例如以沿著Y方向依序相鄰之方式重複設置。相鄰之2個組之間隔例如實質上固定。即，例如以排列於X方向之天線元件AE為1列，例如以排列於Y方向之天線元件AE為1行，p×q個天線元件AE以形成p列及q行之方式排列。此處，p及q各自係如滿足p×q為例如i以上之條件之整數。這目的在於例如可將i條配線IC1各者與任一天線元件AE連接。i係例如7時，p及q可各為3。
於上述中，已對與C4插塞間區域相應之天線元件AE之排列進行說明。此種複數個天線元件AE之排列亦可對於Y方向上相鄰之每2個接點插塞C4重複進行。或，此種複數個天線元件AE之排列亦可對於每條設置有2個接點插塞C4之配線IC2a重複進行。
又，於上述中，已對與C4插塞間區域相應之天線元件AE之排列進行說明。例如，可同樣地說明Y方向之位置與位於第1接點插塞C4及第2接點插塞C4各者之中心之間之區域相應的天線元件AE之排列。或，可同樣地說明Y方向之位置與位於配線IC2a之Y方向之2個端面之間之區域相應的天線元件AE之排列。
圖6係顯示第1實施形態之半導體記憶裝置1之剖面構造之一部分之一例的剖視圖。圖6所示之剖視圖係於與Y方向垂直之某平面將半導體記憶裝置1切斷時之剖視圖。
於半導體基板SB之上表面上，設置有某天線元件AE、與某MOS電晶體Tr。電晶體Tr相當於參照圖3說明之設置於周邊電路部200之MOS電晶體。對天線元件AE之構造更具體地進行說明。電晶體Tr具有與天線元件AE相同之構造。
於半導體基板SB之某區域設置有作用區域AA。作用區域AA到達至半導體基板SB之上表面。天線元件AE包含設置於作用區域AA之表面上之1對源極區域S及汲極區域D、於作用區域AA之上表面上，該源極區域S及汲極區域D之間之閘極絕緣體、及閘極絕緣體之上表面上之閘極電極G。
於電晶體Tr及天線元件AE之上方設置有圖3所示之金屬配線層D0、D1及D2。各金屬配線層包含相互絕緣之複數條配線。關於以下說明之其他金屬配線層亦相同。經由此種配線，如以下所說明，可將各電晶體之源極、汲極、及閘極分別與其他構成要素電性連接。
於電晶體Tr之閘極電極G之上表面上設置有接點插塞C0。該接點插塞C0之上表面與金屬配線層D0中之某配線接觸。於該配線之上表面上例如設置有接點插塞C1。該接點插塞C1之上表面與金屬配線層D1中之某配線接觸。於該配線之上表面上例如設置有接點插塞C2。該接點插塞C2之上表面與金屬配線層D2中之某配線IC2b接觸。配線IC2b例如於X方向延伸。配線IC2b例如延伸至設置有該天線元件AE之二極體配置部DP。配線IC2例如亦可延伸至該天線元件AE之上方。
該配線IC2b例如與設置於插塞配置部TAP之某接點插塞C4電性連接。具體而言如下所示。
該配線IC2b接觸於與上述之接點插塞C2相比更靠近該接點插塞C4之某接點插塞C2之上表面。該接點插塞C2設置於金屬配線層D1中之某配線IC1之上表面上。配線IC1例如於X方向延伸。於該配線IC1之上表面上進而設置有另一接點插塞C2。該接點插塞C2之上表面與金屬配線層D2中之某配線IC2a相接。該配線IC2a例如於Y方向延伸。於該配線IC2a之上表面上設置有接點插塞C4。如此，上述配線IC2b經由另一金屬配線D1中之配線IC1連接於與該配線IC2b同樣於金屬配線層D2中延伸之配線IC2a，藉此與該配線IC2a上之接點插塞C4電性連接。
於該配線IC1連接有二極體連接之天線元件AE。更具體而言，天線元件AE之汲極區域D及閘極電極G各自經由金屬配線層D0中之配線及各種接點插塞與配線IC1電性連接。於圖6之例中，於汲極區域D之上表面上設置接點插塞C0，該接點插塞C0之上表面與金屬配線D0中之配線IC0接觸，於該配線IC0之上表面上設置接點插塞C1，該接點插塞C1與該配線IC1接觸。閘極電極G與配線IC1之電性連接亦相同。另，亦可為汲極區域D及閘極電極G連接於相同之配線IC0，該配線IC0經由1個接點插塞C1與配線IC1連接。以下，將金屬配線層D0中之配線總稱為配線IC0。
上述說明之經由金屬配線層D0、D1、及D2中之配線之連接僅為一例。亦可設置有其他如上述說明之各種接點插塞、金屬配線層D0、D1、及D2中之配線。於圖6中，為了易於參照，並未顯示此種各種接點插塞、以及金屬配線層D0、D1、及D2中之配線之全部。
於金屬配線層D2之上方設置有記憶胞部100。於記憶胞部100中，記憶胞陣列11之構造之一部分由包含絕緣體42及導電體43之積層體、以及該積層體內之記憶體柱MP構成。以下，說明記憶胞部100之構造。
於金屬配線層D2之上方設置有導電體41。導電層41作為源極線SL發揮功能。於導電體41之上表面上，交替積層有絕緣體42與導電體43。於圖6之例中，於導電體41之上面上，絕緣體42、導電體43之順序之積層重複10次。導電體43分別作為字元線WL、以及選擇閘極線SGD及SGS之任一者之一部分發揮功能。
於絕緣層42與導電體43之積層中設置有記憶體柱MP。記憶體柱MP例如於Z方向延伸。記憶體柱MP之上端位於較最上方之導電體43上方，記憶體柱MP之下端到達導電體41。
記憶體柱MP例如包含絕緣體441、半導體442、隧道絕緣膜443、電荷累積膜444、阻擋絕緣膜445、及半導體446。具體而言如下所示。柱狀之絕緣體441之上端位於較最上方之導電體43之上表面上方，絕緣體441之下端位於較最下方之導電體43之下表面下方。絕緣體441之側面及下表面由半導體442覆蓋。半導體442之下端與導電體41接觸。例如，以與絕緣體441及半導體442之上端相接之方式設置有半導體446。例如，於半導體442及半導體446之側面上，隧道絕緣膜443、電荷累積膜444、及阻擋絕緣膜445依序以隧道絕緣膜443、電荷累積膜444、阻擋絕緣膜445之順序設置。
記憶體柱MP中分別與導電體43相交之部分各自作為記憶胞電晶體MT及選擇電晶體ST之任一者發揮功能。
於半導體446之上表面上設置有接點插塞CP。接點插塞CP之上表面與圖3所示之金屬配線層M1中之某配線接觸。
此處，上述接點插塞C4例如於Z方向延伸，設置於導電體41、絕緣體42、及導電體43中。接點插塞C4之上端位於較最上方之導體層43上方。接點插塞C4例如包含導電體451及絕緣膜452。於柱狀之導電體451之側面上設置有絕緣膜452。藉由絕緣膜452，導電體451與導電體41及43絕緣。導電體451之上表面例如與金屬配線層M1中之某配線接觸。於圖6中，雖顯示接點插塞C4與該配線接觸之例，但接點插塞C4與該配線亦可經由其他配線及/或接點插塞電性連接。
於半導體基板SB與導電體41之間，於未設置電晶體Tr、天線元件AE、各種接點插塞、以及金屬配線層D0、D1及D2中之配線之部分設置有絕緣體31。
再者，於最上方之導電體43之上方，於未設置記憶體柱MP、各種接點插塞、以及各種金屬配線層中之配線之部分設置有絕緣體46。
於圖6之例中，顯示與配線IC1二極體連接之天線元件AE。並非所有參照圖4及圖5說明之天線元件AE皆為如圖6所示之連接關係。
圖7係用以說明第1實施形態之半導體記憶裝置1之非如圖6所示之連接關係之天線元件AE之配線佈局之圖。於圖7中，基於容易參照之目的，並未顯示實際上設置之所有配線。
於金屬配線層D0，例如設置有於Y方向延伸之配線IC0a。對配線IC0a施加有電壓VSS。電壓VSS係如接點電壓之某基準電壓。
於金屬配線層D0，例如設置有於X方向延伸之配線IC0b。為了易於參照，區分配線IC0a與配線IC0b，但該等2個配線係一體化者。
於金屬配線層D0，例如設置有複數條於Y方向延伸之配線IC0c。更具體而言，對於排列於Y方向之複數個天線元件AE之1組，於該組之上方各設置有2條配線IC0c。於該組之各天線元件AE之源極區域S及汲極區域D各者之上方有2條配線IC0c。各天線元件AE之源極區域S及汲極區域D分別經由接點插塞C0與該等2條配線IC0c連接。為了易於參照，區分配線IC0b與該等配線IC0c，但配線IC0b與該等配線IC0c係一體化者。
根據此種連接關係，對非如圖6所示之連接關係之天線元件AE之源極區域S及汲極區域D施加有電壓VSS。
圖8係用以說明第1實施形態之半導體記憶裝置1之如圖6所示之連接關係之若干天線元件AE之配線佈局之圖。於圖8中，基於容易參照之目的，並未顯示實際上設置之所有配線。
於圖8中，亦顯示參照圖7說明之配線IC0a。再者，設置有與參照圖7說明者相同之配線IC0b及配線IC0c。
代替如圖7所示之配線IC0c中之若干配線，而於金屬配線層D0設置有某配線IC0d及某配線IC0e之組。配線IC0d及配線IC0e分別例如於Y方向延伸，配線IC0d及配線IC0e相當於將如圖7所示之配線IC0c分斷之構成。配線IC0d與配線IC0b一體化，配線IC0d之端面與配線IC0e之端面對向。配線IC0e未與配線IC0d電性連接，因此，亦未與配線IC0a電性連接。
配線IC0e與參照圖7對配線IC0c說明者相同，經由接點插塞C0與某天線元件AE之汲極區域D連接。該配線IC0e經由接點插塞C1與某配線IC1連接。該天線元件AE之閘極電極G亦同樣與該配線IC1電性連接。
根據此種連接關係，作為天線違反之對策，將該天線元件AE二極體連接且與配線IC1連接。於圖8中顯示2個如此連接之天線元件AE。
於圖8中顯示如圖7所示之配線IC0c被分斷之構成。然而，本實施形態並未限定於此。半導體記憶裝置1亦可具有相當於代替配線IC0c而將配線IC0b分斷之構成的構成。又，如參照圖6所說明，於各天線元件AE之汲極區域D及閘極電極G與金屬配線層D0中之相同配線IC0連接之情形時，作為天線違反之對策，與配線IC1電性連接之1個天線元件AE例如經由單一接點插塞C1與該配線IC1連接。
[效果] 根據第1實施形態之半導體記憶裝置1，可發揮以下說明之效果。
於半導體記憶裝置1中，設置於某周邊電路部200之電晶體Tr之閘極電極G除金屬配線層群DG中之各種配線外，還可經由金屬配線層群MG中之各種配線，例如與設置於另一周邊電路部200之電晶體Tr電性連接。藉由如此經過金屬配線層群MG中之各種配線，可用於該電性連接，且與半導體基板SB相對較近之金屬配線層群DG中之各種配線之體積可變小。此係意指於製造半導體記憶裝置1時之某步驟中發生電漿時，累積於半導體基板SB附近之金屬配線層群DG中之各種配線之電荷可變小。即，可作為天線違反之對策。
上述之經由金屬配線層群DG及金屬配線層群MG中之各種配線之電性連接中，經過某接點插塞C4。雖接點插塞C4設置於插塞配置部TAP，但例如未設置於周邊電路部200。即，可配置接點插塞C4之區域有限。因此，於該電性連接中，自電晶體Tr之閘極G至該接點插塞C4經過金屬配線層群DG中之各種配線。於該金屬配線層群DG中之各種配線之體積較大之情形時，作為天線違反之對策，僅靠如上述般使用金屬配線層群MG中之各種配線可能不夠充分。
半導體記憶裝置1包含設置於該插塞配置部TAP之旁之某二極體配置部DP。於該二極體配置部DP設置有複數個天線元件AE。至少1個二極體連接之天線元件AE如參照圖6所說明，連接於自電晶體Tr之閘極電極G至該接點插塞C4經過之金屬配線層群DG中之例如配線IC1。此種連接之天線元件AE設計成於與該天線元件AE電性連接之金屬配線層群DG中之配線之電壓提高之情形時，可將累積於該等配線之電荷經由天線元件AE變小。即，藉由可如此使用之天線元件AE，作為天線違反之對策。
因此，根據第1實施形態之半導體記憶裝置1，藉由將設置於二極體配置部DP之天線元件AE用於天線違反之對策，可抑制半導體記憶裝置1之製造步驟中之周邊電路元件之特性變動。
於半導體記憶裝置1中，於某插塞配置部TAP與某周邊電路200之間設置有某二極體配置部DP。該二極體配置部DP可無需增大晶片面積而設置。此係因為以下之原因。
如參照圖4及圖6所說明，於插塞配置部TAP中，對於金屬配線層D2中例如於Y方向延伸之配線IC2a、與連接於周邊電路部200之電晶體Tr，且於金屬配線層D2中例如於X方向延伸之配線IC2b的連接，可使用金屬配線層D1中之配線IC1。於插塞配置部TAP與周邊電路部200之間，有用於如此經由配線IC1之連接之區域。該區域中一般不設置元件。二極體配置部DP例如相當於在該區域設置有天線元件AE者。因此，於半導體記憶裝置1中，可無需增大晶片面積而設置二極體配置部DP。此外，作為天線違反之對策，易於將如此設置之二極體配置部DP中之天線元件AE與配線IC1連接。
根據第1實施形態之半導體記憶裝置1，可進而發揮以下說明之效果。
於半導體記憶裝置1之二極體配置部DP，例如如參照圖7所說明，設置有各天線元件AE之各種配線IC0及接點插塞C0。藉此，於與半導體記憶裝置1之某電晶體Tr之閘極電極G電性連接之金屬配線層群DG中之各種配線中產生天線違反之情形時，可容易應對該天線違反。更具體而言如以下所示。
於下一次製造半導體記憶裝置1時，該天線違反之相關金屬配線層群DG中之配線中配線IC1、與該配線IC1之下方之天線元件AE如參照圖8所說明般連接。此乃例如藉由將配線IC0c分斷成IC0d與IC0e，且設置接點插塞C1而容易地實現。如此，根據第1實施形態之半導體記憶裝置1，可容易地將半導體記憶裝置1改良成亦能夠應對事後判明發生之天線違反。
如參照圖4說明般，天線元件AE之源極區域S、汲極區域D、及閘極電極G例如排列於X方向。藉此，可更容易地將天線元件AE如上述般連接於例如於X方向延伸之配線IC1。
[變化例] 半導體記憶裝置1之構造並非限定於參照圖3至圖8說明者。以下說明另一例。以下主要說明與參照圖3至圖8說明者不同之點。根據以下說明之第1實施形態之變化例之半導體記憶裝置1，亦可發揮與於上述說明者相同之效果。
圖9係用以說明第1實施形態之變化例之半導體記憶裝置1之某二極體配置部DP之佈局之細節之圖。與圖5之例相同，著眼於Y方向上相鄰之某2個接點插塞C4(以下，稱為第1接點插塞及第2接點插塞)之組相關之C4插塞間二極體區域進行說明。
於該C4插塞間二極體區域，例如，設置有至少1個高耐壓之天線元件AEh。天線元件AEh可用於傳送高電壓信號所使用之配線IC1之天線違反之對策。此種天線元件AEh之配置可對Y方向上相鄰之每2個接點插塞C4重複。或者，此種天線元件AEh之排列亦可對設置有2個接點插塞C4之每一配線IC2a重複。
於C4插塞間二極體區域中，例如僅進行1種高電壓信號之傳送。於此種情形時，藉由如上述般設置之天線元件AEh，可進行傳送該高電壓信號所使用之配線IC1之天線違反之對策。
於上述中，對與C4插塞間區域相應之天線元件AEh之配置進行了說明。例如，可同樣地說明Y方向上之位置與位於第1接點插塞C4及第2接點插塞C4各者之中心之間之區域對應的天線元件AEh之配置。或者，可同樣地說明Y方向上之位置與位於配線IC2a之Y方向之2個端面之間之區域對應的天線元件AEh之配置。
＜其他實施形態＞ 於上述中，已對作為用於天線違反之對策之二極體，使用二極體連接之MOS電晶體時之例進行說明。用於天線違反之對策之二極體並未限定於此。例如，亦可使用PN接合之二極體。
於上述中，已對二極體連接之天線元件與某配線連接，該配線經由某接點插塞與記憶胞部之上方之金屬配線層群中之某配線電性連接時之例進行說明。二極體連接之天線元件所連接之配線亦可未必與記憶胞部之上方之金屬配線層群中之配線電性連接。
於本說明書中，所謂“連接”顯示電性連接，例如不排除中間介隔另一元件。
於本說明書中，相同、一致、固定、及維持等之表述係意欲亦包含實施於實施形態所記載之技術時有設計範圍內之誤差之情形而使用。對該等表述疊加使用實質性之用語之情形亦相同，如實質相同。又，施加或供給某電壓之表述意欲包含進行如施加或供給該電壓之控制、與實際上施加或供給該電壓之兩者而使用。再者，施加或供給某電壓例如亦可包含施加或供給0 V之電壓。
於上述中雖已說明若干實施形態，但該等實施形態係作為例而提示者，並未意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於未脫離發明主旨之範圍內可進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍或主旨，且包含於專利申請範圍所記載之發明與其均等之範圍內。
1:半導體記憶裝置 2:記憶體控制器 3:記憶體系統 11:記憶胞陣列 12:列解碼器 13:感測放大器 14:定序器 31:絕緣體 41:導電體 42:絕緣體 43:導電體 46:絕緣體 100:記憶胞部 200:周邊電路部 441:絕緣體 442:半導體 443:隧道絕緣膜 444:電荷累積膜 445:阻擋絕緣膜 446:半導體 451:導電體 452:絕緣膜 AA:作用區域 ADD:位址資訊 AE:天線元件 AEh:天線元件 ALE:位址鎖存啟動信號 BL:位元線 BL0～BL(m-1):位元線 BLK:區塊 BLK0～BLK(n-1):區塊 C0:接點插塞 C1:接點插塞 C2:接點插塞 C4:接點插塞 CLE:指令鎖存啟動信號 CMD:指令 CP:接點插塞 CU:單元組 D:汲極區域 D0:金屬配線層 D1:金屬配線層 D2:金屬配線層 DAT:資料 DG:金屬配線層群 DP:二極體配置部 G:閘極電極 IC:配線 IC0:配線 IC0a:配線 IC0b:配線 IC0c:配線 IC0d:配線 IC0e:配線 IC1:配線 IC2a:配線 IC2b:配線 I/O:輸入輸出信號 M1:金屬配線層 M2:金屬配線層 MG:金屬配線層群 MP:記憶體柱 MT:記憶胞電晶體 MT0～MT7:記憶胞電晶體 NS:NAND串 PRC:周邊電路 RBn:就緒忙碌信號 REn:讀取啟動信號 S:源極區域 SB:半導體基板 SGD:選擇閘極線 SGD0～SGD3:選擇閘極線 SGS:選擇閘極線 SL:源極線 ST:選擇電晶體 ST1:選擇電晶體 ST2:選擇電晶體 SU:串單元 SU0～SU3:串單元 TAP:插塞配置部 Tr:電晶體 VSS:電壓 WEn:寫啟動信號 WL:字元線 WL0～WL7:字元線
圖1係顯示第1實施形態之半導體記憶裝置之構成之一例之方塊圖。 圖2係顯示第1實施形態之半導體記憶裝置之記憶胞陣列之電路構成之一例之圖。 圖3係概略性顯示第1實施形態之半導體記憶裝置之構造之一部分的一例之圖。 圖4係顯示第1實施形態之半導體記憶裝置之某插塞配置部及某二極體配置部之佈局之一部分的一例之圖。 圖5係用以說明第1實施形態之半導體記憶裝置之某二極體配置部之佈局之細節之圖。 圖6係顯示第1實施形態之半導體記憶裝置之剖面構造之一部分之一例之剖視圖。 圖7係用以說明第1實施形態之半導體記憶裝置之某天線元件之配線佈局之圖。 圖8係用以說明第1實施形態之半導體記憶裝置之另一天線元件之配線佈局之圖。 圖9係用以說明第1實施形態之變化例之半導體記憶裝置之某二極體配置部之佈局之細節之圖。
1:半導體記憶裝置
31:絕緣體
41:導電體
42:絕緣體
43:導電體
46:絕緣體
100:記憶胞部
200:周邊電路部
441:絕緣體
442:半導體
443:隧道絕緣膜
444:電荷累積膜
445:阻擋絕緣膜
446:半導體
451:導電體
452:絕緣膜
AA:作用區域
AE:天線元件
C0:接點插塞
C1:接點插塞
C2:接點插塞
C4:接點插塞
CP:接點插塞
D:汲極區域
D0:金屬配線層
D1:金屬配線層
D2:金屬配線層
DP:二極體配置部
G:閘極電極
IC0:配線
IC1:配線
IC2a:配線
IC2b:配線
M1:金屬配線層
MP:記憶體柱
S:源極區域
SB:半導體基板
TAP:插塞配置部
Tr:電晶體

Claims (12)

  1. 一種半導體記憶裝置，其具備： 複數個第1導電層，其等具有間隔地排列於第1方向； 第1插塞，其貫通上述複數個第1導電層； 第2導電層，其於上述複數個第1導電層之下方，與上述第1插塞之下端連接； 上述複數個第1導電層之下方之第1電晶體； 上述第2導電層下方之第1區域與上述第1電晶體之間之第2區域中之第2電晶體，且該第2電晶體具有與上述第1電晶體電性連接之閘極、及與上述第1電晶體電性連接之汲極；及 上述第2區域中之第3電晶體，且該第3電晶體具有相互電性連接之源極及汲極。
  2. 如請求項1之半導體記憶裝置，其中上述第1電晶體與上述第1插塞電性連接。
  3. 如請求項1之半導體記憶裝置，其中上述第2電晶體之上述閘極及上述汲極與上述第1電晶體之閘極電性連接。
  4. 如請求項1之半導體記憶裝置，其中 上述第2導電層於第2方向延伸， 上述第2電晶體之源極及上述汲極排列於與上述第2方向相交之第3方向。
  5. 如請求項4之半導體記憶裝置，其進而具備： 第3導電層，其於上述第3方向延伸且與上述第2導電層連接；且 上述第2電晶體之上述閘極及上述汲極與上述第3導電層連接。
  6. 如請求項1之半導體記憶裝置，其中 上述第2導電層於第2方向延伸， 上述半導體記憶裝置進而具備： 第3導電層，其於與上述第2方向相交之第3方向延伸，且與上述第1電晶體連接；及 第4導電層，其位於上述第2導電層及上述第3導電層之下方，與上述第2導電層及上述第3導電層連接，且於上述第3方向延伸；且 上述第2電晶體之上述閘極及上述汲極與上述第4導電層連接。
  7. 如請求項6之半導體記憶裝置，其中上述第2導電層與上述第3導電層於上述第1方向上位於相同位置。
  8. 如請求項1之半導體記憶裝置，其進而具備： 上述第2導電層之下方之、與上述第2導電層連接之第3導電層；且 於上述第2區域中最多i(i為1以上之整數)個導電層通過上述第1方向上與上述第3導電層相同位置之區域的下方區域，將p×q(p及q各自係p×q為i以上之整數)個電晶體以成為p列及q行之方式排列。
  9. 如請求項1之半導體記憶裝置，其中上述第2區域位於上述第1區域之旁。
  10. 如請求項1之半導體記憶裝置，其進而具備： 於上述複數個第1導電層內朝上述第1方向延伸之第1半導體層；及 上述第1半導體層與上述複數個第1導電層之間之絕緣膜。
  11. 一種半導體記憶裝置，其具備： 複數個第1導電層，其等具有間隔地排列於第1方向； 上述複數個第1導電層之下方之、供設置於上述複數個第1導電體之上方延伸之第1插塞的插塞配置部； 上述複數個第1導電體之下方且上述插塞配置部之旁之、供設置天線元件的天線元件配置部。
  12. 一種半導體記憶裝置，其具備： 記憶胞陣列； 上述記憶胞陣列之下方之插塞配置部，且該插塞配置部供設置與上述記憶胞陣列上方之配線連接之第1插塞； 上述記憶胞陣列之下方之周邊電路部，且該周邊電路部供設置第1電晶體；及 上述插塞配置部與上述周邊電路部之間之天線元件配置部，且該天線元件配置部供設置與上述第1電晶體電性連接之天線元件。
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