CN105321561A - 用以修整三维与非门闪存的控制晶体管的系统与方法 - Google Patents

用以修整三维与非门闪存的控制晶体管的系统与方法 Download PDF

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CN105321561A CN201410507528.8A CN201410507528A CN105321561A CN 105321561 A CN105321561 A CN 105321561A CN 201410507528 A CN201410507528 A CN 201410507528A CN 105321561 A CN105321561 A CN 105321561A
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Abstract

本发明公开了一种用以修整三维与非门闪存的控制晶体管的系统与方法，三维与非门闪存阵列(3D？NAND？Flash？memory？array)中的控制晶体管与存储单元二者皆可使用相同的技术来形成(例如是电荷捕捉结构)，以简化制造过程。然而，当与传统的栅极-氧化物基的控制晶体管相比时，所得的控制晶体管在阈值电压(threshold？voltage)中可能具有较高的变化性。本发明提供示范性的技术，以修整控制晶体管，在阵列操作期间提供增加的可靠度与效能。

Description

用以修整三维与非门闪存的控制晶体管的系统与方法
技术领域
本发明是有关于一种三维与非门(NAND)闪存，且特别是有关于一种调整控制晶体管的阈值电压的系统与方法，以在存储器阵列的操作期间有较佳的效能。
背景技术
与非门(NAND)闪存为一非易失性存储器且被广泛地应用于包括移动电话、数字相机以及固态硬盘(solid-stateharddrives)中。与非门闪存的高储存密度，尤其和或非门(NOR)闪存相比，具有相当大的市场渗透率。这样的储存密度是部分由于串联存储单元串行于一接地线(groundline)与位线之间而达成，可降低需要的金属接点(metalcontacts)数量。这些串行由于其与与非门栅极的相似性而一般被称为「串行」。串行中的每一存储单元可通过存储单元与相邻的其他的串行分享的字线取得地址。在过去，与非门闪存已由一二维(平面)阵列实现，此二维平面是由字线与位线所定义，字线与位线彼此垂直交叉，存储单元是形成于交叉点。
串行布局已更进一步发展，以达到具有更大的储存密度。这样的努力导致三维与非门闪存的发展，存储单元是垂直叠层于彼此的顶部。
图1绘示一三维与非门闪存以及使用多种晶体管控制的示意图。此图中绘示四页150、151、152、153(页0至页3)，包含八个串行110。每个串行110包括多个存储单元，例如是存储单元112。每个存储单元可使用位线140、141(BL0与BL1)至少其中之一、串行选择线130、131、132、133(SSL0至SSL3)至少其中之一与字线120、121、120n(WL0至WLn)至少其中之一提供地址。位线140、141可连接存储平面190、191，存储平面190、191是位于阵列结构中的不同深度，使与不同位线相关的存储平面在一Z方向184上可叠层于彼此的顶部。在图1的实施例中，位线140(BL0)存取平面190(平面0)，而位线141(BL1)存取平面191(平面1)，平面191在平面190之上。此外，位线140、141可被提供于阵列结构的相对侧。
串行选择线130、131、132、133可连接串行选择晶体管135，串行选择晶体管135形成于串行选择结构中，位于阵列结构的相对侧。这些串行选择晶体管连接阵列结构于芯片上感测电路(on-chipsensecircuitry)(未绘示)，感测电路附接于每一位线140、141。每一页可与一特定串行选择线相关。如图所示，页150(页0)可通过串行选择线130存取，页151(页1)可通过串行选择线131存取，页152(页2)可通过串行选择线132存取，页153(页3)可通过串行选择线133存取。如此可使串行选择线讯号传送于一特定串行选择线，以选择存储单元的一特定页(例如是一叠层)，有效地设定一「x」坐标于一X方向180。应注意的是，每一页可具有多个串行110，且每个串行110可具有一相关的串行选择晶体管135。
连接于偶数页150、152的串行选择晶体管135可形成一第一串行选择结构于阵列的一侧，且连接于奇数页151、153的串行选择晶体管135可形成一第二串行选择结构于阵列的相对另一侧。
字线120、121、120n可连接于存储单元的栅极。因此，一字线讯号可于一选定的串行中提供一特定存储单元地址，因而设定一「y」坐标于一Y方向182。
因此，三维与非门快闪阵列中的每个存储单元可有效地透过「x」、「y」与「z」坐标寻址。更具体地说，存储单元可透过控制在线的讯号寻址，因而可寻址以进行读取、编程与擦除操作。举例来说，存储单元112可由串行选择线133、字线120n与位线140传送与/或接收讯号而寻址。未选择在线的控制讯号可额外地被要求以产生特定操作。
接地选择线160、161(GSL(偶数)与GSL(奇数))及共享源极线(CSL)170、171可提供另外的可控制性，如下列关于图2所述。请回头参阅图1，在某些实施例中，共享源极线170、171是连接在一起。
应注意的是，在相邻的页中串行的方向是于「位线端至源极线端」与「源极线端至位线端」之间交替，造成(将阵列连接至位线的)串行选择结构与共享源极线的位置实际上于偶数页与奇数页之间交替。举例来说，在偶数页150、152上，字线120(WL0)为最靠近共享源极线170的字线。然而，在奇数页151、153上，同样的字线120为离共享源极线171最远的字线。相关的美国专利编号8,503,213提供此布局更详细的说明及此布局的缘由，并在此作为参考。
如图1所示，字线的数量可基于设计考虑而改变。虽然图1中绘示四个页与两条位线，但页数与位线的数量也可基于设计考虑而改变。
图2绘示在图1中所示的阵列结构的一偶数页中的两条串行的示意图。某些元件符号是重复使用于类似的结构，且将不再作描述。串行202在y方向182上延伸且连接至位线140(BL0)。串行204亦在y方向182上延伸且在z方向184上(例如是在串行202之上)与串行202产生偏移。因此，串行204是位于不同的平面中且连接于与此平面相关的位线141(BL1)。串行202包括存储单元220、222、与224，且串行204包括存储单元221、223、与225。这些存储单元储存例如是数字化值(例如是位)的数据，而其他晶体管的功能是用于控制阵列结构。如图2所示，串行202与204中的长度(例如是存储单元的数量)可改变。
位线120是连接存储单元220与221的栅极，位线121是连接存储单元222与223的栅极，且位线120n是连接存储单元224与225的栅极。栅极可以是浮动栅极或其他电荷捕捉结构，具有可改变的阈值电压(Vt)。字线120、121、与120n可用来供应进行读取、编程、与擦除操作的所需电压。又，串行202与204可分别地被串行选择晶体管230与231所选择，串行选择晶体管230与231皆可接收串行选择线130上的讯号。如同上述，串行选择晶体管230与231可分别地连接于串行202与204，且串行选择晶体管230与231可分别地断开串行202与204对于位线140与141的连接。接地选择晶体管262可基于偶数接地选择线160所接收的讯号来连接于串行202，且接地选择晶体管262可断开串行202对于共享源极线170的连接。类似地，接地选择晶体管263可使用相同的讯号连接串行204，且接地选择晶体管263可断开串行204对于共享源极线170的连接。
串行202与204可进一步分别地取决于上接地选择晶体管260与261，上接地选择晶体管260与261二者的栅极皆接收上接地选择线(UpperGroundSelectLine，UGSL)161上的讯号。在制造期间，上接地选择晶体管260与261可能导致在奇数页上制造接地选择晶体管的边界效应(sideeffect)(例如是在一分裂栅(split-gate)三维与非门快闪结构中)。因此，上接地选择线161亦可称作为奇数接地选择线161。偶数串行202与204是通过串行选择晶体管230与231所控制，上接地选择晶体管260与261不去控制偶数串行202与204。非常类似于串行选择晶体管230与231，上接地选择晶体管260与261可分别地连接串行202与204，且上接地选择晶体管260与261可分别地断开串行202与204对于位线140与141的连接。
虽然并未显示于图式中，奇数页上的串行可具有类似的布局，但在Y方向182上的方向是相反。因此，位线及共享源极的位置可以交换。又，奇数接地选择线161可连接于奇数串行的接地选择晶体管，且偶数接地选择线160可连接于奇数串行的上接地选择晶体管。并且，由于奇数串行是位于不同页，可以使用不同的串行选择线与晶体管。相同的字线120、121、120n可连接于偶数串行与奇数串行二者，然其对于相应的串行选择结构的相对邻近关系可能会有所相反。
下列是关于一读取操作的描述，说明控制晶体管(例如是串行选择晶体管、接地选择晶体管、与上接地选择晶体管)的使用及重要性。若是存储单元220欲被读取，串行选择线130及上接地选择线161上的讯号应分别地超过串行选择晶体管230及上接地选择晶体管260的阈值电压。如此使得位线140能够连接于串行202，串行202包括选定的存储单元220。又，接地选择线160上的讯号应超过接地选择晶体管262的阈值电压，如此使得串行202连接于共享源极线170。一读取电压(readvoltage)可被设置于对应于选定的存储单元220的字线120(WL0)上，且一通路电压(passvoltage)可被设置于其他的字线121至120n(WL1至WLn)上。仅有在存储单元220的阈值电压是低于特定程度(例如是0伏特)时，读取电压才可被选择来让存储单元220进行传导。相对的，无关于串行202上所有未被选定的存储单元(例如是存储单元222与224)的个别的阈值电压，通路电压可被选择来让串行202上所有未被选定的存储单元进行传导。在这些情形下，存储单元220的状态(例如存储单元220的阈值电压是否大于或小于0伏特)可取决于使用电荷积分(chargeintegration)或其他本领域的已知方法来连接于位线140的感测电路(未显示)。此种状态可转化为数字化值(例如是一个位)。在使用于一些实施例中的多层次存储单元(multi-levelcell，MLC)与非门闪存，每个存储单元可拥有多个位。如此当写入阈值电压值至每个存储单元中以及测量这些被写入的阈值电压值二者时，可造成较大的储存密度，但需要更加准确。
应注意的是，位线140亦可连接于其他串行。当一读取操作是在另一连接于位线140的串行上进行时，串行选择晶体管230可被断开，以防止由串行202在位线140之上造成漏电(leakage)，而任何的此种漏电可能会负面地影响读取操作。因此，在连接于位线140的其他串行进行读取操作的期间，串行选择晶体管230的阈值电压不应超过。
如上所述，若控制晶体管没有被适当的配置，可能会发生多种问题。一般而言，一极低阈值电压可导致较低的编程速度、不良的编程抑制(programminginhibition)、及由未选择线的高度漏电。相对地，由于所欲的存储单元可能无法完全地被选择，一极高阈值电压可能导致读取失效。在一些方面，未控制的阈值电压甚至可能在共享源极线与位线之间导致意外的漏电，造成共享源极线与位线的其中之一或者是二者上的电压降低。串行选择晶体管、接地选择晶体管、与上接地选择晶体管直接影响读取、编程、与擦除操作的效能。因而这些晶体管的阈值电压分布应要受到良好的控制。
如上列所简略提及，多种的挑战影响三维与非门闪存阵列的制造。例如，设置多个叠层于彼此的顶部之上的存储单元通常需要具有高度宽高比(aspectratio)的沟槽。若存储单元使用电荷捕捉技术(例如是硅化物-氧化物-氮化物-氧化物-硅化物(SONOS))，由于这些高度的宽高比，可能会难以从非存储器晶体管(例如控制晶体管)移除氧化物-氮化物-氧化物(ONO)层。如此造成传统的栅极氧化物难以形成。因此，可能要使用与存储单元相同的技术(例如是具有氧化物-氮化物-氧化物层)来对控制晶体管进行设计，例如是具有氧化物-氮化物-氧化物层，以简化制造过程。因此，尽管相对尺寸可能有所改变，控制晶体管可包括类似于这些存储单元的电荷捕捉结构。
虽然改变控制晶体管可降低工艺的复杂度，却亦可能引入新的挑战。例如，栅极氧化物基的控制晶体管可被设计为内部窄的阈值电压分布(例如是在整个阵列上的些微变化)，但如此对于氧化物-氮化物-氧化物基的控制晶体管可能更为艰难。因此，目前迫切需要紧缩控制晶体管的阈值电压分布，以改善可靠度及效能，且亦增加相关的工艺窗口(processwindow)。
发明内容
本发明是有关于修整一存储器阵列的控制晶体管的方法与使用被修整的控制晶体管来控制存储器阵列的系统。存储器阵列可具有第一存储单元串行及第二存储单元串行，且控制晶体管可包括第一串行选择晶体管与第二串行选择晶体管、第一上接地选择晶体管与第二上接地选择晶体管、及第一接地选择晶体管与第二接地选择晶体管，各个第一串行选择晶体管与第二串行选择晶体管、第一上接地选择晶体管与第二上接地选择晶体管、及第一接地选择晶体管与第二接地选择晶体管是对应于第一存储单元串行与第二存储单元串行中的其中一个。第一存储单元串行与第二存储单元串行可分别经由第一串行选择晶体管与第二串行选择晶体管来连接于一共享位线。
在一些实施例中，控制晶体管可包括多个电荷捕捉结构。这些电荷捕捉结构可包括一氧化物-氮化物-氧化物层，类似于存储单元的结构。
一控制器可被用来修整各个控制晶体管，其中修整过程可包括改变控制晶体管的阈值电压。此修整过程可包括3个动作(action)。
第一个动作可包括修整串行选择晶体管。在这个动作的期间，各个串行选择晶体管可被选来受到修整，且未被选定的串行选择晶体管的编程可能受到抑制，未被选定的串行选择晶体管与被选定的串行选择晶体管共享一页(page)。在一些实施例中，此编程的抑制可透过一升压位法(raisedbitlinemethod)来产生，其中未被选定的串行选择晶体管的通道的电压是上升，高于被选定的串行选择晶体管的通道的电压。如此导致未被选定的晶体管上的较小的电压差(voltagedifferential)，在此时抑制这些晶体管的编程。在一些实施例中，修整可包括增阶型脉冲编程(incrementalsteppulseprogramming)。
第二个动作可包括修整上接地选择晶体管。在这个动作的期间，各个上接地选择晶体管可被选来修整，且未被选定的上接地选择晶体管的编程可能受到抑制。在一些实施例，此编程抑制可包括自升压法(self-boostingmethod)。其中未被选定的晶体管是被断开对于位线的连接，且未被选定的晶体管的通道是通过电容性耦合(capacitivecoupling)被升压(boosted)。这可允许各个上接地选择晶体管被选择性地修整。在一些实施例中，修整可包括使用增阶型脉冲编程。
第三个动作可包括修整接地选择晶体管。在一些实施例中，第一接地选择晶体管与第二接地选择晶体管是使用一开放回路编程技术(open-loopprogrammingtechnique)实质上同时地被修整，第一接地选择晶体管与第二接地选择晶体管对应于第一存储单元串行与第二存储单元串行，第一存储单元串行与第二存储单元串行共享一位线。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：
附图说明
图1绘示一三维与非门快闪阵列的示意图。
图2绘示三维与非门快闪阵列的一偶数页中的2个串行的示意图。
图3绘示一串行选择晶体管修整动作的示意图。
图4绘示一上接地选择晶体管修整动作的示意图。
图5绘示一接地选择晶体管修整动作的示意图。
图6绘示根据本发明揭露的原则的修整过程的框图。
图7A-图7C绘示根据本发明揭露的原则在修整过程的多种动作进行之后的测试结果的曲线图。
【符号说明】
110、202、204：串行
112、220、221、222、223、224、225：存储单元
120、121、120n、WL0、WL1、WLn：字线
130、131、132、133、SSL0、SSL1、SSL2、SSL3：串行选择线
135、230、231：串行选择晶体管
150、151、152、153：页
160、GSL(偶数)：偶数接地选择线
161、GSL(奇数)：奇数接地选择线
170、171、CSL：共享源极线
180：X方向
182：Y方向
184：Z方向
190、191：平面
260、261、460、461、462、463、564、566：上接地选择晶体管
262、263、464、466、560、561、562、563：接地选择晶体管
330、331、332、333：串行选择晶体管
140、141、340、BL、BL0、BL1：位线
601、602、603：动作
710、711、720、721、722、723、730、731：资料组
712、713：宽度
UGSL：上接地选择线
Vpass：通路电压
Vdd：电源供应电压
VSSL：串行选择电压
Vt：阈值电压
Vpgm：编程电压
具体实施方式
这些示范性的图式和实施例、以及本申请专利的主体所包括的示范性图式，是用以提供本申请的主题的书写及详细描述，通过本申请所产生的任何专利申请范围来进行阐述。这些示范性的图式和实施例不应被用来限定最终由本申请专利中所产生的任何的申请专利范围。
又，虽了为了方便性可将类似的元件符号用来指称类似的结构，可以理解的是，每个不同的示范实施例可被视为不同的变化。
图3绘示一串行选择晶体管的修整动作(trimmingaction)的示意图。「修整」一词广泛地意指调整一个或多个选定的晶体管的阈值电压(Vt)。此修整动作是被绘示为应用于图1所示的阵列结构中的一平面。某些元件符号被再次使用于图3、图4、与图5中，以代表类似于上述元件的结构，并将不再次描述。
在阵列操作期间，每个串行选择晶体管330、331、332、333可选择一串行，以连接一位线340。一般而言，在特定时间仅有一串行是连接位线340。因此，非常有利于让串行选择晶体管330、331、332、333受到可预期并可靠的控制。因此，在串行选择晶体管进行修整动作期间，这些晶体管中的各个可分别受到修整。图3特别描述在页150中的串行选择晶体管330的修整。由于位线340是有关于欲被修整的晶体管330，故可设定为0伏特(V)。在阵列中其他所有的位线可设定为电源供应电压Vdd，电源供应电压Vdd可大于0伏特，以抑制未被选定的串行选择晶体管(未显示)进行编程，未被选定的串行选择晶体管(未显示)是共享串行选择线130与页150，这被称为升压位线法(raisedbitlinemethod)，升压位线法并不需要通道的自升压(self-boosting)，却能抑制串行选择线(请参阅下列关于图5所述)。电源供应电压Vdd可取决于特定应用的所需来设定至2.5伏特、3伏特、3.3伏特、或其他合适的电压程度。
如进一步显示于图3中，当串行选择晶体管330是在被修整的过程当中，在平面中其他的串行选择晶体管331、332、333可设定为不同的串行选择电压VSSL，使得这些晶体管在此时不会被编程。在一些实施例中，串行选择电压VSSL是-3伏特。因此，串行选择晶体管330相较于未选定的晶体管在其通道与栅极之间具有较大的电压差(voltagedifferential)。此较大的电压差可以大得足以影响储存于栅极中的电荷，使得串行选择晶体管330的阈值电压Vt能受到修整。未选定的晶体管的较小的电压差在此时抑制这些晶体管的编程。
由于选定的串行是偶数，偶数接地选择线160可设定至低于未修整的偶数接地选择晶体管的阈值电压。上述动作可通过使用与用来断开未选定的串行选择晶体管的串行选择电压VSSL相同的电压讯号来达成。因为未选定的串行选择晶体管的串行选择电压VSSL能够减少动力轨条(powerrail)与讯号的总数量，虽然并非必需，再使用串行选择电压VSSL是有益的。通过施加串行选择电压VSSL或类似的电压至偶数接地选择线160，使得共享源极选择线170与选定的串行之间的连结被断开，因此在串行选择晶体管330的通道中共享源极选择线170不会影响电压。
共享源极线170、171与奇数接地选择线161可设定为电源供应电压Vdd，且所有的字线120、121与120n可设定为通路电压(passvoltage，Vpass)。这些电压可选择为类似于或等同于用以在阵列中编程存储单元的电压，从而降低动力轨条与讯号的总数量以及一般系统的复杂度。然而，其他电压可被使用于共享源极线170、171、奇数接地选择线161及字线120、121、120n。
修整过程使用一闭合回路编程技术(closedloopprogrammingtechnique)来调整串行选择晶体管330的阈值电压Vt。可使用连接于位线340的感测电路(未显示)来建立回馈讯号(feedback)。此感测电路可与在标准阵列操作(例如是存储单元的程序验证)期间典型地关于一页缓冲区(pagebuffer)的感测电路相同。由于此回馈讯号的帮助，串行选择晶体管330可以使用增阶型脉冲编程(incrementalsteppulseprogramming，ISPP)或任何其他的闭合回路技术来受到编程。此编程技术可能相同于或不同于接续在阵列中的存储单元上进行的编程技术。在一些实施例中，通过对于控制晶体管与存储单元二者皆使用相同的编程技术，使得控制电路可以共享，导致芯片面积与布局复杂度二者的降低。在一些实施例中，编程电压(programmingvoltage，Vpgm)是介于10伏特与14伏特之间。
在串行选择晶体管进行修整动作的期间，在多个页(例如是每个页)上的串行选择晶体管可受到修整。在一些实施例中，在一选定的页上的多个串行选择晶体管(例如是在不同层上而垂直排列的这些晶体管)可以依序受到修整。此处，当在一选定的层及页上的一串行选择晶体管受到修整，升压位线法可以被用来抑制在其他串行选择晶体管的编程，其他串行选择晶体管是位于选定的页上而在未被选定的层(例如是在选定的晶体管之上或之下)上。每个层可重复通过修整，直到在选定的页上的每个串行选择晶体管受到修整。在其他实施例中，在一选定的页上的串行选择晶体管可以在彼此平行的情况之下受到修整。
在一页中的每个串行选择晶体管受到修整后，过程可重复执行于下个页。在奇数页中可使用类似的技术。当编程奇数页时，奇数接地选择线可设定为串行选择电压VSSL且偶数接地选择线可设定为电源供应电压Vdd。在一些实施例中，串行选择晶体管修整动作是交替地于偶数页与奇数页进行。在另一实施例中，在一组奇数页进行之前，先在一组偶数页进行修整动作。在又一实施例中，在一组偶数页进行之前，先在一组奇数页进行修整动作。其他用以在多个偶数与奇数页进行修整动作的指令方案是经过规划。
图4绘示一上接地选择晶体管修整动作的示意图。如图中所示，此动作可在图3中所示的平面进行，且可接着进行串行选择晶体管修整动作。
图4特别显示在页150中的上接地选择晶体管460的修整。上接地选择晶体管460可通过施加一编程电压Vpgm于奇数接地选择线161来受到修整。再者，在一些实施例中，编程电压Vpgm是介于10伏特与14伏特之间。又，上接地选择晶体管可使用增阶型脉冲编程来受到修整，非常类似于串行选择晶体管。
由于接地选择线是共享于多个上接地选择晶体管之间，应采取防护措施以抑制未被选定的上接地选择晶体管的不需要的编程。在修整上接地选择晶体管460的期间，可使用一自升压法来抑制其他共享奇数页接地选择线161的上接地选择晶体管(例如是上接地选择晶体管462)的编程。在自升压法中，未被选定的偶数页(例如是页152)的接地选择晶体管与串行选择晶体管二者是被断开，留下这些页中未被选定的上接地选择晶体管(以及其各自的串行)的通道是浮动(floating)。当编程电压Vpgm被施加于偶数接地选择线161时，这些通道是由于电容性耦合而升压。由于字线120、121、120n亦可通过其各自的串行来电容性耦合于未被选定的上接地选择晶体管的通道，升压的效果可进一步通过共同施加通路电压Vpass于字线120、121、120n来增加。如此一来，当上接地选择晶体管460受到修整时，能够有效地且有效率地防止上接地选择晶体管462受到编程电压Vpgm的显着影响。
如同上述，偶数页上的上接地选择晶体管(例如是上接地选择晶体管460与462)与奇数页上的接地选择晶体管(例如是接地选择晶体管464与466)共享奇数接地选择线161。因此，应采取防护措施以在上接地选择晶体管460受到修整时抑制接地选择晶体管464与466的编程。由于奇数接地选择线161是直接邻近于共享源极线171，不可断开关于接地选择晶体管464与466的通道对于共享源极线171的连接。因此，不能使用自升压法于这些晶体管。反之，共享源极线171可升压至电源供应电压Vdd，如此在奇数接地选择线161是被升压来修整上接地选择晶体管460的期间，使得接地选择晶体管464与466的栅极与通道之间的电压差降低。因此，接地选择晶体管464与466在此修整操作期间可能不会过于受到影响。然而，一些编程干扰(programdisturb)仍可能发生，但这在接地选择晶体管修整操作的期间可受到补偿，这将在关于图5之处进行讨论。
请回头参阅图4，在上接地选择晶体管进行修整动作的期间，多个页(例如是每个页)上的上接地选择晶体管可受到修整。在一些实施例中，在一选定的页上的多个上接地选择晶体管(例如是在不同层上但垂直排列的上接地选择晶体管)可依序受到修整。此处，当在一选定的层与页上的上接地选择晶体管是受到修整，可使用升压位线法来抑制其他上接地选择晶体管的编程，其他上接地选择晶体管是位于选定的页上而在未被选定的层上(例如是在选定的晶体管之上或之下)。每个层可重复通过修整，直到在选定的页上的每个上接地选择晶体管受到修整。在其他实施例中，在一选定的页上的上接地选择晶体管可以在彼此平行的情况之下受到修整。
在一页中的每个上接地选择晶体管受到修整后，过程可重复执行于下个页。在奇数页中可使用类似的技术。当编程奇数页时，奇数接地选择线可设定为串行选择电压VSSL且偶数接地选择线可设定为编程电压Vpgm。在一些实施例中，上接地选择晶体管修整动作是交替地于偶数页与奇数页进行。在另一实施例中，在一组奇数页进行修整动作之前，先在一组偶数页进行修整动作。在又一实施例中，在一组偶数页进行修整动作之前，先在一组奇数页进行修整动作。其他用以在多个偶数与奇数页进行修整动作的指令方案是经过规划。
如同上述，在串行选择晶体管修整动作之后可进行上接地选择晶体管修整动作。由于部分受到称作为背景图案效应(back-patterneffect)的现象影响，此修整的顺序是高度有益的。实质上，在选来编程的晶体管与感测电路之间的所有晶体管的阈值电压情况已经设定完成时，闭合回路阈值电压编程技术是最有效的。若是在上接地选择晶体管之后对串行选择晶体管进行修整，由于上接地选择晶体管与感测电路之间的电阻有所改变，上接地选择晶体管的有效阈值电压可能会受到改变。通过在串行选择晶体管之后编程上接地选择晶体管，本发明所揭露的方法提供较大程度的可控制性，使得每个上接地选择晶体管中的有效阈值电压值有更紧密的分布。
图5绘示一接地选择晶体管修整动作的示意图。如图中所示，此动作可在图3与图4二者所示的平面进行，且可接着进行上接地选择晶体管修整动作。如同上列所讨论，上接地选择晶体管的修整可能导致接地选择晶体管上的编程干扰。于接地选择晶体管修整动作的期间可以解释这些效果。
图5特别显示分别于页150与152中的接地选择晶体管560与562的修整。由于接地选择晶体管560与562二者皆直接邻近于共享源极线170，不可能断开其中一个接地选择晶体管560或562对于共享源极线170之间的连接。因此，要在接地选择晶体管560与562彼此隔离的情况、或在接地选择晶体管560或562与共享共享源极线170的偶数页上的其他接地选择晶体管彼此隔离的情况下编程其中一个接地选择晶体管560或562为困难。因此，可以使用一开放回路技术(openlooptechnique)来将接地选择晶体管560与562编程。在一些实施例中，此项技术在编程之后甚至无需验证(verification)。此类编程可能无需使分布紧密，但能够让阈值电压分布的中央更靠近所需的值偏移。
当接地选择晶体管修整动作是在接地选择晶体管560与562进行，共享源极线170可以设定为0伏特，且可以通过使用串行选择电压VSSL(在一些实施例中是-3伏特)来断开相关的串行选择晶体管，以断开位线340对于串行的连接。奇数接地选择线161亦可设定为串行选择电压VSSL。如此使得接地选择晶体管560与265的通道设定为0伏特。编程电压Vpgm可施加至偶数接地选择线160，以提供足够修整选定的晶体管的阈值电压Vt的一电压差。再者，在一些实施例中，编程电压Vpgm是介于10伏特至14伏特之间。
应注意的是，偶数接地选择晶体管560与562是与上接地选择晶体管564与566共享偶数接地选择线160，上接地选择晶体管564与566是分别位于奇数页151与153上。自升压法可用于抑制上接地选择晶体管564与566的编程。此自升压法可能类似于当编程上接地选择晶体管时所使用的方法。然而，在此例中，在平面中的偶数页上的接地选择晶体管(例如是接地选择晶体管560与562)是一同进行编程，且留下在平面中的奇数页上的串行是浮动。因此，当编程电压是施加至偶数接地选择线160时，由于电容性耦合，奇数页151与153上的串行的通道是升压。这导致接地选择晶体管560与562一同被编程，然而上接地选择晶体管564与566基本上是不受影响。
接地选择晶体管修整动作亦可在奇数页进行。当修整奇数页上的接地选择晶体管时，奇数接地选择线161可设定为编程电压Vpgm，且偶数接地选择线160可设定为串行选择电压VSSL。如此可使得奇数页151与153上的接地选择晶体管同时地被编程，且偶数页150与152上的串行的通道可在这个期间受到自我升压。
由于接地选择晶体管修整动作可包括开放回路编程，接地选择晶体管的阈值电压分布不需要是狭窄的。然而，此分布可能取决于何者对于一般阵列操作最为有益，而被往左(例如是降低阈值电压的平均值)或往右(例如是增加阈值电压的平均值)推进。在一些实施例中，此偏移的计算是从上接地选择晶体管修整动作将编程干扰的预期量列入考虑。
图6绘示可进行较佳的标准阵列操作的一修整过程框图。在本文中，标准阵列操作可包括读取、写入、与擦除阵列中的存储单元。此过程可从串行选择晶体管修整动作601开始，其中可使用增阶型脉冲编程来使连接于串行选择线的串行选择晶体管受到修整。在进行动作601的期间，可使用升压位线法来最小化对于未被选定的串行选择晶体管的影响，未被选定的串行选择晶体管可能已经受到修整。动作601可进一步根据所附的图3的描述来进行。
串行选择晶体管修整动作601可接着进行一上接地选择晶体管修整动作602。在进行动作602的期间，亦可使用增阶型脉冲编程来让上接地选择晶体管受到修整。可使用一自升压法来最小化对于未选择的上接地选择晶体管的影响，未选择的上接地选择晶体管可能已经受到修整。然而，在进行动作602的期间的修整操作可能会干扰接地选择晶体管。动作602可进一步根据所附的图4的描述来进行。
动作602可接着进行一接地选择晶体管修整动作603。在进行动作603的期间，接地选择晶体管可以受到修整。由于将接地选择晶体管与共享源极线分开为困难，修整可包括一开放回路编程技术。在这期间，可使用自升压法来抑制上接地选择晶体管的编程，上接地选择晶体管可能已在进行上接地选择晶体管修整动作602的期间以及在接地选择晶体管修整动作603开始之前受到修整。又，动作603可说明由上接地选择晶体管修整动作602对于接地选择晶体管所造成的编程干扰。接地选择晶体管修整动作603可进一步根据接续的图5所述来进行。
在一些实施例中，可以在进行下一操作之前在横越存储器元件(例如在一元件宽度(device-widelevel))的每个逻辑块(logicalblock)进行一特定动作(例如是串行选择晶体管修整动作601)。在其他实施例，可以在对存储器元件中的其他逻辑块重复进行动作之前，对于存储器元件中的一个或多个逻辑块进行动作。在一些实施例中，动作601、602与603的顺序是被改变(例如可以在接地选择晶体管修整动作603之后进行上接地选择晶体管修整动作602)。
通过动作601、602、与603的修整操作，串行选择晶体管、上接地选择晶体管、与接地选择晶体管的阈值电压分布皆可被修正，使得在标准阵列操作期间能够有更好的效能。
图7A至图7C绘示根据所揭露的原则在进行一修整过程之后的测试结果的曲线图。图7A绘示串行选择晶体管修整动作的结果的曲线图。水平轴是测量阈值电压Vt值，以伏特表示，且垂直轴是测量在每个阈值电压Vt值范围中的出现数量(numberofoccurrences)，以对数尺度(logarithmicscale)表示。数据组710表示在进行串行选择晶体管动作之前，于元件中的串行选择晶体管的阈值电压分布。数据组711表示在这些晶体管受到修整的动作之后，这些相同的串行选择晶体管的阈值电压分布。数据组711的宽度713是小于数据组710的宽度712。这说明了每个被修整的串行选择晶体管一般具有更高的可预测度且具有受到良好控制的阈值电压。又，阈值电压分布是往0伏特的右边偏移，以确保当施加0伏特时被修整的串行选择晶体管一般不会导电。一般而言，阈值电压的向右偏移表示被修整的串行选择晶体管在「断开」电压(例如串行选择电压是-3伏特)之下较不易意外地导电，使得位于线的漏电流较少。较少的漏电流是高度被需要的，因为如此能够允许较快速的读取时间与较大的电源效率以及其他的益处。
图7B绘示上接地选择晶体管修整动作的结果的曲线图。水平轴是测量阈值电压Vt值，以伏特表示，且垂直轴是测量在每个阈值电压Vt值范围中的出现数量，以对数尺度表示。数据组720表示在进行上接地选择晶体管修整动作之前，于元件中的上接地选择晶体管的阈值电压分布，且数据组722表示在进行动作之后，这些相同的晶体管的阈值电压分布。图中显示在动作期间所进行的修整导致上接地选择晶体管的阈值电压分布变窄且向右偏移。应注意的是，这些结果非常类似于关于图7A所示的串行选择晶体管，且上接地选择晶体管的修整操作有助于提供相同于上列所述的益处。
图7B另外显示一数据组721，数据组721表示在上接地选择晶体管修整操作进行之前，在一元件中的接地选择晶体管的阈值电压分布，且数据组723表示在上接地选择晶体管被修整之后，这些相同的接地选择晶体管的阈值电压分布。如同上述，在上接地选择晶体管的修整期间，接地选择晶体管可能会受到干扰。此编程干扰的净结果(neteffect)是显示为由数据组721向右偏移至数据组723，数据组721表示在修整操作之前的阈值电压值，数据组723表示在修整操作之后的阈值电压值。
图7C绘示接地选择晶体管修整动作的结果的曲线图。水平轴是测量阈值电压Vt值，以伏特表示，且垂直轴是测量在每个阈值电压Vt值范围中的出现数量，以对数尺度表示。由于数据组722与723可分别为接地选择晶体管修整动作之前的上接地选择晶体管与接地选择晶体管的阈值电压分布，曲线图中再次绘示由上列曲线图中的数据组722与723。数据组730表示进行动作之后的接地选择晶体管的阈值电压分布。由于这是采用开放回路法，阈值电压分布并不狭窄，而是往右偏移，从而增加接地选择晶体管的平均阈值电压。如此有效地降低串行与共享源极线之间的漏电流。数据组731表示在接地选择晶体管进行修正动作之后的阈值电压分布。如同重叠于数据组722的数据组731所示，上接地选择晶体管并未受到接地选择晶体管修整操作显着地影响，而是部分是由于自升压法的效果。
阵列及周边结构可以实行于一集成电路中。集成电路亦可包括一控制器，控制器可连接于字线、串行选择线、位线、及其他关于阵列的线。透过这些连接并通过使用感测电路，控制器可协调串行选择晶体管、上接地选择晶体管、与接地选择晶体管的修整操作。控制器亦可协调标准阵列操作，标准阵列操作包括读取、写入、与编程操作。控制器可为一通用处理机(generalpurposeprocessor)，执行一计算机程序以进行修整操作及/或标准阵列操作。计算机程序可通过处理器以非临时记忆存取的方式储存。在其他实施中，控制器可透过本领域所知的特殊用途应用电路(specialpurposeapplicationcircuitry)或由存储器阵列提供单芯片系统功能的混合模块来执行。在其他实施例中，控制器可透过特殊用途逻辑电路与通用处理器的混合来执行。此外，控制器可执行或利用一有限状态机器以进行修整操作及/或标准阵列操作。
「修整」一词代表调整阈值电压或者影响一个或多个选定的晶体管的状态。在一些状况中，被修整的晶体管的阈值电压及/或状态可能维持不变。又，「修整」的进行可依据上下文来决定使用开放回路技术或闭合回路技术。
可以理解的是，此处所述的原理可应用于实施例所述的与非门闪存以外，包括或非门闪存装置、一次性可编程(one-timeprogrammable，OTP)存储器装置、其他反熔丝基(anti-fuse-based)的存储器装置、浮动栅极(floatinggate)存储器装置、电荷捕捉(chargetrapping)存储器装置，非易失性(nonvolatile)存储器装置，嵌入式(embedded)存储器装置，和/或其他存储器装置。
虽然依据所揭露原理的实施例以描述如上，应能理解这些实施例仅代表范例，并非用以作为限制。因此，本发明的广度与范围并不会被限定于上述任一实施例中，而应以本揭露中的申请专利范围以及其均等物所定义。此外，上述优点与特性是用于形容实施例，并非用以限定本申请的专利申请范围于可完成任一或所有上述优点的程序或构造。
本发明中使用的各种用语可具有在本技术领域内的特殊含义。一个特定的用语是否应理解为「领域的用语」是取决于使用此术语的上下文。「连接」、「与...保持联系」、「关联」或其他类似的用语一般应广义地理解为包括两种情况，其中联系和连接是直接介于提及的元件之间或通过一个或多个介于提及的元件之间的中介物进行联系和连接。这些和其他用语是被理解为其在本发明中所使用提及的上下文以及本领域术人员所能理解在揭露的上下文中的含意。上述定义并不排除其他基于所揭露的上下文而可被施加到这些用语的含义。
比较、测量与时间的用语，例如「同时」、「相等」、「在...期间」、「完成」与其他类似的用语应理解为代表「实质上同时」、「实质上相等」、「实质上在...期间」、「实质上完成」等，此处的「实质上」代表这些比较、测量与时间为可达成隐含状态或明显状态的期望的结果。

Claims (10)

1.一种用于控制一存储器阵列的系统，包括一第一存储单元串行及一第二存储单元串行，该系统包括：
一控制晶体管群组，用于控制该第一存储单元串行及该第二存储单元串行，该控制晶体管群组包括：
一第一串行选择晶体管、一第一上接地选择晶体管、与一第一接地选择晶体管，各个该第一串行选择晶体管、该第一上接地选择晶体管、与该第一接地选择晶体管是可操作地连接于该第一存储单元串行；以及
一第二串行选择晶体管、一第二上接地选择晶体管、与一第二接地选择晶体管，各个该第二串行选择晶体管、该第二上接地选择晶体管、与该第二接地选择晶体管是可操作地连接于该第二存储单元串行，
其中该第一串行选择晶体管是可操作，以将该第一存储单元串行连接至一位线；且
其中该第二串行选择晶体管是可操作，以将该第二存储单元串行连接至该位线；以及
一控制器，该控制器是可操作，以修整该第一串行选择晶体管与该第二串行选择晶体管、该第一上接地选择晶体管与该第二上接地选择晶体管、及该第一接地选择晶体管与该第二接地选择晶体管，该控制晶体管群组中的多个控制晶体管是受到修整，从而改变这些控制晶体管的阈值电压，
其中该控制器更可操作，以在该第一上接地选择晶体管受到修整的一期间抑制该第二上接地选择晶体管的编程。
2.根据权利要求1所述的系统，其中该控制器更可操作，以通过断开该第二串行选择晶体管来抑制该第二上接地选择晶体管的编程，从而断开该第二存储单元串行及该第二上接地选择晶体管对于该位线的连接。
3.根据权利要求1所述的系统，其中该控制器更可操作，以在该第一串行选择晶体管受到修整的一期间，抑制一第三串行选择晶体管的编程，该第三串行选择晶体管与该第一串行选择晶体管共享一页。
4.根据权利要求1所述的系统，其中该控制器更可操作，以使用一开放回路编程技术，同时地修整该第一接地选择晶体管与该第二接地选择晶体管。
5.根据权利要求1所述的系统，其中该控制器更可操作，以使用增阶型脉冲编程来修整至少一晶体管，该至少一晶体管是选自由该第一串行选择晶体管与该第二串行选择晶体管及该第一上接地选择晶体管与该第二上接地选择晶体管所组成的族群。
6.一种修整一存储器阵列的控制晶体管的方法，该存储器阵列包括一第一存储单元串行，该第一存储单元串行是可操作地连接于一第一串行选择晶体管、一第一上接地选择晶体管、及一第一接地选择晶体管，该第一串行选择晶体管是可操作的，以将该第一存储单元串行连接至一位线，且该存储器阵列更包括一第二存储单元串行，该第二存储单元串行是可操作的，以连接至一第二串行选择晶体管、一第二上接地选择晶体管、及一第二接地选择晶体管，该第二串行选择晶体管是可操作的，以将该第二存储单元串行连接至该位线，且该方法包括：
修整该第一串行选择晶体管；
修整该第二串行选择晶体管；
修整该第一上接地选择晶体管；
修整该第二上接地选择晶体管；
修整该第一接地选择晶体管；
修整该第二接地选择晶体管；以及
在该第一上接地选择晶体管的修整期间抑制该第二上接地选择晶体管的编程，
其中各个该第一串行选择晶体管、该第二串行选择晶体管、该第一上接地选择晶体管、该第二上接地选择晶体管、该第一接地选择晶体管及该第二接地选择晶体管的修整，改变该第一串行选择晶体管、该第二串行选择晶体管、该第一上接地选择晶体管、该第二上接地选择晶体管、该第一接地选择晶体管及该第二接地选择晶体管的各自的阈值电压。
7.根据权利要求6所述的方法，更包括：
通过断开该第二串行选择晶体管来抑制该第二上接地选择晶体管的编程，从而断开该第二存储单元串行对于该位线的连接。
8.根据权利要求6所述的方法，更包括：
在该第一串行选择晶体管的修整的期间抑制一第三串行选择晶体管的编程，该第三串行选择晶体管与该第一串行选择晶体管共享一页。
9.根据权利要求6所述的方法，其中该第一接地选择晶体管的修整是使用一开放回路编程技术，与该第二接地选择晶体管的修整同时进行。
10.根据权利要求6所述的方法，其中至少一晶体管是使用增阶型脉冲编程来受到修整，该至少一晶体管是选自由该第一串行选择晶体管与该第二串行选择晶体管及该第一上接地选择晶体管与该第二上接地选择晶体管所组成的族群。
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