JP2000323687A - 半導体メモリ素子及びその製造方法 - Google Patents
半導体メモリ素子及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 95
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 239000012535 impurity Substances 0.000 claims abstract description 141
- 239000000758 substrate Substances 0.000 claims abstract description 73
- 238000000034 method Methods 0.000 claims abstract description 49
- 230000002093 peripheral effect Effects 0.000 claims abstract description 41
- 238000005468 ion implantation Methods 0.000 claims abstract description 19
- 125000001475 halogen functional group Chemical group 0.000 claims abstract 3
- 239000010410 layer Substances 0.000 claims description 59
- 150000002500 ions Chemical class 0.000 claims description 26
- 125000006850 spacer group Chemical group 0.000 claims description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 25
- 229920005591 polysilicon Polymers 0.000 claims description 25
- 239000011229 interlayer Substances 0.000 claims description 23
- -1 halo ion Chemical class 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 5
- 238000002513 implantation Methods 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 6
- 125000005843 halogen group Chemical group 0.000 description 6
- 239000002784 hot electron Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- SJHPCNCNNSSLPL-CSKARUKUSA-N (4e)-4-(ethoxymethylidene)-2-phenyl-1,3-oxazol-5-one Chemical compound O1C(=O)C(=C/OCC)\N=C1C1=CC=CC=C1 SJHPCNCNNSSLPL-CSKARUKUSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/46—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with an inter-gate dielectric layer also being used as part of the peripheral transistor
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 製造工程を容易にし、生産性を向上すること
ができるフラッシュＥＥＰＲＯＭとなる半導体メモリ素
子の構造及びその製造方法を提供する。 【解決手段】 半導体基板500内に第１高濃度不純物領
域501a及び第2高濃度不純物領域501bが形成され、該第2
高濃度不純物領域501bの側方に低濃度不純物領域501cが
形成され、該低濃度不純物領域501cの近傍にハロイオン
注入層501dが形成されたメモリセル部と、半導体基板50
0内に低濃度不純物領域513a、513bが形成され、それら
低濃度不純物領域513a、513bの外側に高濃度不純物領域
515a、515bが形成され、前記各低濃度不純物領域513a、
513bの近傍にハロイオン注入層516が形成された周辺回
路素子部と、から構成されたものである。これにより、
製造工程を容易にし、生産性を向上することができる。
ができるフラッシュＥＥＰＲＯＭとなる半導体メモリ素
子の構造及びその製造方法を提供する。 【解決手段】 半導体基板500内に第１高濃度不純物領
域501a及び第2高濃度不純物領域501bが形成され、該第2
高濃度不純物領域501bの側方に低濃度不純物領域501cが
形成され、該低濃度不純物領域501cの近傍にハロイオン
注入層501dが形成されたメモリセル部と、半導体基板50
0内に低濃度不純物領域513a、513bが形成され、それら
低濃度不純物領域513a、513bの外側に高濃度不純物領域
515a、515bが形成され、前記各低濃度不純物領域513a、
513bの近傍にハロイオン注入層516が形成された周辺回
路素子部と、から構成されたものである。これにより、
製造工程を容易にし、生産性を向上することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュＥＥＰ
ＲＯＭ(Flash Electrically Erasable Programmable Ｒ
ＯＭ）となる半導体メモリ素子に関するもので、詳しく
は、メモリセル部のドレインと周辺回路素子部のソース
及びドレインとを同様に構成した半導体メモリ素子の構
造及びその製造方法に関するものである。
ＲＯＭ(Flash Electrically Erasable Programmable Ｒ
ＯＭ）となる半導体メモリ素子に関するもので、詳しく
は、メモリセル部のドレインと周辺回路素子部のソース
及びドレインとを同様に構成した半導体メモリ素子の構
造及びその製造方法に関するものである。
【０００２】
【従来の技術】従来の半導体メモリ素子としてのフラッ
シュＥＥＰＲＯＭ素子は、図１１に示したように、半導
体基板100の上面に、非アクティブ領域または素子隔離
領域に該当するフィールド酸化膜101、及びアクティブ
領域102がそれぞれ複数組形成され、上記のアクティブ
領域102と直交する方向に複数のフローティングゲート
ＦＧが形成され、それぞれのフローティングゲートＦＧ
の上面には、図示省略の絶縁膜を介して制御ゲートＣＧ
が前記フローティングゲートＦＧと同一方向に形成され
ていた。そして、上記のフローティングゲートＦＧの両
側で前記アクティブ領域102の内側にはソース103及びド
レイン104がそれぞれ形成され、前記ドレイン104の所定
領域にはコンタクトホール105が穿孔形成され、また、
前記制御ゲートＣＧと直交する方向に形成されたビット
ラインＢＬには前記ドレイン104が連結されていた。
シュＥＥＰＲＯＭ素子は、図１１に示したように、半導
体基板100の上面に、非アクティブ領域または素子隔離
領域に該当するフィールド酸化膜101、及びアクティブ
領域102がそれぞれ複数組形成され、上記のアクティブ
領域102と直交する方向に複数のフローティングゲート
ＦＧが形成され、それぞれのフローティングゲートＦＧ
の上面には、図示省略の絶縁膜を介して制御ゲートＣＧ
が前記フローティングゲートＦＧと同一方向に形成され
ていた。そして、上記のフローティングゲートＦＧの両
側で前記アクティブ領域102の内側にはソース103及びド
レイン104がそれぞれ形成され、前記ドレイン104の所定
領域にはコンタクトホール105が穿孔形成され、また、
前記制御ゲートＣＧと直交する方向に形成されたビット
ラインＢＬには前記ドレイン104が連結されていた。
【０００３】図１１において、符号110が付された点線
の内側は、フラッシュＥＥＰＲＯＭ素子の単位メモリセ
ルを示している。そして、ＥＴＯＸ（ＥＰＲＯＭ with
Tunnel Oxide）型のフラッシュＥＥＰＲＯＭ素子の
単位メモリセルは、図１２に示したように、半導体基板
200の上面にフローティングゲートのゲート酸化膜であ
るトンネル酸化膜201が形成され、該トンネル酸化膜201
の上面にポリシリコンからなるフローティングゲート電
極202、層間絶縁膜203及び制御ゲート電極204が順次積
層されていた。前記フローティングゲート電極202の両
側で前記半導体基板200の内部にはソース205及びドレイ
ン206がそれぞれ形成されており、前記ソース205は、不
純物濃度が相対的に高い不純物層（n+層）からなる第1
ソース205a、及び該第1ソース205aと比べて不純物濃度
が相対的に低い不純物層（n-層）からなる第2ソース205
bから構成された、いわゆる傾斜接合（graded junctio
n）構造を有していた。また、前記ドレイン206は、前記
第1ソース205aと同様の高濃度不純物層（n+層）からな
っていた。
の内側は、フラッシュＥＥＰＲＯＭ素子の単位メモリセ
ルを示している。そして、ＥＴＯＸ（ＥＰＲＯＭ with
Tunnel Oxide）型のフラッシュＥＥＰＲＯＭ素子の
単位メモリセルは、図１２に示したように、半導体基板
200の上面にフローティングゲートのゲート酸化膜であ
るトンネル酸化膜201が形成され、該トンネル酸化膜201
の上面にポリシリコンからなるフローティングゲート電
極202、層間絶縁膜203及び制御ゲート電極204が順次積
層されていた。前記フローティングゲート電極202の両
側で前記半導体基板200の内部にはソース205及びドレイ
ン206がそれぞれ形成されており、前記ソース205は、不
純物濃度が相対的に高い不純物層（n+層）からなる第1
ソース205a、及び該第1ソース205aと比べて不純物濃度
が相対的に低い不純物層（n-層）からなる第2ソース205
bから構成された、いわゆる傾斜接合（graded junctio
n）構造を有していた。また、前記ドレイン206は、前記
第1ソース205aと同様の高濃度不純物層（n+層）からな
っていた。
【０００４】このように構成された従来のフラッシュＥ
ＥＰＲＯＭ素子において、ソース205は、n+層からなる
第1ソース205aとn-層からなる第2ソース205bとの傾斜接
合構造を有していたが、ドレイン206と半導体基板200
は、n+層とp+層との接合構造の非対称構造を有してお
り、その理由について以下に説明する。
ＥＰＲＯＭ素子において、ソース205は、n+層からなる
第1ソース205aとn-層からなる第2ソース205bとの傾斜接
合構造を有していたが、ドレイン206と半導体基板200
は、n+層とp+層との接合構造の非対称構造を有してお
り、その理由について以下に説明する。
【０００５】即ち、フラッシュＥＥＰＲＯＭ素子がプロ
グラム動作を行う際には、ドレイン206には８V、制御ゲ
ート電極204には１２Vの高電圧がそれぞれ印加されるた
め、前記ドレイン206からホットエレクトロン(hot elec
tron)が発生し、このホットエレクトロンは、トンネル
酸化膜201を通ってフローティングゲート電極202に流入
するようになるが、このとき、ドレイン206と半導体基
板200とをn+層とp+層との接合から構成された急接合（a
brupt junction）構造で形成すると、ホットエレクトロ
ンの発生が容易になりプログラム動作の速度を向上させ
ることができるからであった。
グラム動作を行う際には、ドレイン206には８V、制御ゲ
ート電極204には１２Vの高電圧がそれぞれ印加されるた
め、前記ドレイン206からホットエレクトロン(hot elec
tron)が発生し、このホットエレクトロンは、トンネル
酸化膜201を通ってフローティングゲート電極202に流入
するようになるが、このとき、ドレイン206と半導体基
板200とをn+層とp+層との接合から構成された急接合（a
brupt junction）構造で形成すると、ホットエレクトロ
ンの発生が容易になりプログラム動作の速度を向上させ
ることができるからであった。
【０００６】一方、消去の際には、ソース205に１０V以
上の高電圧を印加して、上記のフローティングゲート電
極202内に流入したホットエレクトロンを前記ソース205
に放出させるが、このとき、第1ソース205a及び第2ソー
ス205bを傾斜接合構造により段階的に形成してn型ソー
ス205の内部の不純物濃度を緩やかに減少させると、ソ
ース接合が高電圧に耐えられるようになるからであっ
た。
上の高電圧を印加して、上記のフローティングゲート電
極202内に流入したホットエレクトロンを前記ソース205
に放出させるが、このとき、第1ソース205a及び第2ソー
ス205bを傾斜接合構造により段階的に形成してn型ソー
ス205の内部の不純物濃度を緩やかに減少させると、ソ
ース接合が高電圧に耐えられるようになるからであっ
た。
【０００７】しかし、このような構造を有する従来のフ
ラッシュＥＥＰＲＯＭ素子においては、ソース205が側
面拡散されるため、セルの面積が増加するという問題点
があった。
ラッシュＥＥＰＲＯＭ素子においては、ソース205が側
面拡散されるため、セルの面積が増加するという問題点
があった。
【０００８】そこで、側面拡散によるセルの面積の増加
を抑制し、ソース接合の信頼性を向上させるために、ゲ
ート電極には負電圧を印加し、ソースには５V以下の低
電圧を印加する方法が提案されたが、この場合は、図１
２に示したＥＴＯＸ型のフラッシュＥＥＰＲＯＭ素子の
ような深く緩やかな傾斜接合の構造になっていないた
め、ソースの側面拡散によるセル面積の増加を抑制する
ことができたが、消去の際は、フローティングゲートと
ソース領域間とのオーバーラップ領域を必ず維持させな
ければならず、またプログラムを行う際は、ソース電圧
による電圧降下を防止できるようにソースの不純物濃度
を充分に高くしなければならなかった。例えば、ソース
を形成するときのイオン注入量（dose）が２×１０15at
oms／cm2以下であると、トンネルリングを行うときにフ
ローティングゲートとソース領域間とのオーバーラップ
領域において空乏層が形成されるため、ゲート電流が大
きく低減するという問題点があった。結局、ソースの構
造は、緩やかな傾斜接合構造である必要はないが、ソー
スとドレインのドーピング濃度が相違する非対称構造を
有していなければならなかった。
を抑制し、ソース接合の信頼性を向上させるために、ゲ
ート電極には負電圧を印加し、ソースには５V以下の低
電圧を印加する方法が提案されたが、この場合は、図１
２に示したＥＴＯＸ型のフラッシュＥＥＰＲＯＭ素子の
ような深く緩やかな傾斜接合の構造になっていないた
め、ソースの側面拡散によるセル面積の増加を抑制する
ことができたが、消去の際は、フローティングゲートと
ソース領域間とのオーバーラップ領域を必ず維持させな
ければならず、またプログラムを行う際は、ソース電圧
による電圧降下を防止できるようにソースの不純物濃度
を充分に高くしなければならなかった。例えば、ソース
を形成するときのイオン注入量（dose）が２×１０15at
oms／cm2以下であると、トンネルリングを行うときにフ
ローティングゲートとソース領域間とのオーバーラップ
領域において空乏層が形成されるため、ゲート電流が大
きく低減するという問題点があった。結局、ソースの構
造は、緩やかな傾斜接合構造である必要はないが、ソー
スとドレインのドーピング濃度が相違する非対称構造を
有していなければならなかった。
【０００９】以上のように構成された従来のフラッシュ
ＥＥＰＲＯＭ素子の製造方法について、図１３〜図１９
に基づいて説明する。図１３〜図１９における分図
（Ａ）の系統は、メモリセル部の製造工程を示した工程
縦断面図であり、図１３〜図１９における分図（Ｂ）の
系統は、周辺回路素子部の製造工程を示した工程縦断面
図である。以下に、従来のフラッシュＥＥＰＲＯＭ素子
全体を製造する工程順に、メモリセル部及び周辺回路素
子部の製造工程を説明する。
ＥＥＰＲＯＭ素子の製造方法について、図１３〜図１９
に基づいて説明する。図１３〜図１９における分図
（Ａ）の系統は、メモリセル部の製造工程を示した工程
縦断面図であり、図１３〜図１９における分図（Ｂ）の
系統は、周辺回路素子部の製造工程を示した工程縦断面
図である。以下に、従来のフラッシュＥＥＰＲＯＭ素子
全体を製造する工程順に、メモリセル部及び周辺回路素
子部の製造工程を説明する。
【００１０】まず、図１３に示したように、半導体基板
300全体の上面に公知の部分シリコン酸化工程を施して
素子隔離領域または非アクティブ領域に該当するフィー
ルド酸化膜301を形成し、その他の領域はアクティブ領
域302にする。
300全体の上面に公知の部分シリコン酸化工程を施して
素子隔離領域または非アクティブ領域に該当するフィー
ルド酸化膜301を形成し、その他の領域はアクティブ領
域302にする。
【００１１】次に、図１３（Ａ）に示したように、メモ
リセル部が形成される部位となる前記半導体基板300の
上面にトンネル酸化膜303及び図示省略の第1ポリシリコ
ン層を順次形成した後、該第1ポリシリコン層が前記ア
クティブ領域302の上面のみに残留するようにパターニ
ングして、第1ポリシリコン層パターン304を形成する。
次いで、前記半導体基板300の全体構造の上面に酸化膜
と窒化膜と酸化膜との多層膜構造の膜からなる層間絶縁
膜305を形成する。ここで、該層間絶縁膜305は、図１１
に示したフローティングゲートＦＧと制御ゲートＣＧと
を絶縁する役割をすると共に、後の工程で形成される制
御ゲートのゲート絶縁膜となる。
リセル部が形成される部位となる前記半導体基板300の
上面にトンネル酸化膜303及び図示省略の第1ポリシリコ
ン層を順次形成した後、該第1ポリシリコン層が前記ア
クティブ領域302の上面のみに残留するようにパターニ
ングして、第1ポリシリコン層パターン304を形成する。
次いで、前記半導体基板300の全体構造の上面に酸化膜
と窒化膜と酸化膜との多層膜構造の膜からなる層間絶縁
膜305を形成する。ここで、該層間絶縁膜305は、図１１
に示したフローティングゲートＦＧと制御ゲートＣＧと
を絶縁する役割をすると共に、後の工程で形成される制
御ゲートのゲート絶縁膜となる。
【００１２】次に、図１４（Ｂ）に示したように、周辺
回路素子部が形成される部位となる半導体基板300の上
面に形成された前記層間絶縁膜305を除去し、洗浄工程
を行った後、前記半導体基板300の上面全部に熱酸化を
施して、ゲート酸化膜306を形成する。
回路素子部が形成される部位となる半導体基板300の上
面に形成された前記層間絶縁膜305を除去し、洗浄工程
を行った後、前記半導体基板300の上面全部に熱酸化を
施して、ゲート酸化膜306を形成する。
【００１３】次に、図１３（Ａ）に示した前記半導体基
板300の上面全体に図示省略の第２ポリシリコン層を形
成した後、公知のスタックゲートエッチ法により前記第
２ポリシリコン層、層間絶縁膜305及び第1ポリシリコン
層パターン304を順次食刻して図１４（Ａ）に示した第
２ポリシリコン層パターンとしての制御ゲート電極307a
と、該制御ゲート電極307aの下方側に位置し該制御ゲー
ト電極307aと自己整列してパターニングされたフローテ
ィングゲート電極304aとを形成する。ここで、該フロー
ティングゲート電極304aは、公知のスタックゲートエッ
チ法により前記第1ポリシリコン層パターン304をパター
ニングして形成される。このとき、図１４（Ｂ）に示し
たように、周辺回路素子部には前記第２ポリシリコン層
をパターニングして形成されたゲート電極307bが同時に
形成される。
板300の上面全体に図示省略の第２ポリシリコン層を形
成した後、公知のスタックゲートエッチ法により前記第
２ポリシリコン層、層間絶縁膜305及び第1ポリシリコン
層パターン304を順次食刻して図１４（Ａ）に示した第
２ポリシリコン層パターンとしての制御ゲート電極307a
と、該制御ゲート電極307aの下方側に位置し該制御ゲー
ト電極307aと自己整列してパターニングされたフローテ
ィングゲート電極304aとを形成する。ここで、該フロー
ティングゲート電極304aは、公知のスタックゲートエッ
チ法により前記第1ポリシリコン層パターン304をパター
ニングして形成される。このとき、図１４（Ｂ）に示し
たように、周辺回路素子部には前記第２ポリシリコン層
をパターニングして形成されたゲート電極307bが同時に
形成される。
【００１４】そして、図１５（Ｂ）に示したように、周
辺回路素子部における前記半導体基板300の上面に第１
イオン注入マスク320を形成した後、図１５（Ａ）に示
したように、メモリセル部のソース308及びドレイン309
を形成するためのイオン注入を行う。
辺回路素子部における前記半導体基板300の上面に第１
イオン注入マスク320を形成した後、図１５（Ａ）に示
したように、メモリセル部のソース308及びドレイン309
を形成するためのイオン注入を行う。
【００１５】次に、前記第１イオン注入マスク320を除
去し、図１６（Ａ）に示したように、メモリセル部にお
ける前記半導体基板300の上部に第２イオン注入マスク3
30を形成した後、図１６（Ｂ）に示したように、周辺回
路素子部における前記ゲート電極307bの両側で前記半導
体基板300の内部に不純物イオンを注入して、低濃度不
純物（lightly doped drain；ＬＤＤ）領域310を形成
する。
去し、図１６（Ａ）に示したように、メモリセル部にお
ける前記半導体基板300の上部に第２イオン注入マスク3
30を形成した後、図１６（Ｂ）に示したように、周辺回
路素子部における前記ゲート電極307bの両側で前記半導
体基板300の内部に不純物イオンを注入して、低濃度不
純物（lightly doped drain；ＬＤＤ）領域310を形成
する。
【００１６】次に、図１７に示したように、前記第２イ
オン注入マスク330を除去した後、メモリセル部におけ
る前記フローティングゲート電極304a及び制御ゲート電
極307aの両方の側壁、並びに周辺回路素子部における前
記ゲート電極307bの両方の側壁に側壁スペーサ311をそ
れぞれ形成する。
オン注入マスク330を除去した後、メモリセル部におけ
る前記フローティングゲート電極304a及び制御ゲート電
極307aの両方の側壁、並びに周辺回路素子部における前
記ゲート電極307bの両方の側壁に側壁スペーサ311をそ
れぞれ形成する。
【００１７】次に、図１８に示したように、共通ソース
を形成するためにメモリセル部及び周辺回路素子部にお
ける前記半導体基板300の上面に共通ソースマスク340を
形成した後、図１８（Ａ）に示したように、該共通ソー
スマスク340を利用してメモリセル部におけるソースと
ソースの間を電気的に分離しているフィールド酸化膜を
除去する共通ソースの食刻を行った後、該共通ソース領
域に不純物イオンを高濃度に注入して共通ソース308aを
形成する。
を形成するためにメモリセル部及び周辺回路素子部にお
ける前記半導体基板300の上面に共通ソースマスク340を
形成した後、図１８（Ａ）に示したように、該共通ソー
スマスク340を利用してメモリセル部におけるソースと
ソースの間を電気的に分離しているフィールド酸化膜を
除去する共通ソースの食刻を行った後、該共通ソース領
域に不純物イオンを高濃度に注入して共通ソース308aを
形成する。
【００１８】その後、メモリセル部における前記半導体
基板300の上面に第3イオン注入マスク350を形成し、図
１９（Ｂ）に示したように、周辺回路素子部における前
記側壁スペーサ311の両側で半導体基板300の内部に不純
物イオンを注入して、周辺回路素子部のソースとドレイ
ン312を形成して、従来のフラッシュＥＥＰＲＯＭ素子
の製造を終了していた。
基板300の上面に第3イオン注入マスク350を形成し、図
１９（Ｂ）に示したように、周辺回路素子部における前
記側壁スペーサ311の両側で半導体基板300の内部に不純
物イオンを注入して、周辺回路素子部のソースとドレイ
ン312を形成して、従来のフラッシュＥＥＰＲＯＭ素子
の製造を終了していた。
【００１９】
【発明が解決しようとする課題】しかし、このような従
来のフラッシュＥＥＰＲＯＭ素子において、周辺回路素
子部におけるソース及びドレインは、低濃度不純物（Ｌ
ＤＤ）領域を有しており、このソース及びドレインの形
状並びに不純物濃度が同様な対称構造を有していたが、
メモリセル部におけるソース及びドレインは、低濃度不
純物（ＬＤＤ）構造を有さず、このソース及びドレイン
の形状並びに不純物濃度が非対称の構造を有していた。
そのため、このような従来のフラッシュＥＥＰＲＯＭ素
子を製造するときは、メモリセル部においてソースとド
レインを形成した後、別途に周辺回路素子部においてソ
ースとドレインを形成しなければならず、工程が煩雑で
あるという問題点があった。
来のフラッシュＥＥＰＲＯＭ素子において、周辺回路素
子部におけるソース及びドレインは、低濃度不純物（Ｌ
ＤＤ）領域を有しており、このソース及びドレインの形
状並びに不純物濃度が同様な対称構造を有していたが、
メモリセル部におけるソース及びドレインは、低濃度不
純物（ＬＤＤ）構造を有さず、このソース及びドレイン
の形状並びに不純物濃度が非対称の構造を有していた。
そのため、このような従来のフラッシュＥＥＰＲＯＭ素
子を製造するときは、メモリセル部においてソースとド
レインを形成した後、別途に周辺回路素子部においてソ
ースとドレインを形成しなければならず、工程が煩雑で
あるという問題点があった。
【００２０】そこで、本発明は、このような従来の問題
点に鑑みてなされたもので、メモリセル部及び周辺回路
素子部においてソースとドレインの形成を同時に行うこ
とにより、製造工程の単純化を図ることができ、また、
メモリセル部及び周辺回路素子部におけるソース及びド
レインを低濃度不純物（ＬＤＤ）構造に形成し、該低濃
度不純物領域の近傍にハロイオン注入層を有するフラッ
シュＥＥＰＲＯＭ素子を形成して、パンチ・スルー内圧
を向上することができる半導体メモリ素子及びその製造
方法を提供しようとする。
点に鑑みてなされたもので、メモリセル部及び周辺回路
素子部においてソースとドレインの形成を同時に行うこ
とにより、製造工程の単純化を図ることができ、また、
メモリセル部及び周辺回路素子部におけるソース及びド
レインを低濃度不純物（ＬＤＤ）構造に形成し、該低濃
度不純物領域の近傍にハロイオン注入層を有するフラッ
シュＥＥＰＲＯＭ素子を形成して、パンチ・スルー内圧
を向上することができる半導体メモリ素子及びその製造
方法を提供しようとする。
【００２１】
【課題を解決するための手段】このような目的を達成す
るため、本発明による半導体メモリ素子は、メモリセル
部及び周辺回路素子部からなる半導体素子であって、前
記メモリセル部は、半導体基板の上面の前記メモリセル
部となる位置に形成されたトンネル酸化膜と、該トンネ
ル酸化膜の上面に形成されたフローティングゲート電極
と、該フローティングゲート電極の上面に形成された層
間絶縁膜と、該層間絶縁膜の上面に形成された制御ゲー
ト電極と、前記半導体基板の内部にて前記制御ゲート電
極の一方側において形成され不純物濃度が相対的に高い
第1高濃度不純物領域と、前記半導体基板の内部にて前
記制御ゲート電極の他方側において形成され不純物濃度
が前記第1高濃度不純物領域とほぼ等しい第2高濃度不純
物領域と、該第2高濃度不純物領域と前記制御ゲート電
極の他方側の端との間で前記半導体基板の内部に形成さ
れ不純物濃度が前記第１及び第２高濃度不純物領域と比
べ相対的に低い低濃度不純物領域と、該低濃度不純物領
域の近傍で前記半導体基板の内部に形成されたハロイオ
ン注入層と、を備えて構成されるものであり、前記周辺
回路素子部は、半導体基板の上面の前記周辺回路素子部
となる位置に形成されたゲート酸化膜と、該ゲート酸化
膜の上面に形成されたゲート電極と、前記半導体基板の
内部にて前記ゲート電極の両側においてそれぞれ形成さ
れ不純物濃度が相対的に低い低濃度不純物領域と、前記
半導体基板の内部にて前記低濃度不純物領域の外側にお
いて形成され不純物濃度が前記低濃度不純物領域と比べ
相対的に高い高濃度不純物領域と、前記低濃度不純物領
域の近傍で半導体基板の内部に形成されたハロイオン注
入層と、を備えて構成されるものである。
るため、本発明による半導体メモリ素子は、メモリセル
部及び周辺回路素子部からなる半導体素子であって、前
記メモリセル部は、半導体基板の上面の前記メモリセル
部となる位置に形成されたトンネル酸化膜と、該トンネ
ル酸化膜の上面に形成されたフローティングゲート電極
と、該フローティングゲート電極の上面に形成された層
間絶縁膜と、該層間絶縁膜の上面に形成された制御ゲー
ト電極と、前記半導体基板の内部にて前記制御ゲート電
極の一方側において形成され不純物濃度が相対的に高い
第1高濃度不純物領域と、前記半導体基板の内部にて前
記制御ゲート電極の他方側において形成され不純物濃度
が前記第1高濃度不純物領域とほぼ等しい第2高濃度不純
物領域と、該第2高濃度不純物領域と前記制御ゲート電
極の他方側の端との間で前記半導体基板の内部に形成さ
れ不純物濃度が前記第１及び第２高濃度不純物領域と比
べ相対的に低い低濃度不純物領域と、該低濃度不純物領
域の近傍で前記半導体基板の内部に形成されたハロイオ
ン注入層と、を備えて構成されるものであり、前記周辺
回路素子部は、半導体基板の上面の前記周辺回路素子部
となる位置に形成されたゲート酸化膜と、該ゲート酸化
膜の上面に形成されたゲート電極と、前記半導体基板の
内部にて前記ゲート電極の両側においてそれぞれ形成さ
れ不純物濃度が相対的に低い低濃度不純物領域と、前記
半導体基板の内部にて前記低濃度不純物領域の外側にお
いて形成され不純物濃度が前記低濃度不純物領域と比べ
相対的に高い高濃度不純物領域と、前記低濃度不純物領
域の近傍で半導体基板の内部に形成されたハロイオン注
入層と、を備えて構成されるものである。
【００２２】前記第１高濃度不純物領域はメモリセル部
のソースであり、前記第２高濃度不純物領域はメモリセ
ル部のドレインである。
のソースであり、前記第２高濃度不純物領域はメモリセ
ル部のドレインである。
【００２３】前記メモリセル部にプログラムされた記憶
内容を消去するには、前記メモリセル部の制御ゲート電
極には負電圧を印加し、ソースには所定のしきい値電圧
以下の低電圧を印加する。
内容を消去するには、前記メモリセル部の制御ゲート電
極には負電圧を印加し、ソースには所定のしきい値電圧
以下の低電圧を印加する。
【００２４】そして、本発明による半導体メモリ素子の
製造方法は、半導体基板の所定部位にフィールド酸化膜
からなる非アクティブ領域とアクティブ領域とをそれぞ
れ形成するステップと、前記半導体基板の上面のメモリ
セル部となる位置にトンネル酸化膜を形成するステップ
と、該トンネル酸化膜の上面にポリシリコンパターンを
形成するステップと、該ポリシリコンパターンの上面に
層間絶縁膜を形成するステップと、前記半導体基板の上
面の周辺回路素子部となる位置にゲート酸化膜を形成す
るステップと、前記層間絶縁膜の上面にメモリセル部の
制御ゲート電極を形成すると同時に前記ゲート酸化膜の
上面に周辺回路素子部のゲート電極を形成するステップ
と、前記制御ゲート電極をマスクとし、前記ポリシリコ
ンパターンを食刻してフローティングゲート電極を形成
するステップと、前記半導体基板の内部にて前記制御ゲ
ート電極の両側及び前記ゲート電極の両側において第1
導電型の不純物イオンを注入して不純物濃度が相対的に
低い低濃度不純物領域を形成するステップと、該低濃度
不純物領域の近傍に第２導電型の不純物イオンを注入し
てハロイオン注入層を形成するステップと、前記制御ゲ
ート電極及びゲート電極の両側の側壁に側壁スペーサを
それぞれ形成するステップと、メモリセル部の共通ソー
ス領域のみが露出されるように前記半導体基板上の全面
に共通ソースマスクを形成するステップと、該共通ソー
スマスクを用いて前記フィールド酸化膜を部分的に食刻
すると同時に前記共通ソース領域に隣接した側壁スペー
サを部分的に食刻するステップと、前記共通ソースマス
クを除去するステップと、前記制御ゲート電極とゲート
電極と側壁スペーサとをマスクとして前記半導体基板内
に前記低濃度不純物領域と比べて相対的に高濃度の第1
導電型の不純物イオンを注入した後で熱処理を施して高
濃度不純物領域を形成するステップと、を順次行うもの
とする。
製造方法は、半導体基板の所定部位にフィールド酸化膜
からなる非アクティブ領域とアクティブ領域とをそれぞ
れ形成するステップと、前記半導体基板の上面のメモリ
セル部となる位置にトンネル酸化膜を形成するステップ
と、該トンネル酸化膜の上面にポリシリコンパターンを
形成するステップと、該ポリシリコンパターンの上面に
層間絶縁膜を形成するステップと、前記半導体基板の上
面の周辺回路素子部となる位置にゲート酸化膜を形成す
るステップと、前記層間絶縁膜の上面にメモリセル部の
制御ゲート電極を形成すると同時に前記ゲート酸化膜の
上面に周辺回路素子部のゲート電極を形成するステップ
と、前記制御ゲート電極をマスクとし、前記ポリシリコ
ンパターンを食刻してフローティングゲート電極を形成
するステップと、前記半導体基板の内部にて前記制御ゲ
ート電極の両側及び前記ゲート電極の両側において第1
導電型の不純物イオンを注入して不純物濃度が相対的に
低い低濃度不純物領域を形成するステップと、該低濃度
不純物領域の近傍に第２導電型の不純物イオンを注入し
てハロイオン注入層を形成するステップと、前記制御ゲ
ート電極及びゲート電極の両側の側壁に側壁スペーサを
それぞれ形成するステップと、メモリセル部の共通ソー
ス領域のみが露出されるように前記半導体基板上の全面
に共通ソースマスクを形成するステップと、該共通ソー
スマスクを用いて前記フィールド酸化膜を部分的に食刻
すると同時に前記共通ソース領域に隣接した側壁スペー
サを部分的に食刻するステップと、前記共通ソースマス
クを除去するステップと、前記制御ゲート電極とゲート
電極と側壁スペーサとをマスクとして前記半導体基板内
に前記低濃度不純物領域と比べて相対的に高濃度の第1
導電型の不純物イオンを注入した後で熱処理を施して高
濃度不純物領域を形成するステップと、を順次行うもの
とする。
【００２５】前記共通ソース領域に形成された高濃度不
純物領域は、前記低濃度不純物領域及びハロイオン注入
層を覆うため、結果的に高濃度不純物領域に変化して単
一接合構造を形成することとなる。
純物領域は、前記低濃度不純物領域及びハロイオン注入
層を覆うため、結果的に高濃度不純物領域に変化して単
一接合構造を形成することとなる。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて詳細に説明する。本発明による半導体メ
モリ素子としてのフラッシュＥＥＰＲＯＭ素子の構造及
びその製造方法についてメモリセル部及び周辺回路素子
部に分けて説明する。
図面に基づいて詳細に説明する。本発明による半導体メ
モリ素子としてのフラッシュＥＥＰＲＯＭ素子の構造及
びその製造方法についてメモリセル部及び周辺回路素子
部に分けて説明する。
【００２７】先ず、メモリセル部の構造は、図１（Ａ）
に示したように、半導体基板500の上面のメモリセル部
となる位置にシリコン酸化膜からなるトンネル酸化膜50
2が形成され、該トンネル酸化膜502の上面にポリシリコ
ンからなるフローティングゲート電極503が形成され、
該フローティングゲート電極503の上面に酸化膜と窒化
膜と酸化膜との多層膜構造を有する層間絶縁膜504が形
成され、該層間絶縁膜504の上面に制御ゲート電極505が
形成され、該制御ゲート電極505の一方の側壁には側壁
スペーサ506が形成されている。
に示したように、半導体基板500の上面のメモリセル部
となる位置にシリコン酸化膜からなるトンネル酸化膜50
2が形成され、該トンネル酸化膜502の上面にポリシリコ
ンからなるフローティングゲート電極503が形成され、
該フローティングゲート電極503の上面に酸化膜と窒化
膜と酸化膜との多層膜構造を有する層間絶縁膜504が形
成され、該層間絶縁膜504の上面に制御ゲート電極505が
形成され、該制御ゲート電極505の一方の側壁には側壁
スペーサ506が形成されている。
【００２８】そして、前記半導体基板500の内部にて前
記フローティングゲート電極503の下方両側部には、不
純物濃度が相対的に高い高濃度不純物領域501a及び501b
がそれぞれ形成されており、該高濃度不純物領域501aに
は２×１０15atoms／cm2以上のイオンが注入されてい
る。ここで、前記高濃度不純物領域501aは、メモリセル
部のソースであり、前記高濃度不純物領域501bは、メモ
リセル部のドレインである。そして、前記側壁スペーサ
506の下方で前記半導体基板500の内部には、前記高濃度
不純物領域501bに比べて不純物濃度が相対的に1／100ほ
ど低い低濃度不純物（ＬＤＤ）領域501cが形成されてい
る。また、前記低濃度不純物領域501cの近傍にはハロイ
オン注入層501dが形成されている。なお、前記ドレイン
501b及び前記低濃度不純物（ＬＤＤ）領域501c内の不純
物の導電型は同一であり、前記ハロイオン注入層501d内
の不純物の導電型は、前記ドレイン501bの導電型とは反
対である。
記フローティングゲート電極503の下方両側部には、不
純物濃度が相対的に高い高濃度不純物領域501a及び501b
がそれぞれ形成されており、該高濃度不純物領域501aに
は２×１０15atoms／cm2以上のイオンが注入されてい
る。ここで、前記高濃度不純物領域501aは、メモリセル
部のソースであり、前記高濃度不純物領域501bは、メモ
リセル部のドレインである。そして、前記側壁スペーサ
506の下方で前記半導体基板500の内部には、前記高濃度
不純物領域501bに比べて不純物濃度が相対的に1／100ほ
ど低い低濃度不純物（ＬＤＤ）領域501cが形成されてい
る。また、前記低濃度不純物領域501cの近傍にはハロイ
オン注入層501dが形成されている。なお、前記ドレイン
501b及び前記低濃度不純物（ＬＤＤ）領域501c内の不純
物の導電型は同一であり、前記ハロイオン注入層501d内
の不純物の導電型は、前記ドレイン501bの導電型とは反
対である。
【００２９】このように、本発明によるフラッシュＥＥ
ＰＲＯＭ素子のメモリセル部において、高濃度不純物領
域である前記ソース501aは、従来のソースとは異なり傾
斜接合構造を有さず、また、フローティングゲート電極
503と充分にオーバーラップするように形成されてい
る。
ＰＲＯＭ素子のメモリセル部において、高濃度不純物領
域である前記ソース501aは、従来のソースとは異なり傾
斜接合構造を有さず、また、フローティングゲート電極
503と充分にオーバーラップするように形成されてい
る。
【００３０】一方、本発明によるフラッシュＥＥＰＲＯ
Ｍ素子の周辺回路素子部の構造は、図1（Ｂ）に示した
ように、前記半導体基板500の上面の周辺回路素子部と
なる位置にゲート酸化膜511及びゲート電極512が順次形
成されており、前記半導体基板500の内部にて前記ゲー
ト電極512の下方両側部には、相対的にイオン濃度の低
い低濃度イオン注入層513a及び513bがそれぞれ形成され
ている。これにより、電界の集中を防止してホットエレ
クトロンの発生を抑制することができる。また、前記ゲ
ート電極512の両側の側壁には側壁スペーサ514がそれぞ
れ形成され、前記半導体基板500の内部にて前記側壁ス
ペーサ514の外側には、ソース及びドレインとなる高濃
度イオン注入層515a及び515bがそれぞれ形成されてい
る。また、前記半導体基板500の内部にて前記低濃度イ
オン注入層513a及び513b近傍で前記ゲート電極512の下
方には、上記の低濃度イオン注入層513a及び513bとは反
対の導電型を有しており、トンネル現象によるショット
チャンネル効果を抑制するための不純物層となるハロイ
オン注入層516が形成されている。
Ｍ素子の周辺回路素子部の構造は、図1（Ｂ）に示した
ように、前記半導体基板500の上面の周辺回路素子部と
なる位置にゲート酸化膜511及びゲート電極512が順次形
成されており、前記半導体基板500の内部にて前記ゲー
ト電極512の下方両側部には、相対的にイオン濃度の低
い低濃度イオン注入層513a及び513bがそれぞれ形成され
ている。これにより、電界の集中を防止してホットエレ
クトロンの発生を抑制することができる。また、前記ゲ
ート電極512の両側の側壁には側壁スペーサ514がそれぞ
れ形成され、前記半導体基板500の内部にて前記側壁ス
ペーサ514の外側には、ソース及びドレインとなる高濃
度イオン注入層515a及び515bがそれぞれ形成されてい
る。また、前記半導体基板500の内部にて前記低濃度イ
オン注入層513a及び513b近傍で前記ゲート電極512の下
方には、上記の低濃度イオン注入層513a及び513bとは反
対の導電型を有しており、トンネル現象によるショット
チャンネル効果を抑制するための不純物層となるハロイ
オン注入層516が形成されている。
【００３１】以上説明したように、本発明によるフラッ
シュＥＥＰＲＯＭ素子の構造は、図１（Ａ）に示したメ
モリセル部におけるドレイン501b及び図１（Ｂ）に示し
た周辺回路素子部におけるソース及びドレインが低濃度
不純物（ＬＤＤ）領域を有する構造に形成されており、
更に、該低濃度不純物（ＬＤＤ）領域の近傍にハロイオ
ン注入層516が形成されている。なお、メモリセル部に
おけるソース501aは、低濃度不純物（ＬＤＤ）構造また
は緩やかな傾斜接合構造を有さず、単一のｐｎ接合構造
である急接合構造を有している。
シュＥＥＰＲＯＭ素子の構造は、図１（Ａ）に示したメ
モリセル部におけるドレイン501b及び図１（Ｂ）に示し
た周辺回路素子部におけるソース及びドレインが低濃度
不純物（ＬＤＤ）領域を有する構造に形成されており、
更に、該低濃度不純物（ＬＤＤ）領域の近傍にハロイオ
ン注入層516が形成されている。なお、メモリセル部に
おけるソース501aは、低濃度不純物（ＬＤＤ）構造また
は緩やかな傾斜接合構造を有さず、単一のｐｎ接合構造
である急接合構造を有している。
【００３２】以下、上記のように構成された本発明によ
るフラッシュＥＥＰＲＯＭ素子の動作及び用途について
説明する。まず、プログラム動作を行うときには、図１
（Ｂ）に示した前記ハロイオン注入層516及び図１
（Ａ）に示したドレイン501bは、急接合構造を有してお
りホットエレクトロンの発生を容易にするため、プログ
ラミングの速度を速くすることができる。
るフラッシュＥＥＰＲＯＭ素子の動作及び用途について
説明する。まず、プログラム動作を行うときには、図１
（Ｂ）に示した前記ハロイオン注入層516及び図１
（Ａ）に示したドレイン501bは、急接合構造を有してお
りホットエレクトロンの発生を容易にするため、プログ
ラミングの速度を速くすることができる。
【００３３】一方、消去動作を行うときには、ゲート電
極に負電圧を印加し、ソースに５V以下の低電圧を印加
するため、従来の高電圧に耐え得る傾斜接合構造でな
く、急接合構造を有するソースを形成する。即ち、本発
明によるフラッシュＥＥＰＲＯＭ素子は、消去の際、５
V以上の高電圧を印加すると、急接合構造を有するソー
スにおいて接合の破壊が起こるため、ゲート電極に負電
圧を印加し、ソースに５V以下の低電圧を印加して消去
する素子となるものである。
極に負電圧を印加し、ソースに５V以下の低電圧を印加
するため、従来の高電圧に耐え得る傾斜接合構造でな
く、急接合構造を有するソースを形成する。即ち、本発
明によるフラッシュＥＥＰＲＯＭ素子は、消去の際、５
V以上の高電圧を印加すると、急接合構造を有するソー
スにおいて接合の破壊が起こるため、ゲート電極に負電
圧を印加し、ソースに５V以下の低電圧を印加して消去
する素子となるものである。
【００３４】以下、上記のような構造を有する本発明に
よるフラッシュＥＥＰＲＯＭ素子の製造方法について、
図２〜図７を用いて説明する。各図における分図（Ａ）
の系統は、本発明による半導体メモリ素子のメモリセル
部の製造工程を示した工程縦断面図であり、各図におけ
る分図（Ｂ）の系統は、本発明による半導体メモリ素子
の周辺回路素子部の製造工程を示した工程縦断面図であ
る。ここで、実際には、フラッシュＥＥＰＲＯＭ素子を
製造するときは、メモリセル部及び周辺回路素子部の製
造工程が混合して行われるため、フラッシュＥＥＰＲＯ
Ｍ素子全体を製造する工程順に、メモリセル部及び周辺
回路素子部の製造工程を説明する。
よるフラッシュＥＥＰＲＯＭ素子の製造方法について、
図２〜図７を用いて説明する。各図における分図（Ａ）
の系統は、本発明による半導体メモリ素子のメモリセル
部の製造工程を示した工程縦断面図であり、各図におけ
る分図（Ｂ）の系統は、本発明による半導体メモリ素子
の周辺回路素子部の製造工程を示した工程縦断面図であ
る。ここで、実際には、フラッシュＥＥＰＲＯＭ素子を
製造するときは、メモリセル部及び周辺回路素子部の製
造工程が混合して行われるため、フラッシュＥＥＰＲＯ
Ｍ素子全体を製造する工程順に、メモリセル部及び周辺
回路素子部の製造工程を説明する。
【００３５】先ず、図２に示したように、半導体基板60
0の上面の所定部位に非アクティブ領域または素子隔離
領域に該当する複数のフィールド酸化膜601を形成す
る。ここで、上記のフィールド酸化膜601が形成されて
ない部位をアクティブ領域602とする。
0の上面の所定部位に非アクティブ領域または素子隔離
領域に該当する複数のフィールド酸化膜601を形成す
る。ここで、上記のフィールド酸化膜601が形成されて
ない部位をアクティブ領域602とする。
【００３６】次に、図２（Ａ）に示したように、前記半
導体基板600の上面のメモリセル部となる位置にトンネ
ル酸化膜603を形成し、該トンネル酸化膜603の上面に第
１ポリシリコン層を形成した後、パターニングして、ポ
リシリコンパターン604を形成する。その後、前記半導
体基板600全体の上面に形成された酸化膜と窒化膜と酸
化膜との多層膜構造の膜からなる層間絶縁膜605を形成
する。
導体基板600の上面のメモリセル部となる位置にトンネ
ル酸化膜603を形成し、該トンネル酸化膜603の上面に第
１ポリシリコン層を形成した後、パターニングして、ポ
リシリコンパターン604を形成する。その後、前記半導
体基板600全体の上面に形成された酸化膜と窒化膜と酸
化膜との多層膜構造の膜からなる層間絶縁膜605を形成
する。
【００３７】次に、図３（Ｂ）に示したように、周辺回
路素子部の上面に形成された層間絶縁膜605（図示省
略）を除去し、この除去された部位に熱酸化法を施して
シリコン酸化膜のゲート酸化膜606を形成する。
路素子部の上面に形成された層間絶縁膜605（図示省
略）を除去し、この除去された部位に熱酸化法を施して
シリコン酸化膜のゲート酸化膜606を形成する。
【００３８】次に、図３に示したように、メモリセル部
における前記層間絶縁膜605及び周辺回路素子部におけ
る前記ゲート酸化膜606の上面に、第2ポリシリコン層
（図示省略）を形成した後、パターニングして、メモリ
セル部における前記層間絶縁膜605の上面には制御ゲー
ト電極607aを形成し、周辺回路素子部における前記ゲー
ト酸化膜606の上面にはゲート電極607bを形成する。次
いで、図３（Ａ）に示したように、前記制御ゲート電極
607aを自己整列マスクとしてその下方の前記ポリシリコ
ンパターン604まで食刻し、ポリシリコンからなるフロ
ーティングゲート電極604aを形成する。
における前記層間絶縁膜605及び周辺回路素子部におけ
る前記ゲート酸化膜606の上面に、第2ポリシリコン層
（図示省略）を形成した後、パターニングして、メモリ
セル部における前記層間絶縁膜605の上面には制御ゲー
ト電極607aを形成し、周辺回路素子部における前記ゲー
ト酸化膜606の上面にはゲート電極607bを形成する。次
いで、図３（Ａ）に示したように、前記制御ゲート電極
607aを自己整列マスクとしてその下方の前記ポリシリコ
ンパターン604まで食刻し、ポリシリコンからなるフロ
ーティングゲート電極604aを形成する。
【００３９】そして、図４に示したように、分図（Ａ）
における前記制御ゲート電極607a及び分図（Ｂ）におけ
るゲート電極607bをマスクとし、それらの両側で前記半
導体基板600の内部に、第1導電型の不純物イオン、例え
ば、リン（Ｐ）またはヒ素（Ａｓ）、及びその両方、の
何れか一方を注入して浅い不純物層である低濃度不純物
（ＬＤＤ）領域609を形成する。なお、後の工程におい
て、前記半導体基板600には第２導電型の不純物イオン
がドーピングされるが、もしも、該半導体基板600にリ
ン又はヒ素のような第１導電型の不純物イオンがドーピ
ングされているときは、ホウ素（B）のような第２導電
型の不純物イオンをイオン注入して低濃度不純物層609
を形成する。また、前記低濃度不純物領域609は、後述
の深い不純物層である高濃度不純物層611a〜611d（図７
参照）と同一導電型であるが、不純物の濃度は約1／100
倍ほどの低さである。
における前記制御ゲート電極607a及び分図（Ｂ）におけ
るゲート電極607bをマスクとし、それらの両側で前記半
導体基板600の内部に、第1導電型の不純物イオン、例え
ば、リン（Ｐ）またはヒ素（Ａｓ）、及びその両方、の
何れか一方を注入して浅い不純物層である低濃度不純物
（ＬＤＤ）領域609を形成する。なお、後の工程におい
て、前記半導体基板600には第２導電型の不純物イオン
がドーピングされるが、もしも、該半導体基板600にリ
ン又はヒ素のような第１導電型の不純物イオンがドーピ
ングされているときは、ホウ素（B）のような第２導電
型の不純物イオンをイオン注入して低濃度不純物層609
を形成する。また、前記低濃度不純物領域609は、後述
の深い不純物層である高濃度不純物層611a〜611d（図７
参照）と同一導電型であるが、不純物の濃度は約1／100
倍ほどの低さである。
【００４０】次に、前記低濃度不純物層609近傍で前記
半導体基板600の内部に約３０゜の傾斜を有する傾斜角
イオン注入法を施し、ホウ素のような第２導電型のイオ
ンを注入してハロイオン注入領域608を形成する。な
お、前記第2導電型のイオンは、前記半導体基板600の導
電型と同一導電型のものが好ましく、前記第1導電型と
は反対の導電型となる。また、前記第2導電型のイオン
は、前記半導体基板600の代わりに該半導体基板600内に
形成されたn型またはp型のウエル内に注入することもで
きるが、そのような場合は前記ウエルの導電型と同一の
導電型を有する不純物イオンを注入する。
半導体基板600の内部に約３０゜の傾斜を有する傾斜角
イオン注入法を施し、ホウ素のような第２導電型のイオ
ンを注入してハロイオン注入領域608を形成する。な
お、前記第2導電型のイオンは、前記半導体基板600の導
電型と同一導電型のものが好ましく、前記第1導電型と
は反対の導電型となる。また、前記第2導電型のイオン
は、前記半導体基板600の代わりに該半導体基板600内に
形成されたn型またはp型のウエル内に注入することもで
きるが、そのような場合は前記ウエルの導電型と同一の
導電型を有する不純物イオンを注入する。
【００４１】次に、図５に示したように、前記半導体基
板600全体の上面にシリコン酸化膜またはシリコン窒化
膜を形成した後、異方性食刻を施し、分図（Ａ）に示し
たメモリセル部の前記制御ゲート電極607a及び分図
（Ｂ）に示した周辺回路素子部のゲート電極607bそれぞ
れの両方の側壁に側壁スペーサ610を形成する。
板600全体の上面にシリコン酸化膜またはシリコン窒化
膜を形成した後、異方性食刻を施し、分図（Ａ）に示し
たメモリセル部の前記制御ゲート電極607a及び分図
（Ｂ）に示した周辺回路素子部のゲート電極607bそれぞ
れの両方の側壁に側壁スペーサ610を形成する。
【００４２】次に、図６に示したように、共通ソースを
形成するために、共通ソース領域613を除いた前記半導
体基板600全体の上面に共通ソースマスク612を形成す
る。そして、該共通ソースマスク612を用いて各メモリ
セル部においてソース間を隔離している図示省略のフィ
ールド酸化膜を食刻するが、このとき、前記共通ソース
領域613に隣接する各側壁スペーサ610も食刻されるた
め、符号610aに示したように、側壁スペーサの大きさ
（幅）が縮小して、前記フローティングゲート電極604a
の側壁に小さく残留するようになる。
形成するために、共通ソース領域613を除いた前記半導
体基板600全体の上面に共通ソースマスク612を形成す
る。そして、該共通ソースマスク612を用いて各メモリ
セル部においてソース間を隔離している図示省略のフィ
ールド酸化膜を食刻するが、このとき、前記共通ソース
領域613に隣接する各側壁スペーサ610も食刻されるた
め、符号610aに示したように、側壁スペーサの大きさ
（幅）が縮小して、前記フローティングゲート電極604a
の側壁に小さく残留するようになる。
【００４３】その後、図７に示したように、上記の共通
ソースマスク612を除去した後、前記各側壁スペーサ610
及び610aをマスクとして用いて前記半導体基板600内に
第1導電型の不純物イオンを、前記低濃度不純物層609を
形成するときに比べ100倍ほど高い濃度で注入する。そ
して、半導体基板600に熱処理を施して複数の高濃度不
純物層611a、611b、611c及び611dを形成する。
ソースマスク612を除去した後、前記各側壁スペーサ610
及び610aをマスクとして用いて前記半導体基板600内に
第1導電型の不純物イオンを、前記低濃度不純物層609を
形成するときに比べ100倍ほど高い濃度で注入する。そ
して、半導体基板600に熱処理を施して複数の高濃度不
純物層611a、611b、611c及び611dを形成する。
【００４４】このとき、上記の高濃度不純物層611a、61
1b、611c及び611dは、分図（Ａ）に示したメモリセル部
においてソース611a及びドレイン611bとなり、また、分
図（Ｂ）に示した周辺回路素子部においてソース611c及
びドレイン611dとなる。このように、メモリセル部にお
けるソース611a及びドレイン611bと周辺回路素子部にお
けるソース611ｃ及びドレイン611ｄとは、同一のイオン
注入工程により形成される。しかし、メモリセル部にお
けるドレイン611b及び周辺回路素子部におけるソース61
1c及びドレイン611dは、それらの周辺に低濃度不純物
（ＬＤＤ）領域609を有している。また、該低濃度不純
物（ＬＤＤ）領域609の周囲にはハロイオン注入層608が
形成された多重接合構造を有しているにもかかわらず、
メモリセル部における前記ソース611aは、図６（Ａ）に
示した共通ソース領域613を形成するとき、該共通ソー
ス領域613に隣接した側壁スペーサ610がフィールド酸化
膜と共に食刻されて殆どが除去されるため、高濃度不純
物層からなる単一接合構造を有している。
1b、611c及び611dは、分図（Ａ）に示したメモリセル部
においてソース611a及びドレイン611bとなり、また、分
図（Ｂ）に示した周辺回路素子部においてソース611c及
びドレイン611dとなる。このように、メモリセル部にお
けるソース611a及びドレイン611bと周辺回路素子部にお
けるソース611ｃ及びドレイン611ｄとは、同一のイオン
注入工程により形成される。しかし、メモリセル部にお
けるドレイン611b及び周辺回路素子部におけるソース61
1c及びドレイン611dは、それらの周辺に低濃度不純物
（ＬＤＤ）領域609を有している。また、該低濃度不純
物（ＬＤＤ）領域609の周囲にはハロイオン注入層608が
形成された多重接合構造を有しているにもかかわらず、
メモリセル部における前記ソース611aは、図６（Ａ）に
示した共通ソース領域613を形成するとき、該共通ソー
ス領域613に隣接した側壁スペーサ610がフィールド酸化
膜と共に食刻されて殆どが除去されるため、高濃度不純
物層からなる単一接合構造を有している。
【００４５】よって、上記の共通ソース領域613に注入
された高濃度不純物イオンは、後の工程で熱処理工程を
施すとき、前記ゲート電極の下方にまで側方拡散されて
前記ハロイオン注入層608及び低濃度不純物層609を覆う
ようになるので、結果的に、前記共通ソース領域613
は、高濃度不純物領域となる。また、前記の側方拡散に
より図７（Ａ）に示した前記ソース611aとフローティン
グゲート電極604aとは充分にオーバーラップされること
となる。しかし、メモリセル部におけるドレイン611bに
隣接した側壁スペーサ610及び周辺回路素子部における
ゲート電極607bの両側の側壁スペーサ610はそのまま残
留しているため、高濃度不純物イオンを注入した後、熱
処理を施しても、上記のソース611aは、ゲート電極の下
方においてハロイオン注入層608を覆うようになるまで
側方拡散されない。
された高濃度不純物イオンは、後の工程で熱処理工程を
施すとき、前記ゲート電極の下方にまで側方拡散されて
前記ハロイオン注入層608及び低濃度不純物層609を覆う
ようになるので、結果的に、前記共通ソース領域613
は、高濃度不純物領域となる。また、前記の側方拡散に
より図７（Ａ）に示した前記ソース611aとフローティン
グゲート電極604aとは充分にオーバーラップされること
となる。しかし、メモリセル部におけるドレイン611bに
隣接した側壁スペーサ610及び周辺回路素子部における
ゲート電極607bの両側の側壁スペーサ610はそのまま残
留しているため、高濃度不純物イオンを注入した後、熱
処理を施しても、上記のソース611aは、ゲート電極の下
方においてハロイオン注入層608を覆うようになるまで
側方拡散されない。
【００４６】従って、メモリセル部におけるドレインは
プログラム効率を向上することができるハロー低濃度不
純物（ＬＤＤ）構造になり、ソース領域は、フローティ
ングゲート電極との充分なオーバーラップ面積が確保さ
れるため、消去効率を向上させることができるという効
果がある。
プログラム効率を向上することができるハロー低濃度不
純物（ＬＤＤ）構造になり、ソース領域は、フローティ
ングゲート電極との充分なオーバーラップ面積が確保さ
れるため、消去効率を向上させることができるという効
果がある。
【００４７】以下、このように構成された本発明による
フラッシュＥＥＰＲＯＭ素子の電気的特性及びプログラ
ムと消去の回数による信頼性の評価結果について、図８
〜図１０に基づいて説明する。
フラッシュＥＥＰＲＯＭ素子の電気的特性及びプログラ
ムと消去の回数による信頼性の評価結果について、図８
〜図１０に基づいて説明する。
【００４８】先ず、本発明によるフラッシュＥＥＰＲＯ
Ｍ素子のプログラム特性について、図８を参照すると、
プログラムを行う前のメモリ素子のしきい値電圧VTHが
0.5Vの状態で、制御ゲート電極に１０V、ドレインに５V
の電圧を印加して、プログラム時間を２μsずつ増加さ
せたときのしきい値電圧の変化は、プログラムされたセ
ルのしきい値電圧を５Vとすると、約２μs以内にプログ
ラムが終了されており、優れたプログラム特性を表して
いる。
Ｍ素子のプログラム特性について、図８を参照すると、
プログラムを行う前のメモリ素子のしきい値電圧VTHが
0.5Vの状態で、制御ゲート電極に１０V、ドレインに５V
の電圧を印加して、プログラム時間を２μsずつ増加さ
せたときのしきい値電圧の変化は、プログラムされたセ
ルのしきい値電圧を５Vとすると、約２μs以内にプログ
ラムが終了されており、優れたプログラム特性を表して
いる。
【００４９】また、図９は、メモリセル部にプログラム
された記憶内容を消去したときにおいて、消去時間によ
るしきい値電圧の変動値を示した特性グラフで、消去を
行う前のメモリ素子のしきい値電圧が5.5Vの状態で、制
御ゲート電極に-１０V、ソースに５Vの電圧を印加して
消去実験を行った結果、約２００ms以内にしきい値電圧
値が2.5V以下となり、優れた消去特性を表している。
された記憶内容を消去したときにおいて、消去時間によ
るしきい値電圧の変動値を示した特性グラフで、消去を
行う前のメモリ素子のしきい値電圧が5.5Vの状態で、制
御ゲート電極に-１０V、ソースに５Vの電圧を印加して
消去実験を行った結果、約２００ms以内にしきい値電圧
値が2.5V以下となり、優れた消去特性を表している。
【００５０】また、図１０は、プログラム時間を２μ
s、消去時間を２msとした場合において、プログラムと
消去を反復したときの反復回数に従うしきい値電圧の変
化を示しており、プログラムと消去の回数が1000回にな
るまでは、プログラム時のしきい値電圧の変動及び消去
時のしきい値電圧の変動が殆どなく、10000回のプログ
ラムと消去時におけるしきい値電圧の変動幅が小さいの
で、10000回までのプログラムと消去においては充分に
信頼性を有することが分かる。
s、消去時間を２msとした場合において、プログラムと
消去を反復したときの反復回数に従うしきい値電圧の変
化を示しており、プログラムと消去の回数が1000回にな
るまでは、プログラム時のしきい値電圧の変動及び消去
時のしきい値電圧の変動が殆どなく、10000回のプログ
ラムと消去時におけるしきい値電圧の変動幅が小さいの
で、10000回までのプログラムと消去においては充分に
信頼性を有することが分かる。
【００５１】
【発明の効果】本発明は、以上のように構成されたの
で、請求項1に係る発明によれば、メモリセル部のドレ
インと周辺回路素子部のソース及びドレインとを同様に
構成してフォトリソグラフィー工程を省くことができる
ため、工程を簡単にすることができるという効果があ
る。
で、請求項1に係る発明によれば、メモリセル部のドレ
インと周辺回路素子部のソース及びドレインとを同様に
構成してフォトリソグラフィー工程を省くことができる
ため、工程を簡単にすることができるという効果があ
る。
【００５２】請求項２及び５に係る発明によれば、ソー
スを単一接合の構造に形成するため、セル面積を縮小さ
せて、半導体素子の生産性を向上させることができると
いう効果がある。
スを単一接合の構造に形成するため、セル面積を縮小さ
せて、半導体素子の生産性を向上させることができると
いう効果がある。
【００５３】請求項３に係る発明によれば、ソースに印
加する電圧を低減してソースを単一接合の構造に形成す
ることが可能になり、よって、メモリセルの面積を縮小
させて、半導体素子の生産性を向上させることができる
という効果がある。
加する電圧を低減してソースを単一接合の構造に形成す
ることが可能になり、よって、メモリセルの面積を縮小
させて、半導体素子の生産性を向上させることができる
という効果がある。
【００５４】請求項４に係る発明によれば、メモリセル
部及び周辺回路素子部におけるソース及びドレイン形成
工程を統合して工程を単純化させるため、半導体メモリ
素子の製造費用を低減することができるという効果があ
る。
部及び周辺回路素子部におけるソース及びドレイン形成
工程を統合して工程を単純化させるため、半導体メモリ
素子の製造費用を低減することができるという効果があ
る。
【００５５】
【図１】本発明による半導体メモリ素子としてのフラッ
シュＥＥＰＲＯＭ素子の構造を示す縦断面図であり、分
図（Ａ）はメモリセル部を、また分図（Ｂ）は周辺回路
素子部を示す断面図である。
シュＥＥＰＲＯＭ素子の構造を示す縦断面図であり、分
図（Ａ）はメモリセル部を、また分図（Ｂ）は周辺回路
素子部を示す断面図である。
【図２】本発明の製造工程を示す工程断面図であって、
分図（Ａ）は、半導体基板の上面にトンネル酸化膜、ポ
リシリコンパターン、層間絶縁膜を順次形成する工程を
示す工程断面図であり、分図（Ｂ）は、半導体基板の上
面にフィールド酸化膜及びアクティブ領域を形成する工
程を示す工程断面図ある。
分図（Ａ）は、半導体基板の上面にトンネル酸化膜、ポ
リシリコンパターン、層間絶縁膜を順次形成する工程を
示す工程断面図であり、分図（Ｂ）は、半導体基板の上
面にフィールド酸化膜及びアクティブ領域を形成する工
程を示す工程断面図ある。
【図３】上記の工程断面図において、分図（Ａ）は、食
刻を施して制御ゲート電極及びフローティング電極を形
成する工程を示す工程断面図であり、分図（Ｂ）は、ア
クティブ領域にゲート酸化膜及びゲート電極を形成する
工程を示す工程断面図である。
刻を施して制御ゲート電極及びフローティング電極を形
成する工程を示す工程断面図であり、分図（Ｂ）は、ア
クティブ領域にゲート酸化膜及びゲート電極を形成する
工程を示す工程断面図である。
【図４】上記の工程断面図において、半導体基板の内部
に低濃度不純物領域及びハロイオン注入層をそれぞれ形
成する工程を示す工程断面図である。
に低濃度不純物領域及びハロイオン注入層をそれぞれ形
成する工程を示す工程断面図である。
【図５】上記の工程断面図において、分図（Ａ）におけ
る制御ゲート電極および分図（Ｂ）におけるゲート電極
それぞれの両側の側面に側壁スペーサを形成する工程を
示す工程断面図である。
る制御ゲート電極および分図（Ｂ）におけるゲート電極
それぞれの両側の側面に側壁スペーサを形成する工程を
示す工程断面図である。
【図６】上記の工程断面図において、共通ソース領域を
除く半導体基板全体の上面に共通ソースマスクを形成し
た後、フィールド酸化膜及び共通ソース領域に隣接する
側壁スペーサの一部を食刻する工程を示す工程断面図で
ある。
除く半導体基板全体の上面に共通ソースマスクを形成し
た後、フィールド酸化膜及び共通ソース領域に隣接する
側壁スペーサの一部を食刻する工程を示す工程断面図で
ある。
【図７】上記の工程断面図において、共通ソースマスク
を除去した後、半導体基板の内部に高濃度不純物領域を
形成する工程を示す工程断面図である。
を除去した後、半導体基板の内部に高濃度不純物領域を
形成する工程を示す工程断面図である。
【図８】本発明によるフラッシュＥＥＰＲＯＭ素子のプ
ログラム時間に対するしきい値電圧の変化を示すグラフ
である。
ログラム時間に対するしきい値電圧の変化を示すグラフ
である。
【図９】本発明によるフラッシュＥＥＰＲＯＭ素子のメ
モリ素子にプログラムされた記憶内容の消去時間に対す
るしきい値電圧の変化を示すグラフである。
モリ素子にプログラムされた記憶内容の消去時間に対す
るしきい値電圧の変化を示すグラフである。
【図１０】本発明によるフラッシュＥＥＰＲＯＭ素子の
プログラムと消去の回数に対するしきい値電圧の変化を
示すグラフである。
プログラムと消去の回数に対するしきい値電圧の変化を
示すグラフである。
【図１１】従来の半導体メモリ素子としてのフラッシュ
ＥＥＰＲＯＭ素子を示す平面図である。
ＥＥＰＲＯＭ素子を示す平面図である。
【図１２】図１１のＡ−Ａ線縦断面図であり、従来のＥ
ＴＯＸ型のフラッシュＥＥＰＲＯＭ素子の単位セルを示
す縦断面図である。
ＴＯＸ型のフラッシュＥＥＰＲＯＭ素子の単位セルを示
す縦断面図である。
【図１３】従来の半導体素子の製造工程を示す工程断面
図であって、分図（Ａ）は、半導体基板の上面にトンネ
ル酸化膜、ポリシリコンパターン、層間絶縁膜を順次形
成する工程を示す工程断面図であり、分図（Ｂ）は、半
導体基板の上面にフィールド酸化膜及びアクティブ領域
を形成する工程を示す工程断面図ある。
図であって、分図（Ａ）は、半導体基板の上面にトンネ
ル酸化膜、ポリシリコンパターン、層間絶縁膜を順次形
成する工程を示す工程断面図であり、分図（Ｂ）は、半
導体基板の上面にフィールド酸化膜及びアクティブ領域
を形成する工程を示す工程断面図ある。
【図１４】上記の工程断面図において、分図（Ａ）は、
食刻を施して制御ゲート電極及びフローティング電極を
形成する工程を示す工程断面図であり、分図（Ｂ）は、
アクティブ領域にゲート酸化膜及びゲート電極を形成す
る工程を示す工程断面図である。
食刻を施して制御ゲート電極及びフローティング電極を
形成する工程を示す工程断面図であり、分図（Ｂ）は、
アクティブ領域にゲート酸化膜及びゲート電極を形成す
る工程を示す工程断面図である。
【図１５】上記の工程断面図において、分図（Ａ）は、
半導体基板の内部にソース及び低濃度不純物領域を形成
する工程を示す工程断面図であり、分図（Ｂ）は、周辺
回路素子部の上面に第1イオン注入マスクを形成する工
程を示す工程断面図である。
半導体基板の内部にソース及び低濃度不純物領域を形成
する工程を示す工程断面図であり、分図（Ｂ）は、周辺
回路素子部の上面に第1イオン注入マスクを形成する工
程を示す工程断面図である。
【図１６】上記の工程断面図において、分図（Ａ）は、
メモリセル部の上面に第2イオン注入マスクを形成し、
分図（Ｂ）は、上記第1イオン注入マスクを除去した後
に半導体素子の内部に低濃度不純物領域を形成する工程
を示す工程断面図である。
メモリセル部の上面に第2イオン注入マスクを形成し、
分図（Ｂ）は、上記第1イオン注入マスクを除去した後
に半導体素子の内部に低濃度不純物領域を形成する工程
を示す工程断面図である。
【図１７】上記の工程断面図において、上記第1イオン
注入マスクを除去した後、分図（Ａ）における制御ゲー
ト電極および分図（Ｂ）におけるゲート電極それぞれの
両側の側面に側壁スペーサを形成する工程を示す工程断
面図である。
注入マスクを除去した後、分図（Ａ）における制御ゲー
ト電極および分図（Ｂ）におけるゲート電極それぞれの
両側の側面に側壁スペーサを形成する工程を示す工程断
面図である。
【図１８】上記の工程断面図において、ソース領域を除
く半導体基板全体の上面に共通ソースマスクを形成し、
フィールド酸化膜及びソース領域に隣接する側壁スペー
サの一部を食刻した後、ソース領域の内部に高濃度不純
物領域を形成する工程を示す工程断面図である。
く半導体基板全体の上面に共通ソースマスクを形成し、
フィールド酸化膜及びソース領域に隣接する側壁スペー
サの一部を食刻した後、ソース領域の内部に高濃度不純
物領域を形成する工程を示す工程断面図である。
【図１９】上記の工程断面図において、分図（Ａ）は、
メモリセル部の上面に第３イオン注入マスクを形成し、
分図（Ｂ）は、共通ソースマスクを除去した後、半導体
基板の内部に高濃度不純物領域を形成する工程を示す工
程断面図である。
メモリセル部の上面に第３イオン注入マスクを形成し、
分図（Ｂ）は、共通ソースマスクを除去した後、半導体
基板の内部に高濃度不純物領域を形成する工程を示す工
程断面図である。
500…半導体基板 501a…ソース 501b…ドレイン 501c…低濃度不
純物領域 501d…ハロイオン注入層 502…トンネル
酸化膜 503…フローティングゲート電極 504…層間絶縁
膜 505…制御ゲート電極 506…側壁スペ
ーサ 511…ゲート酸化膜 512…ゲート電
極 513a、513b…低濃度不純物領域 514…側壁スペ
ーサ 515a、515b…高濃度不純物領域 516…ハロイオ
ン注入層 600…半導体基板 601…フィール
ド酸化膜 602…アクティブ領域 603…トンネル
酸化膜 604…ポリシリコンパターン 604a…フローテ
ィングゲート電極 605…層間絶縁膜 606…ゲート酸
化膜 607a…制御ゲート電極 607b…ゲート電
極 608…ハロイオン注入層 609…低濃度不
純物領域 610…側壁スペーサ 610a…側壁スペ
ーサ 611…高濃度不純物領域 612…共通ソー
スマスク
純物領域 501d…ハロイオン注入層 502…トンネル
酸化膜 503…フローティングゲート電極 504…層間絶縁
膜 505…制御ゲート電極 506…側壁スペ
ーサ 511…ゲート酸化膜 512…ゲート電
極 513a、513b…低濃度不純物領域 514…側壁スペ
ーサ 515a、515b…高濃度不純物領域 516…ハロイオ
ン注入層 600…半導体基板 601…フィール
ド酸化膜 602…アクティブ領域 603…トンネル
酸化膜 604…ポリシリコンパターン 604a…フローテ
ィングゲート電極 605…層間絶縁膜 606…ゲート酸
化膜 607a…制御ゲート電極 607b…ゲート電
極 608…ハロイオン注入層 609…低濃度不
純物領域 610…側壁スペーサ 610a…側壁スペ
ーサ 611…高濃度不純物領域 612…共通ソー
スマスク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャエ−ミン ユ 大韓民国、チューンチェオンブク−ド、チ ェオンジュ、サンダン−ク、ヨンガム−ド ン（番地なし) (72)発明者 スン−チュル リー 大韓民国、チューンチェオンブク−ド、チ ェオンジュ、フンダクーク、ガエシン−ド ン、11 Ｆターム(参考） 5F001 AA01 AB02 AC02 AD16 AD18 AE02 AE07 5F083 EP02 EP15 EP22 EP64 ER03 ER05 ER14 ER16 ER22 ER30 GA01 GA21 GA28 ZA06
Claims (5)
- 【請求項１】 メモリセル部及び周辺回路素子部からな
る半導体素子であって、前記メモリセル部は、 半導体基板の上面の前記メモリセル部となる位置に形成
されたトンネル酸化膜と、 該トンネル酸化膜の上面に形成されたフローティングゲ
ート電極と、 該フローティングゲート電極の上面に形成された層間絶
縁膜と、 該層間絶縁膜の上面に形成された制御ゲート電極と、 前記半導体基板の内部にて前記制御ゲート電極の一方側
に形成され不純物濃度が相対的に高い第１高濃度不純物
領域と、 前記半導体基板の内部にて前記制御ゲート電極の他方側
に形成され不純物濃度が前記第１高濃度不純物領域とほ
ぼ等しい第２高濃度不純物領域と、 該第２高濃度不純物領域と前記制御ゲート電極の他方側
の端との間で前記半導体基板の内部に形成され不純物濃
度が前記第１及び第２高濃度不純物領域と比べ相対的に
低い低濃度不純物領域と、 該低濃度不純物領域の近傍で前記半導体基板の内部に形
成されたハロイオン注入層と、を備えて構成されるもの
であり、前記周辺回路素子部は、 半導体基板の上面の前記周辺回路素子部となる位置に形
成されたゲート酸化膜と、 該ゲート酸化膜の上面に形成されたゲート電極と、 前記半導体基板の内部にて前記ゲート電極の両側にそれ
ぞれ形成され不純物濃度が相対的に低い低濃度不純物領
域と、 前記半導体基板の内部にて前記低濃度不純物領域の外側
に形成され不純物濃度が前記低濃度不純物領域と比べ相
対的に高い高濃度不純物領域と、 前記低濃度不純物領域の近傍に形成されたハロイオン注
入層と、を備えて構成されるものである、ことを特徴と
する半導体メモリ素子。 - 【請求項２】 前記第１高濃度不純物領域はメモリセル
部のソースであり、前記第２高濃度不純物領域はメモリ
セル部のドレインであることを特徴とする請求項1記載
の半導体メモリ素子。 - 【請求項３】 前記メモリセル部にプログラムされた記
憶内容を消去するには、前記メモリセル部の制御ゲート
電極には負電圧を印加し、ソースには所定のしきい値電
圧以下の低電圧を印加することを特徴とする請求項１記
載の半導体メモリ素子。 - 【請求項４】 半導体基板の所定部位にアクティブ領域
とフィールド酸化膜からなる非アクティブ領域とをそれ
ぞれ形成するステップと、 前記半導体基板の上面のメモリセル部となる位置にトン
ネル酸化膜を形成するステップと、 該トンネル酸化膜の上面にポリシリコンパターンを形成
するステップと、 該ポリシリコンパターンの上面に層間絶縁膜を形成する
ステップと、 前記半導体基板の上面の周辺回路素子部となる位置にゲ
ート酸化膜を形成するステップと、 前記層間絶縁膜の上面にメモリセル部の制御ゲート電極
を形成すると同時に前記ゲート酸化膜の上面に周辺回路
素子部のゲート電極を形成するステップと、 前記制御ゲート電極をマスクとし、前記ポリシリコンパ
ターンを食刻してフローティングゲート電極を形成する
ステップと、 前記半導体基板の内部にて前記制御ゲート電極の両側及
び前記ゲート電極の両側に第1導電型の不純物イオンを
注入し不純物濃度が相対的に低い低濃度不純物領域を形
成するステップと、 該低濃度不純物領域の近傍に第２導電型の不純物イオン
を注入してハロイオン注入層を形成するステップと、 前記制御ゲート電極及びゲート電極の両側の側壁に側壁
スペーサをそれぞれ形成するステップと、 メモリセル部の共通ソース領域のみが露出されるように
前記半導体基板上の全面に共通ソースマスクを形成する
ステップと、 該共通ソースマスクを用いて前記フィールド酸化膜を部
分的に食刻すると同時に前記共通ソース領域に隣接した
側壁スペーサを部分的に食刻するステップと、 前記共通ソースマスクを除去するステップと、 前記制御ゲート電極とゲート電極と側壁スペーサとをマ
スクとして前記半導体基板内に、前記低濃度不純物領域
と比べて相対的に高濃度の第1導電型の不純物イオンを
注入した後で熱処理を施して高濃度不純物領域を形成す
るステップと、を順次行うことを特徴とする半導体メモ
リ素子の製造方法。 - 【請求項５】 前記共通ソース領域に形成された高濃度
不純物領域は、前記低濃度不純物領域及びハロイオン注
入層を覆うため、結果的に高濃度不純物領域に変化して
単一接合構造を形成することを特徴とする請求項４記載
の半導体メモリ素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR16622/1999 | 1999-05-10 | ||
| KR1019990016622A KR100295685B1 (ko) | 1999-05-10 | 1999-05-10 | 반도체 메모리 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000323687A true JP2000323687A (ja) | 2000-11-24 |
| JP4374480B2 JP4374480B2 (ja) | 2009-12-02 |
Family
ID=19584546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000068275A Expired - Fee Related JP4374480B2 (ja) | 1999-05-10 | 2000-03-13 | 半導体メモリ素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6479346B1 (ja) |
| JP (1) | JP4374480B2 (ja) |
| KR (1) | KR100295685B1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426481B1 (ko) * | 2001-06-26 | 2004-04-13 | 주식회사 하이닉스반도체 | 코드 저장 메모리 셀 제조 방법 |
| US7002208B2 (en) * | 2001-07-02 | 2006-02-21 | Oki Electric Industry Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US7049188B2 (en) * | 2002-11-26 | 2006-05-23 | Advanced Micro Devices, Inc. | Lateral doped channel |
| US6878986B2 (en) * | 2003-03-31 | 2005-04-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Embedded flash memory cell having improved programming and erasing efficiency |
| EP1612861B1 (en) | 2003-04-10 | 2018-10-03 | Fujitsu Semiconductor Limited | Semiconductor device and its manufacturing method |
| US7026170B1 (en) | 2003-06-11 | 2006-04-11 | Advanced Micro Devices, Inc. | Methods of controlling optical properties of a capping insulating layer on memory devices, and system for performing same |
| US7179712B2 (en) * | 2003-08-14 | 2007-02-20 | Freescale Semiconductor, Inc. | Multibit ROM cell and method therefor |
| US7030444B2 (en) * | 2004-02-25 | 2006-04-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Space process to prevent the reverse tunneling in split gate flash |
| KR100639460B1 (ko) * | 2004-12-30 | 2006-10-26 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자의 게이트 형성 방법 |
| KR100731145B1 (ko) * | 2005-05-26 | 2007-06-22 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자의 게이트 형성 방법 |
| KR100793672B1 (ko) * | 2005-05-27 | 2008-01-10 | 후지쯔 가부시끼가이샤 | 반도체 장치와 그 제조 방법 |
| US7396713B2 (en) * | 2005-10-07 | 2008-07-08 | International Business Machines Corporation | Structure and method for forming asymmetrical overlap capacitance in field effect transistors |
| US20070224745A1 (en) * | 2006-03-21 | 2007-09-27 | Hui-Chen Chang | Semiconductor device and fabricating method thereof |
| US20080028521A1 (en) * | 2006-07-17 | 2008-02-07 | Sunil Mehta | Formation of high voltage transistor with high breakdown voltage |
| KR100842401B1 (ko) * | 2006-10-18 | 2008-07-01 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| KR100871546B1 (ko) * | 2007-08-08 | 2008-12-01 | 주식회사 동부하이텍 | 플래시 메모리 소자 및 그 제조 방법 |
| KR20100078244A (ko) * | 2008-12-30 | 2010-07-08 | 주식회사 동부하이텍 | Ｏｔｐ 메모리 소자 및 ｏｔｐ 메모리 소자의 제조 방법 |
| US8575701B1 (en) * | 2009-01-13 | 2013-11-05 | Renesas Electronics Corporation | Semiconductor device where logic region and DRAM are formed on same substrate |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5470773A (en) | 1994-04-25 | 1995-11-28 | Advanced Micro Devices, Inc. | Method protecting a stacked gate edge in a semiconductor device from self aligned source (SAS) etch |
| US6069384A (en) * | 1997-03-04 | 2000-05-30 | Advanced Micro Devices, Inc. | Integrated circuit including vertical transistors with spacer gates having selected gate widths |
| US6025224A (en) * | 1997-03-31 | 2000-02-15 | Siemens Aktiengesellschaft | Device with asymmetrical channel dopant profile |
| JP2000188340A (ja) * | 1998-12-21 | 2000-07-04 | Mitsubishi Electric Corp | スタティック型半導体記憶装置およびその製造方法 |
-
1999
- 1999-05-10 KR KR1019990016622A patent/KR100295685B1/ko not_active IP Right Cessation
-
2000
- 2000-03-13 JP JP2000068275A patent/JP4374480B2/ja not_active Expired - Fee Related
- 2000-04-07 US US09/544,214 patent/US6479346B1/en not_active Expired - Lifetime
-
2002
- 2002-09-30 US US10/259,871 patent/US6885070B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6885070B2 (en) | 2005-04-26 |
| US6479346B1 (en) | 2002-11-12 |
| KR100295685B1 (ko) | 2001-07-12 |
| US20030027389A1 (en) | 2003-02-06 |
| JP4374480B2 (ja) | 2009-12-02 |
| KR20000073371A (ko) | 2000-12-05 |
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Legal Events
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|
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060112 |
|
| A977 | Report on retrieval |
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| A61 | First payment of annual fees (during grant procedure) |
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|
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