JPH1012752A - 半導体記憶装置及び半導体記憶装置の製造方法 - Google Patents
半導体記憶装置及び半導体記憶装置の製造方法Info
- Publication number
- JPH1012752A JPH1012752A JP8178465A JP17846596A JPH1012752A JP H1012752 A JPH1012752 A JP H1012752A JP 8178465 A JP8178465 A JP 8178465A JP 17846596 A JP17846596 A JP 17846596A JP H1012752 A JPH1012752 A JP H1012752A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- source
- drain
- polysilicon
- select gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】本発明はセレクトゲートのゲートバラツキが小
さくセルサイズの小さな高速動作可能な半導体記憶装置
及びその製造方法を提供する。 【解決手段】半導体記憶装置は、浮遊ゲート形成工程、
制御ゲート形成工程、ドレインライン形成工程、サイド
ウォール形成工程、ソース形成工程及びセレクトゲート
形成工程を順次行って、スタックゲート１２の両側壁に
サイドウォール１３を形成し、また、ソース１４側のサ
イドウォール１３をセレクトゲート７とする。セレクト
ゲート７ごしにソース１４の不純物注入を行い、セレク
トゲート７のバラツキを小さくする。サイドウォール形
成工程においてセレクトゲート７の酸化によりドレイン
９上を増速酸化させて、セレクトゲート７の酸化膜厚よ
りもその膜厚を厚く形成し、浮遊ゲート形成工程におい
て素子分離をボロン注入により行う。ソース形成工程に
おける不純物注入をドレインライン形成工程と別々に行
って、ドレイン９の不純物濃度とソース１４の不純物濃
度を異ならせる。
さくセルサイズの小さな高速動作可能な半導体記憶装置
及びその製造方法を提供する。 【解決手段】半導体記憶装置は、浮遊ゲート形成工程、
制御ゲート形成工程、ドレインライン形成工程、サイド
ウォール形成工程、ソース形成工程及びセレクトゲート
形成工程を順次行って、スタックゲート１２の両側壁に
サイドウォール１３を形成し、また、ソース１４側のサ
イドウォール１３をセレクトゲート７とする。セレクト
ゲート７ごしにソース１４の不純物注入を行い、セレク
トゲート７のバラツキを小さくする。サイドウォール形
成工程においてセレクトゲート７の酸化によりドレイン
９上を増速酸化させて、セレクトゲート７の酸化膜厚よ
りもその膜厚を厚く形成し、浮遊ゲート形成工程におい
て素子分離をボロン注入により行う。ソース形成工程に
おける不純物注入をドレインライン形成工程と別々に行
って、ドレイン９の不純物濃度とソース１４の不純物濃
度を異ならせる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
び半導体記憶装置の製造方法に関し、詳細には、３層ポ
リシリコン構造のソースがゲートから離れたいわゆるソ
ースサイドインジェクション型の半導体記憶装置及び半
導体記憶装置の製造方法に関する。
び半導体記憶装置の製造方法に関し、詳細には、３層ポ
リシリコン構造のソースがゲートから離れたいわゆるソ
ースサイドインジェクション型の半導体記憶装置及び半
導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】従来、ソースサイドインジェクション方
式を用いたフラッシュセルとしては、例えば、米国特許
５２８０４６６号に記載されたフラッシュＥＰＲＯＭメ
モリセルがある。このフラッシュセルは、セレクトトラ
ンジスタのゲート長（チャネル長）がリソグラフィで決
定されるため、ゲート長のばらつきが大きく、また、ア
ライメントマージンを確保する必要があるため、セルサ
イズを小さくすることができない。また、ＬＯＣＯＳ
（Local Oxidation of Silicon：選択酸化）技術による
素子分離を用いているため、フィールドとポリシリコン
間などにアライメントマージンを見積もる必要があり、
セルサイズを小さくすることができない。
式を用いたフラッシュセルとしては、例えば、米国特許
５２８０４６６号に記載されたフラッシュＥＰＲＯＭメ
モリセルがある。このフラッシュセルは、セレクトトラ
ンジスタのゲート長（チャネル長）がリソグラフィで決
定されるため、ゲート長のばらつきが大きく、また、ア
ライメントマージンを確保する必要があるため、セルサ
イズを小さくすることができない。また、ＬＯＣＯＳ
（Local Oxidation of Silicon：選択酸化）技術による
素子分離を用いているため、フィールドとポリシリコン
間などにアライメントマージンを見積もる必要があり、
セルサイズを小さくすることができない。
【０００３】そこで、従来、サイドウォールを用いてサ
イドインジェクションタイプのオフセット構造を実現す
る方法として、米国特許４７５４３２０号に記載された
ＥＥＰＲＯＭや特開平２−２３６７２号公報に記載され
た半導体記憶装置等がある。
イドインジェクションタイプのオフセット構造を実現す
る方法として、米国特許４７５４３２０号に記載された
ＥＥＰＲＯＭや特開平２−２３６７２号公報に記載され
た半導体記憶装置等がある。
【０００４】これらの技術は、浮遊ゲート（フローティ
ングゲート）を形成した後、浮遊ゲート上と浮遊ゲート
のソース側側壁に制御ゲートを形成する際、側壁部の制
御ゲートを自己整合で形成するものである。また、これ
らの技術では、制御ゲートとワードラインを同一の材料
で形成することとなる。
ングゲート）を形成した後、浮遊ゲート上と浮遊ゲート
のソース側側壁に制御ゲートを形成する際、側壁部の制
御ゲートを自己整合で形成するものである。また、これ
らの技術では、制御ゲートとワードラインを同一の材料
で形成することとなる。
【０００５】これらの技術によれば、制御ゲートは、ソ
ース側側壁部のみで基板との間でチャネルを形成するた
め、メモリトランジスタのチャネル長が実質的に浮遊ゲ
ート長で決まることになり、セル面積が小さくなるとと
もに、浮遊ゲートと制御ゲート間の容量結合比は、大部
分が浮遊ゲート上の制御ゲートと浮遊ゲート間の積層部
分で決まるため、パターン形成時のアライメントずれに
よる容量結合比の変動が生じない。
ース側側壁部のみで基板との間でチャネルを形成するた
め、メモリトランジスタのチャネル長が実質的に浮遊ゲ
ート長で決まることになり、セル面積が小さくなるとと
もに、浮遊ゲートと制御ゲート間の容量結合比は、大部
分が浮遊ゲート上の制御ゲートと浮遊ゲート間の積層部
分で決まるため、パターン形成時のアライメントずれに
よる容量結合比の変動が生じない。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体記憶装置にあっては、ソース側にのみ
サイドウォール（側壁）を残すようになっていたため、
半導体記憶装置の製造工程が複雑になるとともに、半導
体記憶装置の平坦性が悪化し、また、ソースとドレイン
が同じ構造になって構造が画一化され、要求される半導
体記憶装置の機能に応じた構造にすることができないと
いう問題があった。さらに、従来の半導体記憶装置にあ
っては、制御ゲートとワードラインが同一材料で形成さ
れるため、動作速度を向上させる上で、改良の余地があ
った。また、従来の半導体記憶装置にあっては、２つの
セルで１つのコンタクトが必要であるため、セルサイズ
を小さくする上で、なお改良の余地があった。
うな従来の半導体記憶装置にあっては、ソース側にのみ
サイドウォール（側壁）を残すようになっていたため、
半導体記憶装置の製造工程が複雑になるとともに、半導
体記憶装置の平坦性が悪化し、また、ソースとドレイン
が同じ構造になって構造が画一化され、要求される半導
体記憶装置の機能に応じた構造にすることができないと
いう問題があった。さらに、従来の半導体記憶装置にあ
っては、制御ゲートとワードラインが同一材料で形成さ
れるため、動作速度を向上させる上で、改良の余地があ
った。また、従来の半導体記憶装置にあっては、２つの
セルで１つのコンタクトが必要であるため、セルサイズ
を小さくする上で、なお改良の余地があった。
【０００７】そこで、請求項１記載の発明は、制御ゲー
トの左右にポリシリコンでサイドウォールを形成すると
ともに、ソース側のサイドウォールをセレクトゲートと
することにより、このゲート電極ごしにソースの不純物
注入を行って、セレクトゲートのゲート長をセルフアラ
インで決定し、セレクトゲートのバラツキを小さくする
ことができるとともに、セルサイズを小さくすることの
できる半導体記憶装置を提供することを目的とし、ま
た、スタックゲートの両側にサイドウォールを形成する
ことにより、ワードラインのカバレッジを良好なものと
することができるとともに、サイドウォールの除去工程
を不要として、製造工程が簡単で、スタックゲートに損
傷を与えることを防止することのできる半導体記憶装置
を提供することを目的としている。
トの左右にポリシリコンでサイドウォールを形成すると
ともに、ソース側のサイドウォールをセレクトゲートと
することにより、このゲート電極ごしにソースの不純物
注入を行って、セレクトゲートのゲート長をセルフアラ
インで決定し、セレクトゲートのバラツキを小さくする
ことができるとともに、セルサイズを小さくすることの
できる半導体記憶装置を提供することを目的とし、ま
た、スタックゲートの両側にサイドウォールを形成する
ことにより、ワードラインのカバレッジを良好なものと
することができるとともに、サイドウォールの除去工程
を不要として、製造工程が簡単で、スタックゲートに損
傷を与えることを防止することのできる半導体記憶装置
を提供することを目的としている。
【０００８】請求項２記載の発明は、セレクトゲートの
ゲート酸化膜厚よりもワードライン下部のドレインライ
ン上の酸化膜厚を厚くすることにより、ワードラインと
ドレインラインとのカップリング容量を小さくして、動
作速度を向上させることのできる半導体記憶装置を提供
することを目的としている。
ゲート酸化膜厚よりもワードライン下部のドレインライ
ン上の酸化膜厚を厚くすることにより、ワードラインと
ドレインラインとのカップリング容量を小さくして、動
作速度を向上させることのできる半導体記憶装置を提供
することを目的としている。
【０００９】請求項３記載の発明は、素子分離を、ＬＯ
ＣＯＳを用いることなく、浮遊ゲートのパターンを利用
してボロン注入で行うことにより、セルフアラインで分
離注入を行って、フィールドとポリシリコンのアライメ
ントマージンを不要とし、セルサイズを小さくすること
のできる半導体記憶装置を提供することを目的としてい
る。
ＣＯＳを用いることなく、浮遊ゲートのパターンを利用
してボロン注入で行うことにより、セルフアラインで分
離注入を行って、フィールドとポリシリコンのアライメ
ントマージンを不要とし、セルサイズを小さくすること
のできる半導体記憶装置を提供することを目的としてい
る。
【００１０】請求項４記載の発明は、ドレインの不純物
濃度とソースの不純物濃度を異ならせることにより、ソ
ース及びドレインそれぞれの機能に最適な構造及び不純
物濃度を独立に設定して、例えば、セレクトゲートをポ
リシリコンで、ワードラインを高融点金属ポリサイドで
形成し、動作速度を高速化することのできる半導体記憶
装置を提供することを目的としている。
濃度とソースの不純物濃度を異ならせることにより、ソ
ース及びドレインそれぞれの機能に最適な構造及び不純
物濃度を独立に設定して、例えば、セレクトゲートをポ
リシリコンで、ワードラインを高融点金属ポリサイドで
形成し、動作速度を高速化することのできる半導体記憶
装置を提供することを目的としている。
【００１１】請求項５記載の発明は、浮遊ゲート形成工
程、制御ゲート形成工程、ドレインライン形成工程、サ
イドウォール形成工程、ソース形成工程及びセレクトゲ
ート形成工程を順次行って、制御ゲートの左右にポリシ
リコンでサイドウォールを形成するとともに、ソース側
のサイドウォールをセレクトゲートとすることにより、
このゲート電極ごしにソースの不純物注入を行って、セ
レクトゲートのゲート長をセルフアラインで決定し、セ
レクトゲートのバラツキを小さくすることができるとと
もに、セルサイズを小さくすることのできる半導体記憶
装置の製造方法を提供することを目的とし、また、スタ
ックゲートの両側にサイドウォールを形成することによ
り、ワードラインのカバレッジを良好なものとすること
ができるとともに、サイドウォールの除去工程を不要と
して、製造工程が簡単で、スタックゲートに損傷を与え
ることを防止することのできる半導体記憶装置の製造方
法を提供することを目的としている。
程、制御ゲート形成工程、ドレインライン形成工程、サ
イドウォール形成工程、ソース形成工程及びセレクトゲ
ート形成工程を順次行って、制御ゲートの左右にポリシ
リコンでサイドウォールを形成するとともに、ソース側
のサイドウォールをセレクトゲートとすることにより、
このゲート電極ごしにソースの不純物注入を行って、セ
レクトゲートのゲート長をセルフアラインで決定し、セ
レクトゲートのバラツキを小さくすることができるとと
もに、セルサイズを小さくすることのできる半導体記憶
装置の製造方法を提供することを目的とし、また、スタ
ックゲートの両側にサイドウォールを形成することによ
り、ワードラインのカバレッジを良好なものとすること
ができるとともに、サイドウォールの除去工程を不要と
して、製造工程が簡単で、スタックゲートに損傷を与え
ることを防止することのできる半導体記憶装置の製造方
法を提供することを目的としている。
【００１２】請求項６記載の発明は、サイドウォール形
成工程において、セレクトゲートの酸化によりドレイン
上を増速酸化させて、セレクトゲートの酸化膜厚よりも
その膜厚を厚く形成することにより、ワードラインとド
レインラインとのカップリング容量を小さくして、動作
速度を向上させることのできる半導体記憶装置の製造方
法を提供することを目的としている。
成工程において、セレクトゲートの酸化によりドレイン
上を増速酸化させて、セレクトゲートの酸化膜厚よりも
その膜厚を厚く形成することにより、ワードラインとド
レインラインとのカップリング容量を小さくして、動作
速度を向上させることのできる半導体記憶装置の製造方
法を提供することを目的としている。
【００１３】請求項７記載の発明は、浮遊ゲート形成工
程において、素子分離をボロン注入で行うことにより、
セルフアラインで分離注入を行って、フィールドとポリ
シリコンのアライメントマージンを不要とし、セルサイ
ズを小さくすることのできる半導体記憶装置の製造方法
を提供することを目的としている。
程において、素子分離をボロン注入で行うことにより、
セルフアラインで分離注入を行って、フィールドとポリ
シリコンのアライメントマージンを不要とし、セルサイ
ズを小さくすることのできる半導体記憶装置の製造方法
を提供することを目的としている。
【００１４】請求項８記載の発明は、ソース形成工程に
おける不純物注入をドレインライン形成工程における不
純物注入とその注入不純物あるいは注入量を異ならせる
ことにより、ドレインの不純物濃度とソースの不純物濃
度を異ならせ、ソース及びドレインそれぞれの機能に最
適な構造及び不純物濃度を独立に設定して、例えば、セ
レクトゲートをポリシリコンで、ワードラインを高融点
金属ポリサイドで形成し、動作速度を高速化することの
できる半導体記憶装置の製造方法を提供することを目的
としている。
おける不純物注入をドレインライン形成工程における不
純物注入とその注入不純物あるいは注入量を異ならせる
ことにより、ドレインの不純物濃度とソースの不純物濃
度を異ならせ、ソース及びドレインそれぞれの機能に最
適な構造及び不純物濃度を独立に設定して、例えば、セ
レクトゲートをポリシリコンで、ワードラインを高融点
金属ポリサイドで形成し、動作速度を高速化することの
できる半導体記憶装置の製造方法を提供することを目的
としている。
【００１５】
【課題を解決するための手段】請求項１記載の発明の半
導体記憶装置は、半導体基板上にトンネル酸化膜を介し
て形成された浮遊ゲートと、前記浮遊ゲート上に絶縁膜
を介して形成された制御ゲートと、前記制御ゲート上に
絶縁膜を介して形成されたワードラインと、前記浮遊ゲ
ート及び制御ゲートを挟んで形成されたソース及びドレ
インと、を備えた半導体記憶装置であって、前記浮遊ゲ
ート及び制御ゲートの前記ソース側及びドレイン側の両
側壁部にポリシリコンによりサイドウォールを形成し、
ソース側の前記サイドウォールをセレクトゲートとする
ことにより、上記目的を達成している。
導体記憶装置は、半導体基板上にトンネル酸化膜を介し
て形成された浮遊ゲートと、前記浮遊ゲート上に絶縁膜
を介して形成された制御ゲートと、前記制御ゲート上に
絶縁膜を介して形成されたワードラインと、前記浮遊ゲ
ート及び制御ゲートを挟んで形成されたソース及びドレ
インと、を備えた半導体記憶装置であって、前記浮遊ゲ
ート及び制御ゲートの前記ソース側及びドレイン側の両
側壁部にポリシリコンによりサイドウォールを形成し、
ソース側の前記サイドウォールをセレクトゲートとする
ことにより、上記目的を達成している。
【００１６】上記構成によれば、制御ゲートの左右にポ
リシリコンでサイドウォールを形成するとともに、ソー
ス側のサイドウォールをセレクトゲートとしているの
で、このゲート電極ごしにソースの不純物注入を行っ
て、セレクトゲートのゲート長をセルフアラインで決定
することができ、ゲートのバラツキを小さくすることが
できるとともに、セルサイズを小さくすることができ
る。また、スタックゲートの両側にサイドウォールを形
成するので、ワードラインのカバレッジを良好なものと
することができるとともに、サイドウォールの除去工程
を不要として、スタックゲートに損傷を与えることを防
止しつつ、製造工程を簡単なものとすることができる。
リシリコンでサイドウォールを形成するとともに、ソー
ス側のサイドウォールをセレクトゲートとしているの
で、このゲート電極ごしにソースの不純物注入を行っ
て、セレクトゲートのゲート長をセルフアラインで決定
することができ、ゲートのバラツキを小さくすることが
できるとともに、セルサイズを小さくすることができ
る。また、スタックゲートの両側にサイドウォールを形
成するので、ワードラインのカバレッジを良好なものと
することができるとともに、サイドウォールの除去工程
を不要として、スタックゲートに損傷を与えることを防
止しつつ、製造工程を簡単なものとすることができる。
【００１７】この場合、例えば、請求項２に記載するよ
うに、前記ドレインライン上の酸化膜厚が前記セレクト
ゲートのゲート酸化膜厚よりも厚く形成されていてもよ
い。
うに、前記ドレインライン上の酸化膜厚が前記セレクト
ゲートのゲート酸化膜厚よりも厚く形成されていてもよ
い。
【００１８】上記構成によれば、セレクトゲートのゲー
ト酸化膜厚よりもワードライン下部のドレインライン上
の酸化膜厚を厚くしているので、ワードラインとドレイ
ンラインとのカップリング容量を小さくすることがで
き、動作速度を向上させることができる。
ト酸化膜厚よりもワードライン下部のドレインライン上
の酸化膜厚を厚くしているので、ワードラインとドレイ
ンラインとのカップリング容量を小さくすることがで
き、動作速度を向上させることができる。
【００１９】また、例えば、請求項３に記載するよう
に、前記半導体基板上にトンネル酸化膜を介して形成さ
れたメモリセルがボロン注入により素子分離されていて
もよい。
に、前記半導体基板上にトンネル酸化膜を介して形成さ
れたメモリセルがボロン注入により素子分離されていて
もよい。
【００２０】上記構成によれば、素子分離を、ＬＯＣＯ
Ｓを用いることなく、浮遊ゲートのパターンを利用して
ボロン注入により行っているので、セルフアラインで分
離注入を行って、フィールドとポリシリコンのアライメ
ントマージンを不要とすることができ、セルサイズを小
さくすることができる。
Ｓを用いることなく、浮遊ゲートのパターンを利用して
ボロン注入により行っているので、セルフアラインで分
離注入を行って、フィールドとポリシリコンのアライメ
ントマージンを不要とすることができ、セルサイズを小
さくすることができる。
【００２１】さらに、例えば、請求項４に記載するよう
に、前記ドレインの不純物濃度と前記ソースの不純物濃
度が異なっていてもよい。
に、前記ドレインの不純物濃度と前記ソースの不純物濃
度が異なっていてもよい。
【００２２】上記構成によれば、ドレインの不純物濃度
とソースの不純物濃度を異ならせているので、ソース及
びドレインそれぞれの機能に最適な構造及び不純物濃度
を独立に設定することができ、例えば、セレクトゲート
をポリシリコンで、ワードラインを高融点金属ポリサイ
ドで形成し、動作速度を高速化することができる。
とソースの不純物濃度を異ならせているので、ソース及
びドレインそれぞれの機能に最適な構造及び不純物濃度
を独立に設定することができ、例えば、セレクトゲート
をポリシリコンで、ワードラインを高融点金属ポリサイ
ドで形成し、動作速度を高速化することができる。
【００２３】請求項５記載の発明の半導体記憶装置の製
造方法は、半導体基板上にトンネル酸化膜を介して浮遊
ゲートとなる第１のポリシリコン膜を形成し、前記第１
のポリシリコン膜をイオン注入等により抵抗を下げた
後、セル分離のためにストライプ状にエッチングして、
素子分離を行う浮遊ゲート形成工程と、前記第１のポリ
シリコン膜上に絶縁膜を介して制御ゲートとなる第２の
ポリシリコン膜を形成し、前記第２のポリシリコン膜を
イオン注入等により抵抗を下げて、前記制御ゲートとセ
レクトゲートとを分離するための絶縁膜を形成した後、
前記制御ゲートのパターニングを行って、前記第１のポ
リシリコン膜、前記第１のポリシリコン上の絶縁膜、前
記第２のポリシリコン膜及び前記制御ゲートと前記セレ
クトゲートとの分離用の絶縁膜をエッチングにより除去
する制御ゲート形成工程と、ドレインラインとなる部分
のみを開口したレジストパターンを形成して、イオン注
入等により前記ドレインの不純物注入を行って前記ドレ
インラインを形成するドレインライン形成工程と、前記
制御ゲートの側壁に前記セレクトゲートとの絶縁用の絶
縁膜を形成した後、前記セレクトゲートの酸化を行い、
全面に前記セレクトゲート用の第３のポリシリコンを形
成して、イオン注入等により前記第３のポリシリコンの
抵抗を下げた後、前記浮遊ゲート及び前記制御ゲートの
両側壁にサイドウォールを形成するサイドウォール形成
工程と、ソースラインとなる部分のみを開口したレジス
トパターンを形成して、ソースの不純物の注入を行うソ
ース形成工程と、ワードライン形成物質を堆積させてワ
ードラインのパターニングを行い、前記第３のポリシリ
コンのうち前記ワードラインの下の部分のみを残して前
記セレクトゲートとした後、前記ソース側の不純物を活
性化させるセレクトゲート形成工程と、を順次実行する
ことにより、上記目的を達成している。
造方法は、半導体基板上にトンネル酸化膜を介して浮遊
ゲートとなる第１のポリシリコン膜を形成し、前記第１
のポリシリコン膜をイオン注入等により抵抗を下げた
後、セル分離のためにストライプ状にエッチングして、
素子分離を行う浮遊ゲート形成工程と、前記第１のポリ
シリコン膜上に絶縁膜を介して制御ゲートとなる第２の
ポリシリコン膜を形成し、前記第２のポリシリコン膜を
イオン注入等により抵抗を下げて、前記制御ゲートとセ
レクトゲートとを分離するための絶縁膜を形成した後、
前記制御ゲートのパターニングを行って、前記第１のポ
リシリコン膜、前記第１のポリシリコン上の絶縁膜、前
記第２のポリシリコン膜及び前記制御ゲートと前記セレ
クトゲートとの分離用の絶縁膜をエッチングにより除去
する制御ゲート形成工程と、ドレインラインとなる部分
のみを開口したレジストパターンを形成して、イオン注
入等により前記ドレインの不純物注入を行って前記ドレ
インラインを形成するドレインライン形成工程と、前記
制御ゲートの側壁に前記セレクトゲートとの絶縁用の絶
縁膜を形成した後、前記セレクトゲートの酸化を行い、
全面に前記セレクトゲート用の第３のポリシリコンを形
成して、イオン注入等により前記第３のポリシリコンの
抵抗を下げた後、前記浮遊ゲート及び前記制御ゲートの
両側壁にサイドウォールを形成するサイドウォール形成
工程と、ソースラインとなる部分のみを開口したレジス
トパターンを形成して、ソースの不純物の注入を行うソ
ース形成工程と、ワードライン形成物質を堆積させてワ
ードラインのパターニングを行い、前記第３のポリシリ
コンのうち前記ワードラインの下の部分のみを残して前
記セレクトゲートとした後、前記ソース側の不純物を活
性化させるセレクトゲート形成工程と、を順次実行する
ことにより、上記目的を達成している。
【００２４】上記構成によれば、浮遊ゲート形成工程、
制御ゲート形成工程、ドレインライン形成工程、サイド
ウォール形成工程、ソース形成工程及びセレクトゲート
形成工程を順次行って、制御ゲートの左右にポリシリコ
ンでサイドウォールを形成するとともに、ソース側のサ
イドウォールをセレクトゲートとしているので、このゲ
ート電極ごしにソースの不純物注入を行って、セレクト
ゲートのゲート長をセルフアラインで決定することがで
き、ゲートのバラツキを小さくすることができるととも
に、セルサイズを小さくすることができる。また、スタ
ックゲートの両側にサイドウォールを形成しているの
で、ワードラインのカバレッジを良好なものとすること
ができるとともに、サイドウォールの除去工程を不要と
して、スタックゲートに損傷を与えることを防止しつ
つ、製造工程を簡単なものとすることができる。
制御ゲート形成工程、ドレインライン形成工程、サイド
ウォール形成工程、ソース形成工程及びセレクトゲート
形成工程を順次行って、制御ゲートの左右にポリシリコ
ンでサイドウォールを形成するとともに、ソース側のサ
イドウォールをセレクトゲートとしているので、このゲ
ート電極ごしにソースの不純物注入を行って、セレクト
ゲートのゲート長をセルフアラインで決定することがで
き、ゲートのバラツキを小さくすることができるととも
に、セルサイズを小さくすることができる。また、スタ
ックゲートの両側にサイドウォールを形成しているの
で、ワードラインのカバレッジを良好なものとすること
ができるとともに、サイドウォールの除去工程を不要と
して、スタックゲートに損傷を与えることを防止しつ
つ、製造工程を簡単なものとすることができる。
【００２５】この場合、例えば、請求項６に記載するよ
うに、前記サイドウォール形成工程において、前記セレ
クトゲートの酸化により前記ドレイン上を増速酸化させ
て、前記セレクトゲートの酸化膜厚よりもその膜厚を厚
く形成するものであってもよい。
うに、前記サイドウォール形成工程において、前記セレ
クトゲートの酸化により前記ドレイン上を増速酸化させ
て、前記セレクトゲートの酸化膜厚よりもその膜厚を厚
く形成するものであってもよい。
【００２６】上記構成によれば、サイドウォール形成工
程において、セレクトゲートの酸化によりドレイン上を
増速酸化させて、セレクトゲートの酸化膜厚よりもその
膜厚を厚く形成しているので、ワードラインとドレイン
ラインとのカップリング容量を小さくすることができ、
動作速度を向上させることができる。
程において、セレクトゲートの酸化によりドレイン上を
増速酸化させて、セレクトゲートの酸化膜厚よりもその
膜厚を厚く形成しているので、ワードラインとドレイン
ラインとのカップリング容量を小さくすることができ、
動作速度を向上させることができる。
【００２７】また、例えば、請求項７に記載するよう
に、前記浮遊ゲート形成工程において、素子分離をボロ
ン注入により行うものであってもよい。
に、前記浮遊ゲート形成工程において、素子分離をボロ
ン注入により行うものであってもよい。
【００２８】上記構成によれば、浮遊ゲート形成工程に
おいて、素子分離をボロン注入で行うので、セルフアラ
インで分離注入を行って、フィールドとポリシリコンの
アライメントマージンを不要とすることができ、セルサ
イズを小さくすることができる。
おいて、素子分離をボロン注入で行うので、セルフアラ
インで分離注入を行って、フィールドとポリシリコンの
アライメントマージンを不要とすることができ、セルサ
イズを小さくすることができる。
【００２９】さらに、例えば、請求項８に記載するよう
に、前記ソース形成工程における前記不純物注入を前記
ドレインライン形成工程における前記不純物注入とその
注入不純物あるいは注入量を異ならせるものであっても
よい。
に、前記ソース形成工程における前記不純物注入を前記
ドレインライン形成工程における前記不純物注入とその
注入不純物あるいは注入量を異ならせるものであっても
よい。
【００３０】上記構成によれば、ソース形成工程におけ
る不純物注入をドレインライン形成工程における不純物
注入とその注入不純物あるいは注入量を異ならせている
ので、ドレインの不純物濃度とソースの不純物濃度を異
ならせることができ、ソース及びドレインそれぞれの機
能に最適な構造及び不純物濃度を独立に設定して、例え
ば、セレクトゲートをポリシリコンで、ワードラインを
高融点金属ポリサイドで形成し、動作速度を高速化する
ことができる。
る不純物注入をドレインライン形成工程における不純物
注入とその注入不純物あるいは注入量を異ならせている
ので、ドレインの不純物濃度とソースの不純物濃度を異
ならせることができ、ソース及びドレインそれぞれの機
能に最適な構造及び不純物濃度を独立に設定して、例え
ば、セレクトゲートをポリシリコンで、ワードラインを
高融点金属ポリサイドで形成し、動作速度を高速化する
ことができる。
【００３１】
【発明の実施の形態】以下、本発明の好適な実施の形態
を添付図面に基づいて詳細に説明する。なお、以下に述
べる実施の形態は、本発明の好適な実施の形態であるか
ら、技術的に好ましい種々の限定が付されているが、本
発明の範囲は、以下の説明において特に本発明を限定す
る旨の記載がない限り、これらの態様に限られるもので
はない。
を添付図面に基づいて詳細に説明する。なお、以下に述
べる実施の形態は、本発明の好適な実施の形態であるか
ら、技術的に好ましい種々の限定が付されているが、本
発明の範囲は、以下の説明において特に本発明を限定す
る旨の記載がない限り、これらの態様に限られるもので
はない。
【００３２】図１〜図６は、本発明の半導体記憶装置及
び半導体記憶装置の製造方法の一実施の形態を示す図で
ある。
び半導体記憶装置の製造方法の一実施の形態を示す図で
ある。
【００３３】図１から図３は、半導体装置の各製造過程
における平面図であり、図４は、図３のＡ−Ａ矢視側面
断面図、図５は、図３の図３のＢ−Ｂ矢視側面断面図及
び図６は、図５にワードラインを形成した半導体装置の
側面断面図である。
における平面図であり、図４は、図３のＡ−Ａ矢視側面
断面図、図５は、図３の図３のＢ−Ｂ矢視側面断面図及
び図６は、図５にワードラインを形成した半導体装置の
側面断面図である。
【００３４】本実施の形態においては、まず、浮遊ゲー
ト形成工程を行う。この浮遊ゲート形成工程において
は、シリコン基板１（図４〜図６参照）上に、トンネル
酸化膜２を形成した後、フローティングゲート（浮遊ゲ
ート）３となる第１のポリシリコン（ＰＳ１）を全面に
堆積し、イオン注入やリン堆積等を行って、第１のポリ
シリコン（ＰＳ１）の抵抗を下げる。その後、図１に示
すように、フローティングゲート３を分断するとともに
セルの分離領域を開口したレジストパターン４を設け、
第１のポリシリコン（ＰＳ１）をストライプ状にエッチ
ングする。このとき、図１のトンネル酸化膜２となる領
域に、素子分離のためのボロン（Ｂ+ ）注入を、１０12
／ｃｍ2 〜１０14／ｃｍ2 程度、レジスト開口部（ボロ
ン注入領域２）のみに注入する。すなわち、素子分離
を、従来のようにＬＯＣＯＳを用いることなく、ボロン
注入により行う。
ト形成工程を行う。この浮遊ゲート形成工程において
は、シリコン基板１（図４〜図６参照）上に、トンネル
酸化膜２を形成した後、フローティングゲート（浮遊ゲ
ート）３となる第１のポリシリコン（ＰＳ１）を全面に
堆積し、イオン注入やリン堆積等を行って、第１のポリ
シリコン（ＰＳ１）の抵抗を下げる。その後、図１に示
すように、フローティングゲート３を分断するとともに
セルの分離領域を開口したレジストパターン４を設け、
第１のポリシリコン（ＰＳ１）をストライプ状にエッチ
ングする。このとき、図１のトンネル酸化膜２となる領
域に、素子分離のためのボロン（Ｂ+ ）注入を、１０12
／ｃｍ2 〜１０14／ｃｍ2 程度、レジスト開口部（ボロ
ン注入領域２）のみに注入する。すなわち、素子分離
を、従来のようにＬＯＣＯＳを用いることなく、ボロン
注入により行う。
【００３５】次に、制御ゲート形成工程を行う。この制
御ゲート形成工程では、フローティングゲート３とコン
トロールゲート（制御ゲート）５を絶縁するための絶縁
膜であるＯＮＯ膜６を形成した後、コントロールゲート
５用の第２のポリシリコン（ＰＳ２）を全面に堆積す
る。この第２のポリシリコン（ＰＳ２）にイオン注入や
リン堆積等を行い、不純物を導入して、抵抗を下げる。
さらに、コントロールゲート５とセレクトゲート７（図
５、図６参照）を分離するための絶縁膜、例えば、ＨＴ
Ｏ膜８を形成し、コントロールゲート５のパターニング
を行う。そして、図２に示すように、レジスト開口部の
ＨＴＯ膜８、コントロールゲート５となる第２のポリシ
リコン（ＰＳ２）、ＯＮＯ膜６及びフローティングゲー
ト３となる第１のポリシリコン（ＰＳ１）をエッチング
により除去する。
御ゲート形成工程では、フローティングゲート３とコン
トロールゲート（制御ゲート）５を絶縁するための絶縁
膜であるＯＮＯ膜６を形成した後、コントロールゲート
５用の第２のポリシリコン（ＰＳ２）を全面に堆積す
る。この第２のポリシリコン（ＰＳ２）にイオン注入や
リン堆積等を行い、不純物を導入して、抵抗を下げる。
さらに、コントロールゲート５とセレクトゲート７（図
５、図６参照）を分離するための絶縁膜、例えば、ＨＴ
Ｏ膜８を形成し、コントロールゲート５のパターニング
を行う。そして、図２に示すように、レジスト開口部の
ＨＴＯ膜８、コントロールゲート５となる第２のポリシ
リコン（ＰＳ２）、ＯＮＯ膜６及びフローティングゲー
ト３となる第１のポリシリコン（ＰＳ１）をエッチング
により除去する。
【００３６】次に、ドレインライン形成工程を行う。こ
のドレインライン形成工程では、ドレインライン９とな
る部分のみを開口したレジストパターン１０を設け、イ
オン注入法によりＡｓ+ 等を注入して、図３及び図５に
示すように、ドレインライン９を形成する。このイオン
注入は、コントロールゲート５のパターンに沿ってセル
フアライン（自己整合）的に行われるので、レジストパ
ターン１０は、アライメントズレを見込んで大きめに開
口することができる。また、このとき、Ｐ+ ＋ＡｓやＡ
ｓ+ ＋Ａｓ+ を行い、Ｂ−Ｂ（バンドツウバンド）トン
ネリングを防止するために、ＬＤＤ（Lightly Doped Dr
ain Structure ：低濃度拡散ドレイン構造）構造的ある
いはＤＤＤ（Double diffused Drain Structure ：２重
拡散ドレイン構造）構造的な構造にしてもよい。
のドレインライン形成工程では、ドレインライン９とな
る部分のみを開口したレジストパターン１０を設け、イ
オン注入法によりＡｓ+ 等を注入して、図３及び図５に
示すように、ドレインライン９を形成する。このイオン
注入は、コントロールゲート５のパターンに沿ってセル
フアライン（自己整合）的に行われるので、レジストパ
ターン１０は、アライメントズレを見込んで大きめに開
口することができる。また、このとき、Ｐ+ ＋ＡｓやＡ
ｓ+ ＋Ａｓ+ を行い、Ｂ−Ｂ（バンドツウバンド）トン
ネリングを防止するために、ＬＤＤ（Lightly Doped Dr
ain Structure ：低濃度拡散ドレイン構造）構造的ある
いはＤＤＤ（Double diffused Drain Structure ：２重
拡散ドレイン構造）構造的な構造にしてもよい。
【００３７】そして、サイドウォール形成工程を行う。
サイドウォール形成工程では、コントロールゲート５の
側壁にセレクトゲート７との絶縁膜、例えば、ＯＮＯ１
１膜を５００〜１５００Å程度デポ・エッチバックによ
り形成する。その後、セレクトゲート７用のゲート酸化
を行うと、図４に示すように、ドレイン９上には、増速
酸化により厚い酸化膜９ａが形成される。そして、全面
にセレクトゲート７用の第３のポリシリコン（ＰＳ３）
を数１０００Å堆積させ、イオン注入やリン堆積等の方
法で第３のポリシリコン（ＰＳ３）の抵抗値を下げる。
その後、全面にエッチバックを施して、スタックゲート
１２の側面に、セレクトゲート７の膜厚分のサイドウォ
ール１３を形成する。
サイドウォール形成工程では、コントロールゲート５の
側壁にセレクトゲート７との絶縁膜、例えば、ＯＮＯ１
１膜を５００〜１５００Å程度デポ・エッチバックによ
り形成する。その後、セレクトゲート７用のゲート酸化
を行うと、図４に示すように、ドレイン９上には、増速
酸化により厚い酸化膜９ａが形成される。そして、全面
にセレクトゲート７用の第３のポリシリコン（ＰＳ３）
を数１０００Å堆積させ、イオン注入やリン堆積等の方
法で第３のポリシリコン（ＰＳ３）の抵抗値を下げる。
その後、全面にエッチバックを施して、スタックゲート
１２の側面に、セレクトゲート７の膜厚分のサイドウォ
ール１３を形成する。
【００３８】次に、ソース形成工程を行う。ソース形成
工程では、図５に示すように、ソースライン１４になる
部分のみを開口したレジストパターン１５を設けて、ソ
ース１４の不純物、例えば、Ａｓ+ の注入を行う。この
とき、第３のポリシリコン（ＰＳ３）のサイドウォール
１３ごしに打たれるので、セルフアラインでソースゲー
ト１４のチャネル長が決定される。すなわち、第３のポ
リシリコン（ＰＳ３）のサイドウォール１３部分がセレ
クトゲート７のゲート電極となり、セレクトゲート７の
ゲート長Ｌｓｇが決定される。また、このときの不純物
の注入は、ソースライン１４のみであるので、ドレイン
９とは無関係に濃度を決定することができる。
工程では、図５に示すように、ソースライン１４になる
部分のみを開口したレジストパターン１５を設けて、ソ
ース１４の不純物、例えば、Ａｓ+ の注入を行う。この
とき、第３のポリシリコン（ＰＳ３）のサイドウォール
１３ごしに打たれるので、セルフアラインでソースゲー
ト１４のチャネル長が決定される。すなわち、第３のポ
リシリコン（ＰＳ３）のサイドウォール１３部分がセレ
クトゲート７のゲート電極となり、セレクトゲート７の
ゲート長Ｌｓｇが決定される。また、このときの不純物
の注入は、ソースライン１４のみであるので、ドレイン
９とは無関係に濃度を決定することができる。
【００３９】その後、セレクトゲート形成工程を行う。
このセレクトゲート形成工程では、図６に示すように、
ワードライン１６となるＷＳｉ等をスパッタあるいは堆
積して、ワードライン１６のパターニングを行い、ワー
ドライン１６の下の部分にのみ、第３のポリシリコン
（ＰＳ３）を残して、セレクトゲート７を形成する。そ
して、１つのワードライン１６につながることとなり、
また、このとき、スタックゲート１２の両側、すなわ
ち、フローティングゲート３とコントロールゲート５の
両側にサイドウォール１３が形成されているので、表面
に段差状に堆積されたＷＳｉのステップカバレッジが非
常に良好な状態となり、簡単なスパッタ法を用いても、
ＷＳｉのカバレッジを十分確保することができる。この
とき、シュリンクさせていくと、第３のポリシリコン
（ＰＳ３）でスペースを埋め込むことも可能である。そ
の後、ソース１４側の不純物の活性化を行い、ソース１
４を、図６のように、形成する。
このセレクトゲート形成工程では、図６に示すように、
ワードライン１６となるＷＳｉ等をスパッタあるいは堆
積して、ワードライン１６のパターニングを行い、ワー
ドライン１６の下の部分にのみ、第３のポリシリコン
（ＰＳ３）を残して、セレクトゲート７を形成する。そ
して、１つのワードライン１６につながることとなり、
また、このとき、スタックゲート１２の両側、すなわ
ち、フローティングゲート３とコントロールゲート５の
両側にサイドウォール１３が形成されているので、表面
に段差状に堆積されたＷＳｉのステップカバレッジが非
常に良好な状態となり、簡単なスパッタ法を用いても、
ＷＳｉのカバレッジを十分確保することができる。この
とき、シュリンクさせていくと、第３のポリシリコン
（ＰＳ３）でスペースを埋め込むことも可能である。そ
の後、ソース１４側の不純物の活性化を行い、ソース１
４を、図６のように、形成する。
【００４０】その後は、通常の製造技術どおり、コンタ
クトホール形成工程、メタライゼーション（金属電極の
形成）工程及びファイナルパッシベーション（保護膜形
成）工程等を行って製造を完了する。
クトホール形成工程、メタライゼーション（金属電極の
形成）工程及びファイナルパッシベーション（保護膜形
成）工程等を行って製造を完了する。
【００４１】このように、本実施の形態によれば、浮遊
ゲート形成工程、制御ゲート形成工程、ドレインライン
形成工程、サイドウォール形成工程、ソース形成工程及
びセレクトゲート形成工程を順次行って、スタックゲー
ト１２、すなわち、コントロールゲート５及びフローテ
ィングゲート３の左右に第３のポリシリコン（ＰＳ３）
でサイドウォール１３を形成するとともに、ソース１４
側のサイドウォール１３をセレクトゲート７としている
ので、このゲート電極７ごしにソース１４の不純物注入
を行って、セレクトゲート７のゲート長Ｌｓｇをセルフ
アラインで決定することができ、セレクトゲート７のバ
ラツキを小さくすることができるとともに、セルサイズ
を小さくすることができる。また、スタックゲート１２
の両側にサイドウォール１３を形成しているので、ワー
ドライン１６のカバレッジを良好なものとすることがで
きるとともに、サイドウォール１３の除去工程を必要と
せず、スタックゲート１２に損傷を与えることを防止す
ることができ、製造工程を簡単なものとすることができ
る。
ゲート形成工程、制御ゲート形成工程、ドレインライン
形成工程、サイドウォール形成工程、ソース形成工程及
びセレクトゲート形成工程を順次行って、スタックゲー
ト１２、すなわち、コントロールゲート５及びフローテ
ィングゲート３の左右に第３のポリシリコン（ＰＳ３）
でサイドウォール１３を形成するとともに、ソース１４
側のサイドウォール１３をセレクトゲート７としている
ので、このゲート電極７ごしにソース１４の不純物注入
を行って、セレクトゲート７のゲート長Ｌｓｇをセルフ
アラインで決定することができ、セレクトゲート７のバ
ラツキを小さくすることができるとともに、セルサイズ
を小さくすることができる。また、スタックゲート１２
の両側にサイドウォール１３を形成しているので、ワー
ドライン１６のカバレッジを良好なものとすることがで
きるとともに、サイドウォール１３の除去工程を必要と
せず、スタックゲート１２に損傷を与えることを防止す
ることができ、製造工程を簡単なものとすることができ
る。
【００４２】また、サイドウォール形成工程において、
セレクトゲート７の酸化によりドレイン９上を増速酸化
させて、セレクトゲート７の酸化膜厚よりもその膜厚を
厚く形成することができるので、ワードライン１６とド
レインライン９とのカップリング容量を小さくすること
ができ、動作速度を向上させることができる。
セレクトゲート７の酸化によりドレイン９上を増速酸化
させて、セレクトゲート７の酸化膜厚よりもその膜厚を
厚く形成することができるので、ワードライン１６とド
レインライン９とのカップリング容量を小さくすること
ができ、動作速度を向上させることができる。
【００４３】さらに、浮遊ゲート形成工程において、素
子分離をボロン注入により行っているので、セルフアラ
インで分離注入を行うことができ、フィールドとポリシ
リコンのアライメントマージンを不要とすることができ
る。その結果、セルサイズを小さくすることができる。
子分離をボロン注入により行っているので、セルフアラ
インで分離注入を行うことができ、フィールドとポリシ
リコンのアライメントマージンを不要とすることができ
る。その結果、セルサイズを小さくすることができる。
【００４４】また、ソース形成工程における不純物注入
をドレインライン形成工程と別々に行っているので、こ
れらの工程における不純物注入の注入不純物あるいは注
入量を異ならせることができ、ドレイン９の不純物濃度
とソース１４の不純物濃度を異ならせることができる。
その結果、ソース１４及びドレイン９それぞれの機能に
最適な構造及び濃度を独立に設定して、例えば、セレク
トゲート７をポリシリコンで、ワードライン１６を高融
点金属ポリサイドで形成し、動作速度を高速化すること
ができる。
をドレインライン形成工程と別々に行っているので、こ
れらの工程における不純物注入の注入不純物あるいは注
入量を異ならせることができ、ドレイン９の不純物濃度
とソース１４の不純物濃度を異ならせることができる。
その結果、ソース１４及びドレイン９それぞれの機能に
最適な構造及び濃度を独立に設定して、例えば、セレク
トゲート７をポリシリコンで、ワードライン１６を高融
点金属ポリサイドで形成し、動作速度を高速化すること
ができる。
【００４５】以上、本発明者によってなされた発明を好
適な実施の形態に基づき具体的に説明したが、本発明は
上記のものに限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。
適な実施の形態に基づき具体的に説明したが、本発明は
上記のものに限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。
【００４６】
【発明の効果】請求項１記載の発明の半導体装置によれ
ば、制御ゲートの左右にポリシリコンでサイドウォール
を形成するとともに、ソース側のサイドウォールをセレ
クトゲートとしているので、このゲート電極ごしにソー
スの不純物注入を行って、セレクトゲートのゲート長を
セルフアラインで決定することができ、ゲートのバラツ
キを小さくすることができるとともに、セルサイズを小
さくすることができる。また、スタックゲートの両側に
サイドウォールを形成するので、ワードラインのカバレ
ッジを良好なものとすることができるとともに、サイド
ウォールの除去工程を不要として、スタックゲートに損
傷を与えることを防止しつつ、製造工程を簡単なものと
することができる。
ば、制御ゲートの左右にポリシリコンでサイドウォール
を形成するとともに、ソース側のサイドウォールをセレ
クトゲートとしているので、このゲート電極ごしにソー
スの不純物注入を行って、セレクトゲートのゲート長を
セルフアラインで決定することができ、ゲートのバラツ
キを小さくすることができるとともに、セルサイズを小
さくすることができる。また、スタックゲートの両側に
サイドウォールを形成するので、ワードラインのカバレ
ッジを良好なものとすることができるとともに、サイド
ウォールの除去工程を不要として、スタックゲートに損
傷を与えることを防止しつつ、製造工程を簡単なものと
することができる。
【００４７】請求項２記載の発明の半導体装置によれ
ば、セレクトゲートのゲート酸化膜厚よりもワードライ
ン下部のドレインライン上の酸化膜厚を厚くしているの
で、ワードラインとドレインラインとのカップリング容
量を小さくすることができ、動作速度を向上させること
ができる。
ば、セレクトゲートのゲート酸化膜厚よりもワードライ
ン下部のドレインライン上の酸化膜厚を厚くしているの
で、ワードラインとドレインラインとのカップリング容
量を小さくすることができ、動作速度を向上させること
ができる。
【００４８】請求項３記載の発明の半導体装置によれ
ば、素子分離を、ＬＯＣＯＳを用いることなく、浮遊ゲ
ートのパターンを利用してボロン注入により行っている
ので、セルフアラインで分離注入を行って、フィールド
とポリシリコンのアライメントマージンを不要とするこ
とができ、セルサイズを小さくすることができる。
ば、素子分離を、ＬＯＣＯＳを用いることなく、浮遊ゲ
ートのパターンを利用してボロン注入により行っている
ので、セルフアラインで分離注入を行って、フィールド
とポリシリコンのアライメントマージンを不要とするこ
とができ、セルサイズを小さくすることができる。
【００４９】請求項４記載の発明の半導体装置によれ
ば、ドレインの不純物濃度とソースの不純物濃度を異な
らせているので、ソース及びドレインそれぞれの機能に
最適な構造及び不純物濃度を独立に設定することがで
き、例えば、セレクトゲートをポリシリコンで、ワード
ラインを高融点金属ポリサイドで形成し、動作速度を高
速化することができる。
ば、ドレインの不純物濃度とソースの不純物濃度を異な
らせているので、ソース及びドレインそれぞれの機能に
最適な構造及び不純物濃度を独立に設定することがで
き、例えば、セレクトゲートをポリシリコンで、ワード
ラインを高融点金属ポリサイドで形成し、動作速度を高
速化することができる。
【００５０】請求項５記載の発明の半導体記憶装置の製
造方法によれば、浮遊ゲート形成工程、制御ゲート形成
工程、ドレインライン形成工程、サイドウォール形成工
程、ソース形成工程及びセレクトゲート形成工程を順次
行って、制御ゲートの左右にポリシリコンでサイドウォ
ールを形成するとともに、ソース側のサイドウォールを
セレクトゲートとしているので、このゲート電極ごしに
ソースの不純物注入を行って、セレクトゲートのゲート
長をセルフアラインで決定することができ、ゲートのバ
ラツキを小さくすることができるとともに、セルサイズ
を小さくすることができる。また、スタックゲートの両
側にサイドウォールを形成するので、ワードラインのカ
バレッジを良好なものとすることができるとともに、サ
イドウォールの除去工程を不要として、スタックゲート
に損傷を与えることを防止しつつ、製造工程を簡単なも
のとすることができる。
造方法によれば、浮遊ゲート形成工程、制御ゲート形成
工程、ドレインライン形成工程、サイドウォール形成工
程、ソース形成工程及びセレクトゲート形成工程を順次
行って、制御ゲートの左右にポリシリコンでサイドウォ
ールを形成するとともに、ソース側のサイドウォールを
セレクトゲートとしているので、このゲート電極ごしに
ソースの不純物注入を行って、セレクトゲートのゲート
長をセルフアラインで決定することができ、ゲートのバ
ラツキを小さくすることができるとともに、セルサイズ
を小さくすることができる。また、スタックゲートの両
側にサイドウォールを形成するので、ワードラインのカ
バレッジを良好なものとすることができるとともに、サ
イドウォールの除去工程を不要として、スタックゲート
に損傷を与えることを防止しつつ、製造工程を簡単なも
のとすることができる。
【００５１】請求項６記載の発明の半導体記憶装置の製
造方法によれば、サイドウォール形成工程において、セ
レクトゲートの酸化によりドレイン上を増速酸化させ
て、セレクトゲートの酸化膜厚よりもその膜厚を厚く形
成しているので、ワードラインとドレインラインとのカ
ップリング容量を小さくすることができ、動作速度を向
上させることができる。
造方法によれば、サイドウォール形成工程において、セ
レクトゲートの酸化によりドレイン上を増速酸化させ
て、セレクトゲートの酸化膜厚よりもその膜厚を厚く形
成しているので、ワードラインとドレインラインとのカ
ップリング容量を小さくすることができ、動作速度を向
上させることができる。
【００５２】請求項７記載の発明の半導体記憶装置の製
造方法によれば、浮遊ゲート形成工程において、素子分
離をボロン注入で行うので、セルフアラインで分離注入
を行って、フィールドとポリシリコンのアライメントマ
ージンを不要とすることができ、セルサイズを小さくす
ることができる。
造方法によれば、浮遊ゲート形成工程において、素子分
離をボロン注入で行うので、セルフアラインで分離注入
を行って、フィールドとポリシリコンのアライメントマ
ージンを不要とすることができ、セルサイズを小さくす
ることができる。
【００５３】請求項８記載の発明の半導体記憶装置の製
造方法によれば、ソース形成工程における不純物注入を
ドレインライン形成工程における不純物注入とその注入
不純物あるいは注入量を異ならせているので、ドレイン
の不純物濃度とソースの不純物濃度を異ならせることが
でき、ソース及びドレインそれぞれの機能に最適な構造
及び不純物濃度を独立に設定して、例えば、セレクトゲ
ートをポリシリコンで、ワードラインを高融点金属ポリ
サイドで形成し、動作速度を高速化することができる。
造方法によれば、ソース形成工程における不純物注入を
ドレインライン形成工程における不純物注入とその注入
不純物あるいは注入量を異ならせているので、ドレイン
の不純物濃度とソースの不純物濃度を異ならせることが
でき、ソース及びドレインそれぞれの機能に最適な構造
及び不純物濃度を独立に設定して、例えば、セレクトゲ
ートをポリシリコンで、ワードラインを高融点金属ポリ
サイドで形成し、動作速度を高速化することができる。
【図１】本発明の半導体記憶装置及び半導体記憶装置の
製造方法の一の実施の形態を適用したＥＥＰＲＯＭの製
造過程における平面図。
製造方法の一の実施の形態を適用したＥＥＰＲＯＭの製
造過程における平面図。
【図２】図２の次の製造過程における平面図。
【図３】図３の次の製造過程における平面図。
【図４】図３のＡ−Ａ矢視側面断面図。
【図５】図３のＢ−Ｂ矢視側面断面図。
【図６】図５にワードラインを形成したＥＥＰＲＯＭの
側面断面図。
側面断面図。
１ シリコン基板 ２ トンネル酸化膜 ３ フローティングゲート ４ レジストパターン ５ コントロールゲート ６ ＯＮＯ膜 ７ セレクトゲート ８ ＨＴＯ膜 ９ ドレインライン １０ レジストパターン １１ ＯＮＯ膜 １２ スタックゲート １３ サイドウォール １４ ソース １５ レジストパターン １６ ワードライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 29/78
Claims (8)
- 【請求項１】半導体基板上にトンネル酸化膜を介して形
成された浮遊ゲートと、前記浮遊ゲート上に絶縁膜を介
して形成された制御ゲートと、前記制御ゲート上に絶縁
膜を介して形成されたワードラインと、前記浮遊ゲート
及び制御ゲートを挟んで形成されたソース及びドレイン
と、を備えた半導体記憶装置であって、前記浮遊ゲート
及び制御ゲートの前記ソース側及びドレイン側の両側壁
部にポリシリコンによりサイドウォールを形成し、ソー
ス側の前記サイドウォールをセレクトゲートとしたこと
を特徴とする半導体記憶装置。 - 【請求項２】前記ドレインライン上の酸化膜厚が前記セ
レクトゲートのゲート酸化膜厚よりも厚く形成されてい
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】前記半導体基板上にトンネル酸化膜を介し
て形成されたメモリセルがボロン注入により素子分離さ
れていることを特徴とする請求項１または請求項２記載
の半導体記憶装置。 - 【請求項４】前記ドレインの不純物濃度と前記ソースの
不純物濃度が異なることを特徴とする請求項１から請求
項３のいずれかに記載の半導体記憶装置。 - 【請求項５】半導体基板上にトンネル酸化膜を介して浮
遊ゲートとなる第１のポリシリコン膜を形成し、前記第
１のポリシリコン膜をイオン注入等により抵抗を下げた
後、セル分離のためにストライプ状にエッチングして、
素子分離を行う浮遊ゲート形成工程と、前記第１のポリ
シリコン膜上に絶縁膜を介して制御ゲートとなる第２の
ポリシリコン膜を形成し、前記第２のポリシリコン膜を
イオン注入等により抵抗を下げて、前記制御ゲートとセ
レクトゲートとを分離するための絶縁膜を形成した後、
前記制御ゲートのパターニングを行って、前記第１のポ
リシリコン膜、前記第１のポリシリコン上の絶縁膜、前
記第２のポリシリコン膜及び前記制御ゲートと前記セレ
クトゲートとの分離用の絶縁膜をエッチングにより除去
する制御ゲート形成工程と、ドレインラインとなる部分
のみを開口したレジストパターンを形成して、イオン注
入等により前記ドレインの不純物注入を行って前記ドレ
インラインを形成するドレインライン形成工程と、前記
制御ゲートの側壁に前記セレクトゲートとの絶縁用の絶
縁膜を形成した後、前記セレクトゲートの酸化を行い、
全面に前記セレクトゲート用の第３のポリシリコンを形
成して、イオン注入等により前記第３のポリシリコンの
抵抗を下げた後、前記浮遊ゲート及び前記制御ゲートの
両側壁にサイドウォールを形成するサイドウォール形成
工程と、ソースラインとなる部分のみを開口したレジス
トパターンを形成して、ソースの不純物の注入を行うソ
ース形成工程と、ワードライン形成物質を堆積させてワ
ードラインのパターニングを行い、前記第３のポリシリ
コンのうち前記ワードラインの下の部分のみを残して前
記セレクトゲートとした後、前記ソース側の不純物を活
性化させるセレクトゲート形成工程と、を順次実行する
ことを特徴とする半導体記憶装置の製造方法。 - 【請求項６】前記サイドウォール形成工程において、前
記セレクトゲートの酸化により前記ドレイン上を増速酸
化させて、前記セレクトゲートの酸化膜厚よりもその膜
厚を厚く形成したことを特徴とする請求項５記載の半導
体記憶装置の製造方法。 - 【請求項７】前記浮遊ゲート形成工程において、素子分
離をボロン注入により行うことを特徴とする請求項５ま
たは請求項６記載の半導体記憶装置の製造方法。 - 【請求項８】前記ソース形成工程における前記不純物注
入を前記ドレインライン形成工程における前記不純物注
入とその注入不純物あるいは注入量を異ならせることを
特徴とする請求項５から請求項７のいずれかに記載の半
導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17846596A JP3611403B2 (ja) | 1996-06-19 | 1996-06-19 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17846596A JP3611403B2 (ja) | 1996-06-19 | 1996-06-19 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012752A true JPH1012752A (ja) | 1998-01-16 |
| JP3611403B2 JP3611403B2 (ja) | 2005-01-19 |
Family
ID=16048998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17846596A Expired - Fee Related JP3611403B2 (ja) | 1996-06-19 | 1996-06-19 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3611403B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196479A (ja) * | 1999-12-27 | 2001-07-19 | Hyundai Electronics Ind Co Ltd | フラッシュメモリ素子の製造方法 |
| JP2010517270A (ja) * | 2007-01-23 | 2010-05-20 | フリースケール セミコンダクター インコーポレイテッド | 不揮発性メモリデバイスを作製する方法 |
| KR101051957B1 (ko) * | 2004-05-12 | 2011-07-26 | 매그나칩 반도체 유한회사 | 이피롬 소자의 제조방법 |
-
1996
- 1996-06-19 JP JP17846596A patent/JP3611403B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196479A (ja) * | 1999-12-27 | 2001-07-19 | Hyundai Electronics Ind Co Ltd | フラッシュメモリ素子の製造方法 |
| KR101051957B1 (ko) * | 2004-05-12 | 2011-07-26 | 매그나칩 반도체 유한회사 | 이피롬 소자의 제조방법 |
| JP2010517270A (ja) * | 2007-01-23 | 2010-05-20 | フリースケール セミコンダクター インコーポレイテッド | 不揮発性メモリデバイスを作製する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3611403B2 (ja) | 2005-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4775642A (en) | Modified source/drain implants in a double-poly non-volatile memory process | |
| US6479859B2 (en) | Split gate flash memory with multiple self-alignments | |
| US6197639B1 (en) | Method for manufacturing NOR-type flash memory device | |
| US6346725B1 (en) | Contact-less array of fully self-aligned, triple polysilicon, source-side injection, nonvolatile memory cells with metal-overlaid wordlines | |
| US6172396B1 (en) | ROM structure and method of manufacture | |
| JP4027446B2 (ja) | 不揮発性メモリ製造方法 | |
| JPH1154731A (ja) | 半導体装置 | |
| US5464784A (en) | Method of fabricating integrated devices | |
| US7671406B2 (en) | Semiconductor device and method of fabricating the same | |
| KR20040015900A (ko) | 이이피롬 및 마스크롬을 구비하는 반도체 장치 및 그 제조방법 | |
| JP2003152164A (ja) | 多様な技術及びアプリケーションに対して容易に修正可能な周辺トランジスタを有するセルフアラインメントコンタクト不揮発性メモリ装置及びその製造方法 | |
| US6555869B2 (en) | Non-volatile memory device and method of manufacturing the same | |
| US6893917B2 (en) | Structure and fabricating method to make a cell with multi-self-alignment in split gate flash | |
| US6962852B2 (en) | Nonvolatile memories and methods of fabrication | |
| JP3447179B2 (ja) | 不揮発性半導体メモリ装置とその製造方法 | |
| JP3611403B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH04349670A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2002231832A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US7190019B2 (en) | Integrated circuits with openings that allow electrical contact to conductive features having self-aligned edges | |
| US6593186B1 (en) | Method for manufacturing non-volatile semiconductor memory device | |
| JP2001284557A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US6365449B1 (en) | Process for making a non-volatile memory cell with a polysilicon spacer defined select gate | |
| KR100545209B1 (ko) | 플래시 메모리 셀의 제조 방법 | |
| JP2001196483A (ja) | 不揮発性半導体メモリ素子及びその製造方法 | |
| KR100262002B1 (ko) | 플래쉬 메모리 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040119 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040210 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040409 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040727 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040922 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041019 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041019 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071029 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081029 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081029 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091029 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101029 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111029 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121029 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131029 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |