JP3611403B2 - 半導体記憶装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置の製造方法に関し、詳細には、3層ポリシリコン構造のソースがゲートから離れたいわゆるソースサイドインジェクション型の半導体記憶装置の製造方法に関する。
【0002】
【従来の技術】
従来、ソースサイドインジェクション方式を用いたフラッシュセルとしては、例えば、米国特許5280466号に記載されたフラッシュEPROMメモリセルがある。このフラッシュセルは、セレクトトランジスタのゲート長(チャネル長)がリソグラフィで決定されるため、ゲート長のばらつきが大きく、また、アライメントマージンを確保する必要があるため、セルサイズを小さくすることができない。また、LOCOS(Local Oxidation of Silicon:選択酸化)技術による素子分離を用いているため、フィールドとポリシリコン間などにアライメントマージンを見積もる必要があり、セルサイズを小さくすることができない。
【0003】
そこで、従来、サイドウォールを用いてサイドインジェクションタイプのオフセット構造を実現する方法として、米国特許4754320号に記載されたEEPROMや特開平2−23672号公報に記載された半導体記憶装置等がある。
【0004】
これらの技術は、浮遊ゲート(フローティングゲート)を形成した後、浮遊ゲート上と浮遊ゲートのソース側側壁に制御ゲートを形成する際、側壁部の制御ゲートを自己整合で形成するものである。また、これらの技術では、制御ゲートとワードラインを同一の材料で形成することとなる。
【0005】
これらの技術によれば、制御ゲートは、ソース側側壁部のみで基板との間でチャネルを形成するため、メモリトランジスタのチャネル長が実質的に浮遊ゲート長で決まることになり、セル面積が小さくなるとともに、浮遊ゲートと制御ゲート間の容量結合比は、大部分が浮遊ゲート上の制御ゲートと浮遊ゲート間の積層部分で決まるため、パターン形成時のアライメントずれによる容量結合比の変動が生じない。
【0006】
【発明が解決しようとする課題】
しかしながら、このような従来の半導体記憶装置にあっては、ソース側にのみサイドウォール(側壁)を残すようになっていたため、半導体記憶装置の製造工程が複雑になるとともに、半導体記憶装置の平坦性が悪化し、また、ソースとドレインが同じ構造になって構造が画一化され、要求される半導体記憶装置の機能に応じた構造にすることができないという問題があった。さらに、従来の半導体記憶装置にあっては、制御ゲートとワードラインが同一材料で形成されるため、動作速度を向上させる上で、改良の余地があった。また、従来の半導体記憶装置にあっては、2つのセルで1つのコンタクトが必要であるため、セルサイズを小さくする上で、なお改良の余地があった。
【0011】
請求項1記載の発明は、浮遊ゲート形成工程、制御ゲート形成工程、ドレインライン形成工程、セレクトゲート酸化工程、サイドウォール形成工程、ソース形成工程及びセレクトゲート形成工程を順次行って、制御ゲートの左右にポリシリコンでサイドウォールを形成するとともに、ソース側のサイドウォールをセレクトゲートとすることにより、このゲート電極ごしにソースの不純物注入を行って、セレクトゲートのゲート長をセルフアラインで決定し、セレクトゲートのバラツキを小さくすることができるとともに、セルサイズを小さくすることのできる半導体記憶装置の製造方法を提供することを目的とし、また、スタックゲートの両側にサイドウォールを形成することにより、ワードラインのカバレッジを良好なものとすることができるとともに、サイドウォールの除去工程を不要として、製造工程が簡単で、スタックゲートに損傷を与えることを防止することのできる半導体記憶装置の製造方法を提供することを目的としている。
【0012】
さらに、請求項1記載の発明は、セレクトゲート酸化工程において、セレクトゲートの酸化とともにドレイン上を増速酸化させて、セレクトゲートの酸化膜厚よりも酸化膜の膜厚を厚く形成することにより、ワードラインとドレインラインとのカップリング容量を小さくして、動作速度を向上させることのできる半導体記憶装置の製造方法を提供することを目的としている。
【0013】
請求項2記載の発明は、浮遊ゲート形成工程において、素子分離をボロン注入で行うことにより、セルフアラインで分離注入を行って、フィールドとポリシリコンのアライメントマージンを不要とし、セルサイズを小さくすることのできる半導体記憶装置の製造方法を提供することを目的としている。
【0014】
請求項3記載の発明は、ソース形成工程における不純物注入をドレインライン形成工程における不純物注入とその注入不純物あるいは注入量を異ならせることにより、ドレインの不純物濃度とソースの不純物濃度を異ならせ、ソース及びドレインそれぞれの機能に最適な構造及び不純物濃度を独立に設定して、例えば、セレクトゲートをポリシリコンで、ワードラインを高融点金属ポリサイドで形成し、動作速度を高速化することのできる半導体記憶装置の製造方法を提供することを目的としている。
【0023】
【課題を解決するための手段】
請求項1記載の発明の半導体記憶装置の製造方法は、半導体基板上にトンネル酸化膜を介して浮遊ゲートとなる第1のポリシリコン膜を形成し、前記第1のポリシリコン膜を不純物導入により抵抗を下げた後、セル分離のためにストライプ状にエッチングし、さらに前記第1のポリシリコン膜が除去された領域にイオン注入を行って素子分離を行う浮遊ゲート形成工程と、
前記第1のポリシリコン膜上に絶縁膜を介して制御ゲートとなる第2のポリシリコン膜を形成し、前記第2のポリシリコン膜を不純物導入により抵抗を下げて、前記制御ゲートとセレクトゲートとを分離するための絶縁膜を形成した後、前記制御ゲートのパターニングを行って、前記第1のポリシリコン膜、前記第1のポリシリコン上の絶縁膜、前記第2のポリシリコン膜及び前記制御ゲートと前記セレクトゲートとの分離用の絶縁膜をエッチングにより除去する制御ゲート形成工程と、
ドレインラインとなる部分のみを開口したレジストパターンを形成して、イオン注入により前記ドレインの不純物注入を行って前記ドレインラインを形成するドレインライン形成工程と、
前記制御ゲートの側壁に前記セレクトゲートとの絶縁用の絶縁膜を形成した後、前記セレクトゲートの酸化を行うとともに前記ドレイン上では増速酸化させて前記セレクトゲートの酸化膜厚よりも酸化膜の膜厚を厚く形成するセレクトゲート酸化工程と、
全面に前記セレクトゲート用の第3のポリシリコンを形成して、不純物導入により前記第3のポリシリコンの抵抗を下げた後、全面にエッチバック処理を施して前記浮遊ゲート及び前記制御ゲートの両側壁に前記第3のポリシリコンからなるサイドウォールを形成するサイドウォール形成工程と、
ソースラインとなる部分のみを開口したレジストパターンを形成して、ソースの不純物の注入を行うソース形成工程と、
ワードライン形成物質を堆積させてワードラインのパターニングを行い、前記第3のポリシリコンのうち前記ワードラインの下の部分のみを残して前記セレクトゲートとした後、前記ソース側の不純物を活性化させるセレクトゲート形成工程と、を順次実行することにより、上記目的を達成している。
【0024】
上記構成によれば、浮遊ゲート形成工程、制御ゲート形成工程、ドレインライン形成工程、サイドウォール形成工程、ソース形成工程及びセレクトゲート形成工程を順次行って、制御ゲートの左右にポリシリコンでサイドウォールを形成するとともに、ソース側のサイドウォールをセレクトゲートとしているので、このゲート電極ごしにソースの不純物注入を行って、セレクトゲートのゲート長をセルフアラインで決定することができ、ゲートのバラツキを小さくすることができるとともに、セルサイズを小さくすることができる。また、スタックゲートの両側にサイドウォールを形成しているので、ワードラインのカバレッジを良好なものとすることができるとともに、サイドウォールの除去工程を不要として、スタックゲートに損傷を与えることを防止しつつ、製造工程を簡単なものとすることができる。
【0025】
さらに、前記セレクトゲート酸化工程において、前記セレクトゲートの酸化とともに前記ドレイン上を増速酸化させて、前記セレクトゲートの酸化膜厚よりも酸化膜の膜厚を厚く形成している。
【0026】
上記構成によれば、サイドウォール形成工程において、セレクトゲートの酸化によりドレイン上を増速酸化させて、セレクトゲートの酸化膜厚よりもその膜厚を厚く形成しているので、ワードラインとドレインラインとのカップリング容量を小さくすることができ、動作速度を向上させることができる。
【0027】
また、例えば、請求項2に記載するように、前記浮遊ゲート形成工程において、素子分離をボロン注入により行うものであってもよい。
【0028】
上記構成によれば、浮遊ゲート形成工程において、素子分離をボロン注入で行うので、セルフアラインで分離注入を行って、フィールドとポリシリコンのアライメントマージンを不要とすることができ、セルサイズを小さくすることができる。
【0029】
さらに、例えば、請求項3に記載するように、前記ソース形成工程における前記不純物注入を前記ドレインライン形成工程における前記不純物注入とその注入不純物あるいは注入量を異ならせるものであってもよい。
【0030】
上記構成によれば、ソース形成工程における不純物注入をドレインライン形成工程における不純物注入とその注入不純物あるいは注入量を異ならせているので、ドレインの不純物濃度とソースの不純物濃度を異ならせることができ、ソース及びドレインそれぞれの機能に最適な構造及び不純物濃度を独立に設定して、例えば、セレクトゲートをポリシリコンで、ワードラインを高融点金属ポリサイドで形成し、動作速度を高速化することができる。
【0031】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。なお、以下に述べる実施の形態は、本発明の好適な実施の形態であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。
【0032】
図1〜図6は、本発明の半導体記憶装置の製造方法の一実施の形態を示す図である。
【0033】
図1から図3は、半導体装置の各製造過程における平面図であり、図4は、図3のA−A矢視側面断面図、図5は、図3の図3のB−B矢視側面断面図及び図6は、図5にワードラインを形成した半導体装置の側面断面図である。
【0034】
本実施の形態においては、まず、浮遊ゲート形成工程を行う。この浮遊ゲート形成工程においては、シリコン基板1(図4〜図6参照)上に、トンネル酸化膜2を形成した後、フローティングゲート(浮遊ゲート)3となる第1のポリシリコン(PS1)を全面に堆積し、イオン注入やリン堆積等を行って、第1のポリシリコン(PS1)の抵抗を下げる。その後、図1に示すように、フローティングゲート3を分断するとともにセルの分離領域を開口したレジストパターン4を設け、第1のポリシリコン(PS1)をストライプ状にエッチングする。このとき、図1のトンネル酸化膜2となる領域に、素子分離のためのボロン(B+ )注入を、1012/cm2 〜1014/cm2 程度、レジスト開口部(ボロン注入領域2)のみに注入する。すなわち、素子分離を、従来のようにLOCOSを用いることなく、ボロン注入により行う。
【0035】
次に、制御ゲート形成工程を行う。この制御ゲート形成工程では、フローティングゲート3とコントロールゲート(制御ゲート)5を絶縁するための絶縁膜であるONO膜6を形成した後、コントロールゲート5用の第2のポリシリコン(PS2)を全面に堆積する。この第2のポリシリコン(PS2)にイオン注入やリン堆積等を行い、不純物を導入して、抵抗を下げる。さらに、コントロールゲート5とワードライン16(図6参照)を分離するための絶縁膜、例えば、HTO膜8を形成し、コントロールゲート5のパターニングを行う。そして、図2に示すように、レジスト開口部のHTO膜8、コントロールゲート5となる第2のポリシリコン(PS2)、ONO膜6及びフローティングゲート3となる第1のポリシリコン(PS1)をエッチングにより除去する。
【0036】
次に、ドレインライン形成工程を行う。このドレインライン形成工程では、ドレインライン9となる部分のみを開口したレジストパターン10を設け、イオン注入法によりAs+ 等を注入して、図3及び図5に示すように、ドレインライン9を形成する。このイオン注入は、コントロールゲート5のパターンに沿ってセルフアライン(自己整合)的に行われるので、レジストパターン10は、アライメントズレを見込んで大きめに開口することができる。また、このとき、P+ +AsやAs+ +As+ を行い、B−B(バンドツウバンド)トンネリングを防止するために、LDD(Lightly Doped Drain Structure :低濃度拡散ドレイン構造)構造的あるいはDDD(Double diffused Drain Structure :2重拡散ドレイン構造)構造的な構造にしてもよい。
【0037】
そして、サイドウォール形成工程を行う。サイドウォール形成工程では、コントロールゲート5の側壁にセレクトゲート7との絶縁膜、例えば、ONO11膜を500〜1500Å程度デポ・エッチバックにより形成する。その後、セレクトゲート7用のゲート酸化を行うと、図4に示すように、ドレイン9上には、増速酸化により厚い酸化膜9aが形成される。そして、全面にセレクトゲート7用の第3のポリシリコン(PS3)を数1000Å堆積させ、イオン注入やリン堆積等の方法で第3のポリシリコン(PS3)の抵抗値を下げる。その後、全面にエッチバックを施して、スタックゲート12の側面に、セレクトゲート7の膜厚分のサイドウォール13を形成する。
【0038】
次に、ソース形成工程を行う。ソース形成工程では、図5に示すように、ソースライン14になる部分のみを開口したレジストパターン15を設けて、ソース14の不純物、例えば、As+ の注入を行う。このとき、第3のポリシリコン(PS3)のサイドウォール13ごしに打たれるので、セルフアラインでソースゲート14のチャネル長が決定される。すなわち、第3のポリシリコン(PS3)のサイドウォール13部分がセレクトゲート7のゲート電極となり、セレクトゲート7のゲート長Lsgが決定される。また、このときの不純物の注入は、ソースライン14のみであるので、ドレイン9とは無関係に濃度を決定することができる。
【0039】
その後、セレクトゲート形成工程を行う。このセレクトゲート形成工程では、図6に示すように、ワードライン16となるWSi等をスパッタあるいは堆積して、ワードライン16のパターニングを行い、ワードライン16の下の部分にのみ、第3のポリシリコン(PS3)を残して、セレクトゲート7を形成する。そして、1つのワードライン16につながることとなり、また、このとき、スタックゲート12の両側、すなわち、フローティングゲート3とコントロールゲート5の両側にサイドウォール13が形成されているので、表面に段差状に堆積されたWSiのステップカバレッジが非常に良好な状態となり、簡単なスパッタ法を用いても、WSiのカバレッジを十分確保することができる。このとき、シュリンクさせていくと、第3のポリシリコン(PS3)でスペースを埋め込むことも可能である。その後、ソース14側の不純物の活性化を行い、ソース14を、図6のように、形成する。
【0040】
その後は、通常の製造技術どおり、コンタクトホール形成工程、メタライゼーション(金属電極の形成)工程及びファイナルパッシベーション(保護膜形成)工程等を行って製造を完了する。
【0041】
このように、本実施の形態によれば、浮遊ゲート形成工程、制御ゲート形成工程、ドレインライン形成工程、サイドウォール形成工程、ソース形成工程及びセレクトゲート形成工程を順次行って、スタックゲート12、すなわち、コントロールゲート5及びフローティングゲート3の左右に第3のポリシリコン(PS3)でサイドウォール13を形成するとともに、ソース14側のサイドウォール13をセレクトゲート7としているので、このゲート電極7ごしにソース14の不純物注入を行って、セレクトゲート7のゲート長Lsgをセルフアラインで決定することができ、セレクトゲート7のバラツキを小さくすることができるとともに、セルサイズを小さくすることができる。また、スタックゲート12の両側にサイドウォール13を形成しているので、ワードライン16のカバレッジを良好なものとすることができるとともに、サイドウォール13の除去工程を必要とせず、スタックゲート12に損傷を与えることを防止することができ、製造工程を簡単なものとすることができる。
【0042】
また、サイドウォール形成工程において、セレクトゲート7の酸化によりドレイン9上を増速酸化させて、セレクトゲート7の酸化膜厚よりもその膜厚を厚く形成することができるので、ワードライン16とドレインライン9とのカップリング容量を小さくすることができ、動作速度を向上させることができる。
【0043】
さらに、浮遊ゲート形成工程において、素子分離をボロン注入により行っているので、セルフアラインで分離注入を行うことができ、フィールドとポリシリコンのアライメントマージンを不要とすることができる。その結果、セルサイズを小さくすることができる。
【0044】
また、ソース形成工程における不純物注入をドレインライン形成工程と別々に行っているので、これらの工程における不純物注入の注入不純物あるいは注入量を異ならせることができ、ドレイン9の不純物濃度とソース14の不純物濃度を異ならせることができる。その結果、ソース14及びドレイン9それぞれの機能に最適な構造及び濃度を独立に設定して、例えば、セレクトゲート7をポリシリコンで、ワードライン16を高融点金属ポリサイドで形成し、動作速度を高速化することができる。
【0045】
以上、本発明者によってなされた発明を好適な実施の形態に基づき具体的に説明したが、本発明は上記のものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0050】
請求項1記載の発明の半導体記憶装置の製造方法によれば、浮遊ゲート形成工程、制御ゲート形成工程、ドレインライン形成工程、セレクトゲート酸化工程、サイドウォール形成工程、ソース形成工程及びセレクトゲート形成工程を順次行って、制御ゲートの左右にポリシリコンでサイドウォールを形成するとともに、ソース側のサイドウォールをセレクトゲートとしているので、このゲート電極ごしにソースの不純物注入を行って、セレクトゲートのゲート長をセルフアラインで決定することができ、ゲートのバラツキを小さくすることができるとともに、セルサイズを小さくすることができる。また、スタックゲートの両側にサイドウォールを形成するので、ワードラインのカバレッジを良好なものとすることができるとともに、サイドウォールの除去工程を不要として、スタックゲートに損傷を与えることを防止しつつ、製造工程を簡単なものとすることができる。
【0051】
さらに、請求項1記載の発明の半導体記憶装置の製造方法によれば、セレクトゲート酸化工程において、セレクトゲートの酸化とともにドレイン上を増速酸化させて、セレクトゲートの酸化膜厚よりも酸化膜の膜厚を厚く形成しているので、ワードラインとドレインラインとのカップリング容量を小さくすることができ、動作速度を向上させることができる。
【0052】
請求項2記載の発明の半導体記憶装置の製造方法によれば、浮遊ゲート形成工程において、素子分離をボロン注入で行うので、セルフアラインで分離注入を行って、フィールドとポリシリコンのアライメントマージンを不要とすることができ、セルサイズを小さくすることができる。
【0053】
請求項3記載の発明の半導体記憶装置の製造方法によれば、ソース形成工程における不純物注入をドレインライン形成工程における不純物注入とその注入不純物あるいは注入量を異ならせているので、ドレインの不純物濃度とソースの不純物濃度を異ならせることができ、ソース及びドレインそれぞれの機能に最適な構造及び不純物濃度を独立に設定して、例えば、セレクトゲートをポリシリコンで、ワードラインを高融点金属ポリサイドで形成し、動作速度を高速化することができる。
【図面の簡単な説明】
【図1】本発明の半導体記憶装置の製造方法の一の実施の形態を適用したEEPROMの製造過程における平面図。
【図2】図2の次の製造過程における平面図。
【図3】図3の次の製造過程における平面図。
【図4】図3のA−A矢視側面断面図。
【図5】図3のB−B矢視側面断面図。
【図6】図5にワードラインを形成したEEPROMの側面断面図。
【符号の説明】
1 シリコン基板
2 トンネル酸化膜
3 フローティングゲート
4 レジストパターン
5 コントロールゲート
6 ONO膜
7 セレクトゲート
8 HTO膜
9 ドレインライン
10 レジストパターン
11 ONO膜
12 スタックゲート
13 サイドウォール
14 ソース
15 レジストパターン
16 ワードライン
Claims (3)
- 半導体基板上にトンネル酸化膜を介して浮遊ゲートとなる第1のポリシリコン膜を形成し、前記第1のポリシリコン膜を不純物導入により抵抗を下げた後、セル分離のためにストライプ状にエッチングし、さらに前記第1のポリシリコン膜が除去された領域にイオン注入を行って素子分離を行う浮遊ゲート形成工程と、
前記第1のポリシリコン膜上に絶縁膜を介して制御ゲートとなる第2のポリシリコン膜を形成し、前記第2のポリシリコン膜を不純物導入により抵抗を下げて、前記制御ゲートとセレクトゲートとを分離するための絶縁膜を形成した後、前記制御ゲートのパターニングを行って、前記第1のポリシリコン膜、前記第1のポリシリコン上の絶縁膜、前記第2のポリシリコン膜及び前記制御ゲートと前記セレクトゲートとの分離用の絶縁膜をエッチングにより除去する制御ゲート形成工程と、
ドレインラインとなる部分のみを開口したレジストパターンを形成して、イオン注入により前記ドレインの不純物注入を行って前記ドレインラインを形成するドレインライン形成工程と、
前記制御ゲートの側壁に前記セレクトゲートとの絶縁用の絶縁膜を形成した後、前記セレクトゲートの酸化を行うとともに前記ドレイン上では増速酸化させて前記セレクトゲートの酸化膜厚よりも酸化膜の膜厚を厚く形成するセレクトゲート酸化工程と、
全面に前記セレクトゲート用の第3のポリシリコンを形成して、不純物導入により前記第3のポリシリコンの抵抗を下げた後、全面にエッチバック処理を施して前記浮遊ゲート及び前記制御ゲートの両側壁に前記第3のポリシリコンからなるサイドウォールを形成するサイドウォール形成工程と、
ソースラインとなる部分のみを開口したレジストパターンを形成して、ソースの不純物の注入を行うソース形成工程と、
ワードライン形成物質を堆積させてワードラインのパターニングを行い、前記第3のポリシリコンのうち前記ワードラインの下の部分のみを残して前記セレクトゲートとした後、前記ソース側の不純物を活性化させるセレクトゲート形成工程と、を順次実行することを特徴とする半導体記憶装置の製造方法。 - 前記浮遊ゲート形成工程において、素子分離をボロン注入により行うことを特徴とする請求項1に記載の半導体記憶装置の製造方法。
- 前記ソース形成工程における前記不純物注入を前記ドレインライン形成工程における前記不純物注入とその注入不純物あるいは注入量を異ならせることを特徴とする請求項1または2に記載の半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17846596A JP3611403B2 (ja) | 1996-06-19 | 1996-06-19 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17846596A JP3611403B2 (ja) | 1996-06-19 | 1996-06-19 | 半導体記憶装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1012752A JPH1012752A (ja) | 1998-01-16 |
JP3611403B2 true JP3611403B2 (ja) | 2005-01-19 |
Family
ID=16048998
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17846596A Expired - Fee Related JP3611403B2 (ja) | 1996-06-19 | 1996-06-19 | 半導体記憶装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3611403B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100363840B1 (ko) * | 1999-12-27 | 2002-12-06 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
KR101051957B1 (ko) * | 2004-05-12 | 2011-07-26 | 매그나칩 반도체 유한회사 | 이피롬 소자의 제조방법 |
US7557008B2 (en) * | 2007-01-23 | 2009-07-07 | Freescale Semiconductor, Inc. | Method of making a non-volatile memory device |
-
1996
- 1996-06-19 JP JP17846596A patent/JP3611403B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH1012752A (ja) | 1998-01-16 |
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---|---|---|---|
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