KR101088975B1 - 비휘발성 반도체 메모리 디바이스 - Google Patents

비휘발성 반도체 메모리 디바이스 Download PDF

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Abstract

제1 선택 트랜지스터는 직렬로 연결된 복수의 메모리 셀 트랜지스터의 한 단에 연결된다. 제2 선택 트랜지스터는 직렬로 연결된 메모리 셀 트랜지스터의 다른 단에 연결된다. 제1 불순물 확산 영역은 반도체 기판에 형성되고 제1 선택 트랜지스터의 제1 주전극을 구성한다. 제2 불순물 확산 영역은 반도체 기판에 형성되고 제2 선택 트랜지스터의 제2 주전극을 구성한다. 제1 불순물 확산 영역의 깊이는 제2 불순물 확산 영역의 깊이보다 크다.
비휘발성 반도체 메모리 디바이스, 선택 트랜지스터, 메모리 셀 트랜지스터, 불순물 확산 영역, 주전극

Description

비휘발성 반도체 메모리 디바이스{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
<관련 출원과의 상호 참조>
본 발명은 2008년 5월 29일에 출원된 일본 특허 출원 제2008-140573호에 기초하여 우선권을 주장하고 그 전체 내용을 참조로서 인용한다.
본 발명은 비휘발성 반도체 메모리 디바이스에 관한 것이다.
비휘발성 반도체 메모리 디바이스(예를 들면, EEPROM)의 메모리 셀은 반도체 기판 상에 적층된 전하 축적층 및 제어 게이트 구조로 형성된다. 메모리 셀의 임계 전압은 전하가 전하 축적층으로 주입되고 전하 축적층에서 방출된 상태에 따라 상이하고, 그 임계 전압이 데이터로서 취해진다. 전하의 주입과 방출은 전하 축적층과 반도체 기판 사이에 형성된 터널 절연체를 통해 흐르는 터널링 전류 등에 의해 이루어진다.
EEPROM의 타입을 비교하면, 복수의 메모리 셀들을 직렬로 연결함으로써 형성된 NAND 타입 EEPROM(JP 03-295098 A)은 NOR 타입 EEPROM보다 적은 수의 선택 트랜지스터들로 형성될 수 있어, 고밀도의 달성이 가능하다. NAND 타입 EEPROM은 복수의 메모리 셀 트랜지스터들이 직렬로 연결되고, 직렬로 연결된 메모리 셀 트랜지스터들의 양 단에 선택 트랜지스터가 제공되며, 선택 트랜지스터에 비트선 컨택트 및 소스선 컨택트가 더 연결된 각각의 메모리 스트링이 어레이로 배열된 구성을 채택한다.
더욱이, 비트선 컨택트 및 소스선 컨택트가 연결된 반도체 기판에 n+ 확산 영역이 형성되고, 이들 n+ 확산 영역의 깊이는 통상적으로 동일하다.
더욱이, NAND 타입 EEPROM에서 소스선 컨택트는 복수의 메모리 스트링 각각에 대해 개별적으로 형성되는 것이 아니라 복수의 메모리 스트링에 공통으로 연결되고, 게다가 소스선 컨택트의 저항을 낮게 유지함으로써 전력 소비의 감소가 달성된다는 것은 널리 알려져 있다.
그러나, 이 방법으로 소스선 컨택트를 위한 컨택트 홀을 형성할 때, 에칭은 반도체 기판에 인접한 소자 분리 절연체까지 이따금 진행된다. 예를 들면, 소자 분리 절연체의 에칭이 반도체 기판의 표면으로 깊게 이루어지고 거기에 소스선 컨택트가 형성되는 경우에, 반도체 기판에서 p-타입 웰과 소스선 컨택트는 큰 접합 누설량과 접합 브레이크다운 전압(junction breakdown voltage)의 저하를 야기하는 단락(short circuiting)이 될 수 있어, 결과적으로 결함있는 동작이 발생할 수도 있다는 문제점이 있다.
결과적으로, 종래 기술을 이용하여 큰 접합 누설량을 생성하지 않고 접합 브레이크다운 전압을 저하시키지않고 형성되는 NAND 타입 EEPROM을 제공하는 것은 곤란하다.
(발명의 요약)
본 발명에 따라, 비휘발성 반도체 메모리 디바이스는
저장부를 갖는 직렬로 연결된 복수의 메모리 셀 트랜지스터;
상기 직렬로 연결된 메모리 셀 트랜지스터의 한 단에 연결된 제1 선택 트랜지스터;
상기 직렬로 연결된 메모리 셀 트랜지스터의 다른 단에 연결된 제2 선택 트랜지스터;
반도체 기판 내에 형성되고 상기 제1 선택 트랜지스터의 제1 주전극을 구성하는 제1 불순물 확산 영역;
상기 반도체 기판 내에 형성되고 상기 제2 선택 트랜지스터의 제2 주전극을 구성하는 제2 불순물 확산 영역;
상기 제1 불순물 확산 영역에 형성되고 상기 반도체 기판에 대해 수직 방향으로 연장되는 제1 컨택트; 및
상기 제2 불순물 확산 영역에 형성되고 상기 반도체 기판에 대해 수직 방향으로 연장되는 제2 컨택트
를 포함하고,
상기 반도체 기판의 표면으로부터의 상기 제1 불순물 확산 영역의 깊이는 상기 반도체 기판의 표면으로부터의 상기 제2 불순물 확산 영역의 깊이보다 크고,
상기 직렬로 연결된 메모리 셀 트랜지스터와, 상기 제1 및 제2 선택 트랜지스터는 메모리 스트링을 구성하고,
복수의 상기 메모리 스트링은 소자 분리 절연체를 개재하여 배치되고,
상기 제1 및 제2 불순물 확산 영역의 측면은 상기 소자 분리 절연체와 접촉하고,
상기 제1 컨택트는 상기 소자 분리 절연체의 상면과, 상기 제1 불순물 확산 영역의 상면 및 측면 상에 연속적으로 형성된다.
삭제
본 발명의 실시예에 따른 비휘발성 반도체 메모리 디바이스가 이제 도면을 기초로 하여 설명될 것이다.
(제1 실시예의 구성)
도 1은 본 발명에 따른 비휘발성 반도체 메모리 디바이스(100)의 부분적인 회로도이다. 제1 실시예에 따른 비휘발성 반도체 메모리 디바이스(100)는 도 1에 도시된 바와 같이, 저장부를 갖는 메모리 셀 트랜지스터 MT0~MT15, 메모리 셀 트랜지스터 MT0의 드레인에 연결된 드레인측 선택 트랜지스터 SDT(제2 선택 트랜지스터) 및 메모리 셀 트랜지스터 MT15의 소스에 연결된 소스측 선택 트랜지스터 SST(제1 선택 트랜지스터)를 포함한다. 메모리 셀 트랜지스터 MT0~MT15와 선택 트랜지스터 SDT 및 SST에 의해 구성되는 각각의 메모리 스트링 MS은 로우 방향으로 배열되어 NAND 타입 비휘발성 반도체 메모리 디바이스(이하에 "NAND 타입 EEPROM"으로 지칭됨)를 형성한다.
설명의 편이를 위해, 하나의 메모리 스트링 MS에 형성되는 16개의 메모리 셀 트랜지스터들 MT은 개별적으로 고려할 경우에 MT0, MT1, …, MT15로 지칭되고, 집합적으로 고려할 경우에 0, 1, …, 15를 덧붙이지 않고 MT로서 지칭된다.
드레인측 선택 트랜지스터 SDT의 드레인(제2 주전극)은 컬럼 방향으로 연장된 비트선 BL에 연결된다. 비트선 BL은 프로그램 동작 동안 메모리 셀 트랜지스터 MT에 프로그램 데이터를 전송하고 판독 동작 동안 메모리 셀 트랜지스터 MT로부터의 판독 데이터를 판독한다.
소스측 선택 트랜지스터 SST(제1 주전극)의 소스는 로우 방향으로 연장된 소스선 SL에 연결된다. 더욱이, 로우 방향으로 정렬되어 형성된 복수의 메모리 스트링 MS의 소스측 선택 트랜지스터 SST의 소스는 소스선 SL에 의해 공통으로 연결된다.
복수의 메모리 스트링 MS에서 메모리 셀 트랜지스터 MT0는 로우 방향으로 연장된 워드선 WL0에 의해 공통으로 연결된다. 유사하게, 메모리 셀 트랜지스터 MT1~MT15는 또한 로우 방향으로 연장된 워드선 WL1~WL15에 의해 공통으로 각각 연결된다.
설명의 편이를 위해, 워드선 WL은 개별적으로 고려될 경우에 WL0, WL1, …, WL15로서 지칭되고, 집합적으로 고려될 경우에 0, 1, …, 15를 덧붙이지 않고 WL로 지칭된다는 점에 유의하라. 이하에 도시되는 불순물 확산 영역(13)에 동일하게 적용된다.
드레인측 선택 트랜지스터 SDT의 게이트는 로우 방향으로 연장된 드레인측 선택 게이트선 SDL에 연결된다.
소스측 선택 트랜지스터 SST의 게이트는 로우 방향으로 연장된 소스측 선택 게이트선 SSL에 연결된다.
로우 방향은 워드선 WL, 드레인측 선택 게이트선 SDL 등이 연장되는 방향이고, 로우 방향과 직각인 컬럼 방향은 비트선 등이 연장되는 방향이라는 점에 유의하라.
도 1은 5개의 메모리 스트링들 MS가 형성되는 하나의 예를 도시하고, 각각의 메모리 스트링 MS은 16개의 메모리 셀 트랜지스터들 MT, 하나의 드레인측 선택 트랜지스터 SDT 및 하나의 소스측 선택 트랜지스터 SST로부터 형성된다; 그러나, 본 실시예에 따른 NAND 타입 EEPROM(100)은 이러한 구성에 한정되는 것은 아니다.
메모리 셀 트랜지스터 MT는 게이트 절연체(11)(도 1에 미도시됨)를 개재하여 반도체 기판(10)(도 1에 미도시됨) 상에 형성된 플로팅 게이트 FG와, 게이트간 절연체(12)(도 1에 미도시됨)를 개재하여 플로팅 게이트 FG 상에 형성된 제어 게이트 CG를 갖는 적층 게이트 구조 내에 형성된다.
(제1 실시예에 따른 NAND 타입 EEPROM(100)의 구체적인 구성)
NAND 타입 EEPROM(100)의 구성은 도 2 및 도 3a~도 3d를 참조하여 보다 구체적으로 이제부터 설명될 것이다.
도 2는 도 1에 도시된 NAND 타입 EEPROM(100)의 평면도이다.
도 3a, 도 3b, 도 3c, 및 도 3d 각각은 도 2의 라인 A-A, 라인 B-B, 라인 C-C, 및 라인 D-D 각각을 따라 취해진 단면도를 도시한다.
복수의 메모리 스트링 MS은 도 2에 도시된 바와 같이 소자 분리 절연체(16)를 개재하여 로우 방향으로 배열된다. 복수의 불순물 확산 영역(13B~13R)은 드레인측 선택 게이트선 SDL, 워드선 WL0~WL15과 소스측 선택 게이트선 SSL 사이의 반도체 기판(10)의 표면에 제공된다.
불순물 확산 영역(13A)(제2 불순물 확산 영역) 및 불순물 확산 영역(13B)은 드레인측 선택 게이트선 SDL을 개재하도록 형성된다. 불순물 확산 영역(13A)(제2 불순물 확산 영역)은 드레인측 선택 트랜지스터 SDT(제2 선택 트랜지스터)의 드레인(제2 주전극)을 구성하고, 불순물 확산 영역(13B)은 드레인측 선택 트랜지스터 SDT의 소스를 구성한다. 더욱이, 불순물 확산 영역(13B)은 메모리 셀 트랜지스터 MT0의 드레인을 또한 구성한다.
불순물 확산 영역(13A)은 도 2 및 도 3a에 도시된 바와 같이, 반도체 기판(10)에 대해 수직 방향으로 연장하도록 형성된 비트선 컨택트(14)(제2 컨택트)에 연결된다. 비트선 컨택트(14)는 금속층(17) 및 비아(18)를 통해 비트선 BL에 연결 된다.
워드선 WL0~WL15 사이에 형성된 불순물 확산 영역들(13C~13Q)은 메모리 셀 트랜지스터 MT0~MT15의 소스 및 드레인을 구성한다.
불순물 확산 영역(13R) 및 불순물 확산 영역(13S)은 소스측 선택 게이트선 SSL을 개재하도록 형성된다. 불순물 확산 영역(13R)은 소스측 선택 트랜지스터 SST의 드레인을 구성하고, 불순물 확산 영역(13S)(제1 불순물 확산 영역)은 소스측 선택 트랜지스터 SST(제1 선택 트랜지스터)의 소스(제1 주전극)를 구성한다. 더욱이, 불순물 확산 영역(13R)은 메모리 셀 트랜지스터 MT15의 소스를 또한 구성한다.
불순물 확산 영역(13S)은 반도체 기판(10)에 대해 수직 방향으로 연장하도록 형성된 소스선 컨택트(15)(제1 컨택트)에 연결된다. 소스선 컨택트(15)는 소스선 SL에 연결된다. 즉, 다시 말하면 소스선 컨택트(15)는 상이한 층에 형성된 소스선 SL과 불순물 확산 영역(13S)을 결합하는 기능을 한다.
도 3a에 도시된 바와 같이, 반도체 기판(10)의 표면으로부터 불순물 확산층(13S)의 깊이(b)는 반도체 기판(10)의 표면으로부터 불순물 확산 영역(13A)의 깊이 (a)보다 크도록 형성된다는 점에 유의하라. 더욱이, 불순물 확산 영역의 깊이는 에칭에 의해 불순물 확산 영역을 제거한 후에, SEM(Scanning Electron Microscope) 또는 TEM(Transmission Electron Microscope)에 의해 관측되고, SCM(Scanning Capacitance Microscopy), SSRM(Scanning Spread Resistance Microscope) 등에 의해 측정된다.
더욱이, 소스측 컨택트(15)는 도 2에 도시된 바와 같이, 복수의 소스측 선택 트랜지스터 SST의 소스(즉, 다시 말하면, 복수의 불순물 확산 영역(13S))를 공통으로 연결하도록 로우 방향으로 연속적으로 형성된다. 이러한 방식으로, 소스선 컨택트(15)를 공통으로 형성함에 의해, 소스측 컨택트(15)의 저항은 낮아질 수 있고 NAND 타입 EEPROM의 전력 소비의 감소가 달성될 수 있다.
반도체 기판(10)은 도 3a에 도시된 바와 같이, n-타입 웰(10B)이 p-타입 실리콘 기판(10A) 상에 형성되고 p-타입 웰(10C)이 n-타입 웰(10B) 상에 더 형성되도록 구성된다.
p-타입 웰(10C)은 예를 들면, 1014cm-3과 1019cm-3 사이의 보론 농도로 형성된다. 더욱이, p-타입 웰(10C)은 n-타입 웰(10B)에 의해 p-타입 실리콘 기판(10A)으로부터 절연되고 전압이 p-타입 웰(10C)에 독립적으로 인가될 수 있도록 구성되기 때문에, 소거 동안 부하를 감소시키고 전력 소비를 억제할 수 있다.
p-타입 웰(10C) 상에는 3㎚와 15㎚ 사이의 두께를 갖는 실리콘 산화막 또는 산질화막으로 구성된 게이트 절연체(11)가 형성된다.
게이트 절연체(11) 상에는 메모리 셀 트랜지스터 MT의 플로팅 게이트 FG, 드레인측 선택 트랜지스터 SDT의 게이트, 및 소스측 선택 트랜지스터 SST의 게이트로 구성된 폴리실리콘이 형성된다.
폴리실리콘에는 예를 들면, 1018cm-3과 1021cm-3 사이의 농도를 갖는 인 또는 비소가 주입된다. 더욱이, 각각의 메모리 셀 트랜지스터 MT의 플로팅 게이트 FG, 드레인측 선택 트랜지스터 SDT의 게이트, 및 소스측 선택 트랜지스터 SST의 게이트 가 동시에 형성되고, 이 게이트들의 두께는 10㎚와 500㎚ 사이이다. 따라서, 메모리 셀 트랜지스터 MT의 플로팅 게이트 FG, 드레인측 선택 트랜지스터 SDT의 게이트, 및 소스측 선택 트랜지스터 SST의 게이트는 동일한 전도재로 형성된다.
플로팅 게이트는 복수의 레벨의 실리콘 질화막 등을 갖는 절연체에 의해 대체될 수 있다는 점에 유의하라. 이러한 경우에, 메모리 셀 트랜지스터 MT는 예를 들면, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 구조를 갖고, 본 실시예는 SONOS 구조에서도 효과적이다.
로우 방향을 따라 형성된 복수의 메모리 스트링들 MS 간의 간격은 도 3에 도시된 바와 같이 소자 분리 절연체(16)에 의해 절연된다. 소자 분리 절연체(16)는 예를 들면, 실리콘 산화막으로 형성된다. 더욱이, 플로팅 게이트 FG는 소자 분리 절연체(16)에 의해 분리된 영역에 형성된다. 플로팅 게이트 FG 및 소자 분리 절연체(16)의 제조 방법의 예가 후술된다.
플로팅 게이트 FG의 재료막은 게이트 절연체(11)를 개재하여 p-타입 웰(10C) 상에 전체적으로 적층된다. 이후에, 재료막의 패터닝이 수행된다. 이후에, 에칭은 플로팅 게이트 FG 간의 p-타입 웰(10C) 상에 예를 들면, 0.05~0.5㎛의 깊이로 수행된다. 그러고나서 에칭된 영역에는 소자 분리 절연체(16)가 삽입된다. 이러한 방식으로 형성함으로써, 플로팅 게이트 FG는 평면 내에 형성된다.
더욱이, 5㎚과 30㎚ 사이의 두께를 갖는 게이트간 절연체(12)는 도 3a 및 도 3b에 도시된 바와 같이, 메모리 셀 트랜지스터 MT의 플로팅 게이트 FG 상에 형성된다.
게이트간 절연체(12)는 예를 들면, 실리콘 산화막과 같은 산화막, 산질화막, 실리콘 산화물/실리콘 질화물/실리콘 산화물막, 및 하프늄 알루미네이트(HfAlO), 하프늄 실리케이트(HfSiO) 및 알루미늄 산화물(Al2O3) 등과 같은 고유전율 재료 등으로 형성된다.
10㎚과 500㎚ 사이의 두께를 갖는 제어 게이트 CG는 게이트간 절연체(12) 상에 형성된다.
제어 게이트 CG는 1017~1021cm-3의 농도로 추가된 인 또는 비소를 갖는 폴리실리콘으로 형성되거나, 예를 들면, 텅스텐 실리사이드(WSi) 및 폴리실리콘의 적층 구조, 니켈 실리사이드(NiSi) 및 폴리실리콘의 적층 구조, 몰리브덴 실리사이드(MoSi) 및 폴리실리콘의 적층 구조, 티타늄 실리사이드(TiSi) 및 폴리실리콘의 적층 구조, 코발트 실리사이드(CoSi) 및 폴리실리콘의 적층 구조 등으로 형성된다.
제어 게이트 CG는 로우 방향으로 연속적으로 형성되고 각기 워드선 WL0~WL15을 구성한다.
드레인측 선택 트랜지스터 SDT 및 소스측 선택 트랜지스터 SST의 경우에, 제어 게이트 CG는 게이트간 절연체(12)를 개재시키지 않고 플로팅 게이트 FG 상에 퇴적되어, 플로팅 게이트 FG와 제어 게이트 CG를 연결한다. 그 결과, 플로팅 게이트 FG 및 제어 게이트 CG의 적층 구조는 드레인측 선택 게이트선 SDL 및 소스측 선택 게이트선 SSL을 각각 구성하도록 로우 방향으로 연속적으로 형성된다. 물론 선택 트랜지스터 SDT 및 SST의 영역에 게이트간 절연체(12)를 배열하고, 게이트간 절연 체(12) 내에 개구를 제공함으로써 플로팅 게이트 FG와 제어 게이트 CG를 연결할 수 있다는 점에 유의하라.
반도체 기판(10) 상에서 메모리 셀 트랜지스터 MT0~MT15, 드레인측 선택 트랜지스터 SDT, 소스측 선택 트랜지스터 SST, 소스선 SL, 금속층(17), 비아(18), 및 비트선 BL 사이에는 예를 들면, 실리콘 산화물(이후에 "SiO2"로 지칭됨)로 형성된 층간 절연체(19)가 삽입된다.
상술한 바와 같이, 본 실시예에 따른 NAND 타입 EEPROM에서, 불순물 확산 영역(13S)은 도 3a에 도시된 바와 같이, 반도체 기판(10)의 표면으로부터 불순물 확산 영역(13A)보다 깊게 형성된다. 달리 말하면, 불순물 확산 영역(13S)의 하부는 불순물 확산 영역(13A)의 하부보다 낮은 위치에 위치한다.
메모리 스트링 MS은 소자 분리 절연체(16)에 의해 절연되어, 도 3c 및 도 3d에 도시된 바와 같이, 불순물 확산 영역(13A) 및 불순물 확산 영역(13S)의 측면이 소자 분리 절연체(16)와 접촉하고 있는 구조로 된다. 여기서, 도 3c에 도시된 바와 같이, 불순물 확산 영역(13S)의 측면(13SS)은 소자 분리 절연체(16)와 접촉하는 하부와 소스선 컨택트(15)와 접촉하는 상부를 갖는다. 반대로, 불순물 확산 영역(13A)의 측면(13AS)은 도 3d에 도시된 바와 같이 소자 분리 절연체(16)와는 접촉하지만 비트선 컨택트(14)와는 접촉하지 않는다. 그러나, 낮은 컨택트 저항을 위해, 비트선 컨택트(14)와 불순물 확산 영역(13A)의 측면(13AS)의 상부가 접촉하고 있는 구조가 또한 가능하다.
도 4는 반도체 기판(10)의 표면으로부터 불순물 확산 영역(13A~13S)의 깊이가 모두 동일하게 형성된 NAND 타입 EEPROM의 종래의 예를 비교하기 위해 도시한 도면이다. 도 5는 라인 C-C를 따라 취해진 종래의 예에서 NAND 타입 EEPROM의 단면도이다. 도 4 및 도 5에서 동일한 심볼은 제1 실시예에 따른 NAND 타입 EEPROM에서와 동일한 부분에 할당되고, 동일한 부분의 이후 설명은 생략된다는 점에 유의하라.
NAND 타입 EEPROM의 소스선 컨택트(15)는 이하에 나타난 제조 방법에 의해 통상적으로 형성된다.
우선, 게이트에 관한 구조가 형성된다. 그러고나서, 층간 절연체(19)가 소자 분리 절연체(16) 상에 뿐만아니라 반도체 기판(10), 워드선 WL, 드레인측 선택 게이트선 SDL, 및 소스측 선택 게이트선 SSL의 전체 표면 상에도 퇴적된다. 더욱이, 층간 절연체(19)가 평탄화된다.
이후에, 층간 절연체(19)가 개방된 소스선 컨택트(15) 부분을 갖는 마스크를 사용하여 RIE(Reactive Ion Etching) 방법에 의해 에칭되어, 소스선 컨택트(15)의 형성을 위한 소스선 컨택트 홀(20)을 형성한다.
후속적으로, 소스선 컨택트(15)는 소스선 컨택트 홀(20)에 폴리실리콘 또는 금속 등을 주입함으로써 형성된다.
층간 절연체(19)는 층간 절연체(19)가 주로 SiO2로 형성되기 때문에 SiO2에 대해 고반응비를 갖는 RIE 방법에 의해 에칭된다는 점에 유의하라. 더욱이, 실리 콘에 대한 충분한 선택비가 확보될 수 있는 RIE 방법에 대한 조건이 채택되어, 반도체 기판(10)이 의도하지 않은 깊이까지 에칭되지 않도록 한다.
로우 방향으로 연장하여 배열된 소스선 컨택트(15)와 불순물 확산 영역(13S) 간의 컨택트 영역의 증가가 충분한 전기적 연결을 확보하는데 바람직하다는 점에 유의하라. 따라서, 소스선 컨택트 홀(20)의 낮은 표면이 반도체 기판(10)의 표면보다 낮도록 오버에칭되어, 소스선 컨택트(15)가 다중 배열의 불순물 확산 영역(13S)의 측면 부분과 접촉하고 있는 구조가 공지되어 있다.
더욱이, 제1 실시예에서, 로우 방향으로 연장하여 배열된 소스선 컨택트(15)의 이웃하는 불순물 확산 영역(13S) 사이에 형성된 부분 X가 도 3c에 도시된 바와 같이 반도체 기판(10) 내에 또한 형성된다. 즉, 달리 말하면, 소스선 컨택트(15)가 소자 분리 절연체(16)의 상부 표면과 불순물 확산 영역(13S)의 상부 표면 및 측면(13SS) 상에 연속적으로 형성된다.
그러나, 로우 방향의 소자 사이에 형성된 소자 분리 절연체(16)는 SiO2로 또한 형성되고, 더욱이, 로우 방향의 소자들 간의 절연을 위해, 소자 분리 절연체(16)는 그 하부가 반도체 기판(10) 내의 p-타입 웰(10C)에 도달하도록 형성된다.
결과적으로, 층간 절연체(19)와 동일한 SiO2로 형성된 소자 분리 절연체(16)는 의도하지 않은 깊이까지 에칭될 가능성이 있다. 예를 들면, 반도체 기판(10)을 접촉하는 소자 분리 절연체(16)의 상부 표면은 도 5에 도시된 바와 같이 불순물 확산 영역(13S)의 하부보다 깊은 p-타입 웰(10C)에 도달하는 위치까지 에칭될 수도 있다. 그러한 방식으로 형성될 경우에, 소스선 컨택트(15)는 반도체 기판(10)의 p-타입 웰(10C)과 단락될 수도 있고, 다량의 접합 누설 및 접합 브레이크다운 전압의 저하가 발생할 수도 있다.
따라서, 소스측 상의 불순물 확산 영역(13S)이 도 4에 도시된 바와 같이 드레인측 상의 불순물 확산 영역(13A)과 동일한 깊이로 형성되는 구조는 상술한 종류의 문제를 일으킨다.
반대로, 본 실시예에 따른 NAND 타입 EEPROM에서, 반도체 기판(10)의 표면으로부터 상부에 형성된 소스선 컨택트(15)를 갖는 불순물 확산 영역(13S)의 깊이 b는 도 3a, 도 3c, 및 도 3d에 도시된 바와 같이, 반도체 기판(10)의 표면으로부터 상부에 형성된 비트선 컨택트(14)를 갖는 불순물 확산 영역(13A)의 깊이 a보다 크도록 형성된다.
결과적으로, 불순물 확산 영역(13S)은 도 5에 도시된 구조의 불순물 확산 영역보다 깊도록 형성되기 때문에, 소스선 컨택트(15)는 도 3c에 도시된 바와 같이 반도체 기판(10) 내의 p-타입 웰(10C)과 단락하지 않으며, 상술한 문제의 발생을 억제할 수 있다.
이제부터, 반도체 기판(10)의 표면으로부터 불순물 확산 영역(13S)의 깊이 b와 마찬가지로 반도체 기판(10)의 표면으로부터 불순물 확산 영역(13A)의 깊이 a를 크게 형성하는 것이 본 명세서에서 또한 가능하게 고려될 수 있다.
그러나, 후술된 이유 때문에, 반도체 기판(10)의 표면으로부터 불순물 확산 영역(13A)의 깊이 a가 반도체 기판(10)의 표면으로부터 불순물 확산 영역(13S)의 깊이 b보다 얕도록 형성되는 것이 바람직하다. 비트선 컨택트(14)가 연결된 불순물 확산 영역(13A)은 고용량(5 x 1014/㎠ ~ 1 x 1016/㎠)의 비소 이온을 주입함으로써 형성된다.
한편, 고용량의 이온이 주입될 경우에, 반도체 기판(10)에 접합된 실리콘이 분열되고 비정질화(amorphized) 된다. 실리콘 질화물 등과 같이 미도시된 층간 절연체(19) 및 다른 보호 절연체가 반도체 기판(10)의 근처 표면에 비정질화 상태로 퇴적되는 경우에, 도 6에 도시된 바와 같이, 반도체 기판(10)의 불순물 확산 영역부는 절연체로부터 스트레스를 통해 변형되고 확장된다. 그 결과, 소자 분리 절연체(16)를 개재한 인접한 불순물 확산 영역(13A) 사이의 거리가 짧아져서, 접합 브레이크다운 전압의 저하 및 인접한 소자들 간의 전류 누설을 초래하고 동작에 결함이 발생하는 문제점이 있다.
더욱이, 이 문제는 이온 주입 에너지가 높은(불순물 확산 영역(13A)의 하부의 깊이가 큰) 경우에 특히 중요해진다.
결과적으로, 반도체 기판(10)의 표면으로부터 불순물 확산 영역(13A)의 깊이 a가 반도체 기판의 표면(10)으로부터 불순물 확산 영역(13S)의 깊이 b와 같이 크지 않고, 얕게 형성하는 것(예를 들면, 80㎚ 이하)이 바람직하다.
상술한 구조 등을 채택함으로써, 비트선 컨택트(14) 아래의 불순물 확산 영역(13A)은 도 3d에 나타난 바와 같이 비정질화되지 않고 형성된다. 또는, 비정질화가 발생할 경우에, 팽창이 최소로 유지된다.
상술한 것을 요약하면, 소스선 컨택트(15)의 측면 상의 불순물 확산 영역(13S)이 반도체 기판(10)의 표면으로부터 깊게 형성되고, 더욱이, 비트선 컨택트(14)의 측면 상의 불순물 확산 영역(13A)이 반도체 기판(10)의 표면으로부터 80㎚ 이하의 깊이로 얕게 형성되는 것이 바람직하다.
더욱이, 소스선 컨택트(15)는 도 7에 도시된 바와 같이, 반도체 기판(10)에서 오버에칭에 의해 형성된 부분 X를 갖는다. 부분 X와 불순물 확산 영역(13S)이 접촉하고 있는 표면의 가장 낮은 지점인, 반도체 기판(10)의 표면으로부터의 깊이 c는 불순물 확산 영역(13S)과 소자 분리 절연체(16)가 접촉하고 있는 표면의 가장 낮은 지점인, 반도체 기판(10)의 표면으로부터의 깊이 d보다 얕게 만들어진다(d > c). 이는 소스선 컨택트(15)가 반도체 기판(1) 내의 p-타입 웰(10C)와 단락하지 않기 위해 필요하다.
그러나, 상술한 깊이 c는 소스선 컨택트(15)와 불순물 확산 영역(13S) 사이의 충분한 전기적 연결을 확보하기 위해 특정한 크기가 되도록 요구된다. 따라서, 깊이 c는 소자 분리 절연체(16)와 불순물 확산 영역(13A)이 접촉하고 있는 표면의 가장 낮은 지점의 반도체 기판(10)의 표면으로부터의 깊이 e보다 크게 만들어진다(c > e).
따라서, 소스선 컨택트(15)의 반도체 기판(10)에 형성된 부분 X의 반도체 기판(10)의 표면으로부터의 깊이 c는 소자 분리 절연체(16)와 접촉하고 있는 불순물 확산 영역(13S)의 부분의 반도체 기판(10)의 표면으로부터의 깊이 d보다 작게 형성되고 소자 분리 절연체(16)와 접촉하고 있는 불순물 확산 영역(13A)의 부분의 반도 체 기판(10)의 표면으로부터의 깊이 e보다 크게 형성되는 것이 바람직하다.
불순물 확산 영역(13S)을 형성할 때의 이온 가속 전압을 불순물 확산 영역(13A)를 형성할 때의 이온 가속 전압보다 크게 설정함으로써, 불순물 확산 영역의 깊이(13S)가 불순물 확산 영역(13A)의 깊이보다 크게 형성될 수 있다는 점에 유의하라. 즉, 다시 말하면, 도 3c 및 도 3d에 도시된 a 및 b에 대한 관계는 a > b로 설정된다.
유사하게, 도 7에 도시된 소자 분리 절연체(16)와 접촉하고 있는 불순물 확산 영역(13S)의 부분의 하부와 소자 분리 절연체(16)와 접촉하고 있는 불순물 확산 영역(13A)의 부분의 하부 사이에 d > e인 관계가 설정된다.
따라서, 제1 실시예에 따른 NAND 타입 EEPROM에서, 소스선 컨택트(15)의 측면 상의 불순물 확산 영역(13S)의 깊이는 비트선 컨택트(14)의 측면 상의 불순물 확산 영역(13A)의 깊이보다 크게 형성된다. 그 결과, 제1 실시예에 따른 NAND 타입 EEPROM에서, 소스선 컨택트(15)가 로우 방향으로 연장하여 배열된 경우에서조차도, 접합 누설의 증가와 브레이크다운 전압의 강하를 야기하지 않고 낮은 저항의 소스선 컨택트(15)를 형성할 수 있다.
(제2 실시예의 구성)
제2 실시예에 따른 NAND 타입 EEPROM(200)은 이제부터 도 8에 도시된다.
제2 실시예의 구성은 메모리 셀 트랜지스터 MT, 드레인측 선택 트랜지스터 SDT 및 소스측 선택 트랜지스터 SST가 트랜지스터(181)로 구성된 주변 회로(180)에 의해 제어되도록 되어 있고, 반도체 기판(10)의 표면으로부터의 트랜지스터(181)의 불순물 확산 영역(182)의 깊이(제3 불순물 확산 영역)는 도 8에 도시된 바와 같이, 반도체 기판(10)의 표면으로부터의 불순물 확산 영역(13S)의 깊이와 동일하게 형성된다. 예를 들면, 불순물 확산 영역(13S)의 깊이와 불순물 확산 영역(182)의 깊이의 차이가 ±5㎚의 범위에 속한다는 것은 동일한 깊이라는 것을 의미한다.
제2 실시예의 구성은 단지 그 점에서 제1 실시예의 구성과 상이하고, 다른 점에서 제1 실시예의 구성과 동일하다. 도 8에서, 동일한 심볼은 제1 실시예와 동일한 부분에 할당되고 이하에, 제1 실시예의 심볼과 동일한 부분의 설명은 생략된다는 점에 유의하라.
도 8에 도시된 구조를 이용하여, 소스선 컨택트(15) 아래의 불순물 확산 영역(13S)과 주변 회로(180)에 형성된 불순물 확산 영역(182)이 동일한 리소그래피 프로세스에 형성될 수도 있다.
결과적으로, 다수의 리소그래피 프로세스는 불순물 확산 영역(13S)과 불순물 확산 영역(182)이 상이한 깊이로 형성된 구조를 통해 하나씩 나누어질 수 있고 제조 비용이 감소될 수 있다.
더욱이, 도 9에 도시된 바와 같이, 주변 회로(180)에서 불순물 확산 영역(182)의 깊이를 크게 형성하는 것은 DDD(Double-Diffused Drain) 구조의 형성을 가능하게 한다. 이 구조는 n-타입 불순물 확산 영역(182a)과, n+타입 불순물 확산 영역(182b)보다 낮은 불순물 농도를 갖는 n-타입 불순물 확산 영역(182a)으로 둘러싸인 n+타입 불순물 확산 영역(182b)을 포함한다. DDD 구조를 이용하여, 높은 전류 구동력이 획득될 수 있어서, 주변 회로(180)의 축소되고 향상된 성능의 달성을 가능하게 한다.
(그 외)
본 발명의 실시예의 설명을 끝내지만, 본 발명이 상술한 실시예에 한정되지 않고, 다양한 변경물, 대체물 등이 본 발명의 사상과 범주에 벗어나지 않는 범위 내에서 가능하다는 점에 유의해야 한다. 예를 들면, 상술한 실시예에서, 드레인측 선택 게이트선 SDL 및 소스측 선택 게이트선 SSL가 메모리 스트링 MS에서 형성되었지만, 2개 이상도 형성될 수 있다. 더욱이, 메모리 스트링 MS가 16 = 24개 메모리 셀 트랜지스터 MT로 구성되는 예가 도시되었지만, 메모리 스트링에서 메모리 셀 트랜지스터들의 개수는 복수이고 2n개(n은 양의 정수임)가 되기만 하면 바람직하다.
도 1은 본 발명의 실시예에 따른 비휘발성 반도체 메모리 디바이스(100)의 부분적인 회로도.
도 2는 도 1에 도시된 비휘발성 반도체 메모리 디바이스(100)의 평면도.
도 3a는 도 2의 라인 A-A를 따라 취해진 비휘발성 반도체 메모리 디바이스(100)의 단면도.
도 3b는 도 2의 라인 B-B를 따라 취해진 비휘발성 반도체 메모리 디바이스(100)의 단면도.
도 3c는 도 2의 라인 C-C를 따라 취해진 비휘발성 반도체 메모리 디바이스(100)의 단면도.
도 3d는 도 2의 라인 D-D를 따라 취해진 비휘발성 반도체 메모리 디바이스(100)의 단면도.
도 4는 불순물 확산 영역(13A, 13S)이 동일한 깊이로 형성된 비휘발성 반도체 메모리 디바이스의 단면도.
도 5는 소스선 컨택트(15)를 따라 취해진 도 4에 도시된 비휘발성 반도체 메모리 디바이스의 단면도.
도 6은 불순물 확산 영역(13A)이 확장된 예를 도시하는 도면.
도 7은 불순물 확산 영역(13A, 13S), 및 소스선 컨택트(15)의 관계를 도시하는 도면.
도 8은 제2 실시예에 따른 비휘발성 반도체 메모리 디바이스(200)을 도시하 는 단면도.
도 9는 제2 실시예의 변형례에 따른 비휘발성 반도체 메모리 디바이스(200)을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
13: 불순물 확산 영역
14: 비트선 컨택트
16: 소자 분리 절연체
17: 금속층
18: 비아
19: 층간 절연체
180: 주변 회로
181: 트랜지스터

Claims (20)

  1. 비휘발성 반도체 메모리 디바이스로서,
    저장부를 갖는 직렬로 연결된 복수의 메모리 셀 트랜지스터;
    상기 직렬로 연결된 메모리 셀 트랜지스터의 한 단에 연결된 제1 선택 트랜지스터;
    상기 직렬로 연결된 메모리 셀 트랜지스터의 다른 단에 연결된 제2 선택 트랜지스터;
    반도체 기판 내에 형성되고 상기 제1 선택 트랜지스터의 제1 주전극을 구성하는 제1 불순물 확산 영역;
    상기 반도체 기판 내에 형성되고 상기 제2 선택 트랜지스터의 제2 주전극을 구성하는 제2 불순물 확산 영역;
    상기 제1 불순물 확산 영역에 형성되고 상기 반도체 기판에 대해 수직 방향으로 연장되는 제1 컨택트; 및
    상기 제2 불순물 확산 영역에 형성되고 상기 반도체 기판에 대해 수직 방향으로 연장되는 제2 컨택트
    를 포함하고,
    상기 반도체 기판의 표면으로부터의 상기 제1 불순물 확산 영역의 깊이는 상기 반도체 기판의 표면으로부터의 상기 제2 불순물 확산 영역의 깊이보다 크고,
    상기 직렬로 연결된 메모리 셀 트랜지스터와, 상기 제1 및 제2 선택 트랜지스터는 메모리 스트링을 구성하고,
    복수의 상기 메모리 스트링은 소자 분리 절연체를 개재하여 배치되고,
    상기 제1 및 제2 불순물 확산 영역의 측면은 상기 소자 분리 절연체와 접촉하고,
    상기 제1 컨택트는 상기 소자 분리 절연체의 상면과, 상기 제1 불순물 확산 영역의 상면 및 측면 상에 연속적으로 형성되는, 비휘발성 반도체 메모리 디바이스.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 컨택트는 상기 복수의 메모리 스트링을 공통으로 연결하는 소스선에 연결되고,
    상기 제2 컨택트는 프로그램 데이터를 전송하고 판독 데이터를 판독하기 위한 비트선에 연결되는, 비휘발성 반도체 메모리 디바이스.
  4. 제1항에 있어서,
    상기 제1 불순물 확산 영역과 상기 제1 컨택트가 접촉하는 표면의 최하점의 위치는 상기 제1 불순물 확산 영역과 상기 소자 분리 절연체가 접촉하는 표면의 최하점의 위치보다 얕고, 상기 제2 불순물 확산 영역과 상기 소자 분리 절연체가 접촉하는 표면의 최하점의 위치보다 깊은, 비휘발성 반도체 메모리 디바이스.
  5. 삭제
  6. 제1항에 있어서,
    상기 반도체 기판은 상기 메모리 셀 트랜지스터를 제어하는 주변 회로를 포함하고;
    상기 주변 회로에는 제3 불순물 확산 영역이 형성되고;
    상기 반도체 기판의 표면으로부터의 상기 제3 불순물 확산 영역의 깊이와 상기 제1 불순물 확산 영역의 깊이는 동일하며;
    상기 제3 불순물 확산 영역의 도전형과 상기 제1 불순물 확산 영역의 도전형은 동일한, 비휘발성 반도체 메모리 디바이스.
  7. 제1항에 있어서,
    상기 복수의 메모리 스트링은 소자 분리 절연체를 개재하여 로우 방향으로 정렬 배치되고,
    상기 로우 방향으로 정렬 배치된 복수의 상기 제1 불순물 확산 영역은 상기 제1 컨택트에 공통으로 연결되며,
    상기 로우 방향으로 정렬 배치된 복수의 상기 제2 불순물 확산 영역 각각은 상기 제2 컨택트에 각각 연결되는, 비휘발성 반도체 메모리 디바이스.
  8. 제7항에 있어서,
    상기 제1 컨택트는 상기 로우 방향으로 긴 방향을 갖도록 형성되는, 비휘발성 반도체 메모리 디바이스.
  9. 제7항에 있어서,
    상기 제1 컨택트는 상기 복수의 메모리 스트링을 공통으로 연결하는 소스선에 연결되고;
    상기 제2 컨택트는 프로그램 데이터를 전송하고 판독 데이터를 판독하기 위한 비트선에 연결되는, 비휘발성 반도체 메모리 디바이스.
  10. 제7항에 있어서,
    상기 반도체 기판은 상기 메모리 셀 트랜지스터를 제어하는 주변 회로를 포함하고;
    상기 주변 회로에는 제3 불순물 확산 영역이 형성되고;
    상기 반도체 기판의 표면으로부터의 상기 제3 불순물 확산 영역의 깊이와 상기 반도체 기판의 표면으로부터의 상기 제1 불순물 확산 영역의 깊이는 동일하며;
    상기 제3 불순물 확산 영역의 도전형과 상기 제1 불순물 확산 영역의 도전형은 동일한, 비휘발성 반도체 메모리 디바이스.
  11. 제1항에 있어서,
    상기 메모리 셀 트랜지스터 각각은 상기 반도체 기판 상에 게이트 절연체를 개재하여 형성된 플로팅 게이트, 및 상기 플로팅 게이트 상에 게이트간 절연체를 개재하여 형성된 제어 게이트를 포함하며,
    상기 플로팅 게이트는 상기 소자 분리 절연체에 의해 분할되는 영역에 형성되는, 비휘발성 반도체 메모리 디바이스.
  12. 제11항에 있어서,
    상기 제1 불순물 확산 영역의 측면의 하부는 상기 소자 분리 절연체와 접촉하고;
    상기 제1 불순물 확산 영역의 측면의 상부는 상기 메모리 스트링에 연결된 소스선에 연결된 컨택트와 접촉하는, 비휘발성 반도체 메모리 디바이스.
  13. 제11항에 있어서,
    상기 제어 게이트는 상기 소자 분리 절연체에 의해 분할된 복수의 영역에 걸쳐 연속적으로 형성되는, 비휘발성 반도체 메모리 디바이스.
  14. 제11항에 있어서,
    상기 반도체 기판은 상기 메모리 셀 트랜지스터를 제어하는 주변 회로를 포함하고;
    상기 주변 회로에는 제3 불순물 확산 영역이 형성되고;
    상기 반도체 기판의 표면으로부터의 상기 제3 불순물 확산 영역의 깊이와 상기 반도체 기판의 표면으로부터의 상기 제1 불순물 확산 영역의 깊이는 동일하며;
    상기 제3 불순물 확산 영역의 도전형과 상기 제1 불순물 확산 영역의 도전형은 동일한, 비휘발성 반도체 메모리 디바이스.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 비휘발성 반도체 메모리 디바이스로서,
    저장부를 갖는 직렬로 연결된 복수의 메모리 셀 트랜지스터;
    상기 직렬로 연결된 메모리 셀 트랜지스터의 한 단에 연결된 제1 선택 트랜지스터;
    상기 직렬로 연결된 메모리 셀 트랜지스터의 다른 단에 연결된 제2 선택 트랜지스터;
    반도체 기판 내에 형성되고 상기 제1 선택 트랜지스터의 제1 주전극을 구성하는 제1 불순물 확산 영역;
    상기 반도체 기판 내에 형성되고 상기 제2 선택 트랜지스터의 제2 주전극을 구성하는 제2 불순물 확산 영역;
    상기 제1 불순물 확산 영역에 형성되고 상기 반도체 기판에 대해 수직 방향으로 연장되는 제1 컨택트; 및
    상기 제2 불순물 확산 영역에 형성되고 상기 반도체 기판에 대해 수직 방향으로 연장되는 제2 컨택트
    를 포함하고,
    상기 제1 불순물 확산 영역의 하부는 상기 제2 불순물 확산 영역의 하부보다 깊고,
    상기 직렬로 연결된 메모리 셀 트랜지스터와, 상기 제1 및 제2 선택 트랜지스터는 메모리 스트링을 구성하고,
    복수의 상기 메모리 스트링은 소자 분리 절연체를 개재하여 배치되고,
    상기 제1 및 제2 불순물 확산 영역의 측면은 상기 소자 분리 절연체와 접촉하고,
    상기 제1 컨택트는 상기 소자 분리 절연체의 상면과, 상기 제1 불순물 확산 영역의 상면 및 측면 상에 연속적으로 형성되는, 비휘발성 반도체 메모리 디바이스.
  19. 제18항에 있어서,
    상기 반도체 기판은 상기 메모리 셀 트랜지스터를 제어하는 주변 회로를 포함하고;
    상기 주변 회로에는 제3 불순물 확산 영역이 형성되고;
    상기 반도체 기판의 표면으로부터의 상기 제3 불순물 확산 영역의 깊이와 상기 제1 불순물 확산 영역의 깊이는 동일하며;
    상기 제3 불순물 확산 영역의 도전형과 상기 제1 불순물 확산 영역의 도전형은 동일한, 비휘발성 반도체 메모리 디바이스.
  20. 제19항에 있어서,
    상기 복수의 메모리 스트링은 소자 분리 절연체를 개재하여 로우 방향으로 정렬 배치되고,
    상기 로우 방향으로 정렬 배치된 복수의 상기 제1 불순물 확산 영역은 상기 제1 컨택트에 공통으로 연결되며,
    상기 로우 방향으로 정렬 배치된 복수의 상기 제2 불순물 확산 영역 각각은 상기 제2 컨택트에 각각 연결되는, 비휘발성 반도체 메모리 디바이스.
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