JPH0936259A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0936259A JPH0936259A JP7184285A JP18428595A JPH0936259A JP H0936259 A JPH0936259 A JP H0936259A JP 7184285 A JP7184285 A JP 7184285A JP 18428595 A JP18428595 A JP 18428595A JP H0936259 A JPH0936259 A JP H0936259A
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- charge storage
- storage layer
- cell array
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Abstract
(57)【要約】
【課題】 ベリファイなしで高速書き込みしてもメモリ
セルのしきい値分布幅を狭くすることができ、これによ
り高速読み出しも可能にする。 【解決手段】 ｐ型Ｓｉ基板１上にｎ型ウェル２，３を
周辺制御部とセルアレイ部で別々に設け、セルアレイ部
のｎ型ウェル２上に浮遊ゲート８と制御ゲート９を積層
して構成された電気的書き替え可能なメモリセルがマト
リクス状に配置されたメモリセルアレイを有するＥＥＰ
ＲＯＭにおいて、浮遊ゲート８は、ｐ型不純物をドープ
したＳｉ層より成る。
セルのしきい値分布幅を狭くすることができ、これによ
り高速読み出しも可能にする。 【解決手段】 ｐ型Ｓｉ基板１上にｎ型ウェル２，３を
周辺制御部とセルアレイ部で別々に設け、セルアレイ部
のｎ型ウェル２上に浮遊ゲート８と制御ゲート９を積層
して構成された電気的書き替え可能なメモリセルがマト
リクス状に配置されたメモリセルアレイを有するＥＥＰ
ＲＯＭにおいて、浮遊ゲート８は、ｐ型不純物をドープ
したＳｉ層より成る。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的書替え可能
な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、
特に電荷蓄積層と制御ゲートを積層したＦＥＴ−ＭＯＳ
構造のメモリセルを有するＥＥＰＲＯＭに関する。
な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、
特に電荷蓄積層と制御ゲートを積層したＦＥＴ−ＭＯＳ
構造のメモリセルを有するＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの１つとして、高集積化が
可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これ
は、複数のメモリセルをそれらのソース，ドレインを隣
接するもの同士で共有する形で直列接続し、これを１単
位としてビット線に接続するものである。メモリセルは
通常、浮遊ゲート（電荷蓄積層）と制御ゲートが積層さ
れたＦＥＴ−ＭＯＳ構造を有する。メモリセルアレイ
は、ｎ型基板上に形成されたｐ型ウェル内、若しくはｐ
型基板上にｎ型ウェルを形成しさらにその上に形成され
たｐ型ウェル内に集積形成される。
可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これ
は、複数のメモリセルをそれらのソース，ドレインを隣
接するもの同士で共有する形で直列接続し、これを１単
位としてビット線に接続するものである。メモリセルは
通常、浮遊ゲート（電荷蓄積層）と制御ゲートが積層さ
れたＦＥＴ−ＭＯＳ構造を有する。メモリセルアレイ
は、ｎ型基板上に形成されたｐ型ウェル内、若しくはｐ
型基板上にｎ型ウェルを形成しさらにその上に形成され
たｐ型ウェル内に集積形成される。
【０００３】複数のメモリセルを直列接続してなるＮＡ
ＮＤセルのドレイン側は選択ゲートを介してビット線に
接続され、ソース側はやはり選択ゲートを介してソース
線に接続される。メモリセルの制御ゲートは、行方向に
連続的に配設されてワード線となる。ここで、浮遊ゲー
トは通常、多結晶シリコンにｎ型不純物をドープして形
成される。
ＮＤセルのドレイン側は選択ゲートを介してビット線に
接続され、ソース側はやはり選択ゲートを介してソース
線に接続される。メモリセルの制御ゲートは、行方向に
連続的に配設されてワード線となる。ここで、浮遊ゲー
トは通常、多結晶シリコンにｎ型不純物をドープして形
成される。
【０００４】このＮＡＮＤ型ＥＥＰＲＯＭの動作は、次
の通りである。データ書き込みは、ビット線から最も離
れた位置のメモリセルから順に行う。図１０（ａ）
（ｂ）に示すように、選択されたメモリセルの制御ゲー
トには高電圧Ｖpp（＝２０Ｖ程度）を印加し、それより
ビット線側にあるメモリセルの制御ゲート及び選択ゲー
トには中間電圧Ｖppm （＝１０Ｖ程度）を印加し、ビッ
ト線にはデータに応じて０Ｖ又は中間電圧Ｖｍ（＝８Ｖ
程度）を与える。
の通りである。データ書き込みは、ビット線から最も離
れた位置のメモリセルから順に行う。図１０（ａ）
（ｂ）に示すように、選択されたメモリセルの制御ゲー
トには高電圧Ｖpp（＝２０Ｖ程度）を印加し、それより
ビット線側にあるメモリセルの制御ゲート及び選択ゲー
トには中間電圧Ｖppm （＝１０Ｖ程度）を印加し、ビッ
ト線にはデータに応じて０Ｖ又は中間電圧Ｖｍ（＝８Ｖ
程度）を与える。
【０００５】ここで、図中の８はメモリセルの浮遊ゲー
ト、９はメモリセルの制御ゲート、１７はｎ型Ｓｉ基
板、１８はｐ型ウェル、１０は選択トランジスタのゲー
ト、２１はｎ型拡散層である。
ト、９はメモリセルの制御ゲート、１７はｎ型Ｓｉ基
板、１８はｐ型ウェル、１０は選択トランジスタのゲー
ト、２１はｎ型拡散層である。
【０００６】図１０（ａ）に示すように、ビット線に０
Ｖが与えられた時、その電位は選択メモリセルのドレイ
ンまで転送されて、浮遊ゲート８に電子注入が生じる。
これにより、選択されたメモリセルのしきい値は正方向
にシフトする。この状態を例えば“０”とする。一方、
図１０（ｂ）に示すように、ビット線にＶｍが与えられ
た時は電子注入が実効的に起こらず、従ってしきい値は
変化せずに、負に止まる。この状態は消去状態で“１”
とする。データ書き込みは制御ゲートを共有するメモリ
セルに対して同時に行われる。
Ｖが与えられた時、その電位は選択メモリセルのドレイ
ンまで転送されて、浮遊ゲート８に電子注入が生じる。
これにより、選択されたメモリセルのしきい値は正方向
にシフトする。この状態を例えば“０”とする。一方、
図１０（ｂ）に示すように、ビット線にＶｍが与えられ
た時は電子注入が実効的に起こらず、従ってしきい値は
変化せずに、負に止まる。この状態は消去状態で“１”
とする。データ書き込みは制御ゲートを共有するメモリ
セルに対して同時に行われる。
【０００７】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対して同時に行われる。即ち、全ての制御ゲ
ート９を０Ｖとし、ｐ型ウェル１８を２０Ｖとする。こ
のとき、選択ゲート１０，ビット線及びソース線も２０
Ｖにされる。これにより、全てのメモリセルで浮遊ゲー
ト８の電子がｐ型ウェル１８に放出され、しきい値は負
方向にシフトする。
モリセルに対して同時に行われる。即ち、全ての制御ゲ
ート９を０Ｖとし、ｐ型ウェル１８を２０Ｖとする。こ
のとき、選択ゲート１０，ビット線及びソース線も２０
Ｖにされる。これにより、全てのメモリセルで浮遊ゲー
ト８の電子がｐ型ウェル１８に放出され、しきい値は負
方向にシフトする。
【０００８】データ読み出しは、選択されたメモリセル
の制御ゲート９を０Ｖとし、それ以外のメモリセルの制
御ゲート９及び選択ゲート１０をある一定の正の電圧Ｖ
ｇ（Read）（例えば電源電圧（Ｖcc））として、選択メ
モリセルで電流が流れるか否かを検出することにより行
われる。
の制御ゲート９を０Ｖとし、それ以外のメモリセルの制
御ゲート９及び選択ゲート１０をある一定の正の電圧Ｖ
ｇ（Read）（例えば電源電圧（Ｖcc））として、選択メ
モリセルで電流が流れるか否かを検出することにより行
われる。
【０００９】読み出し動作の制約から、図１１に示すよ
うにして“０”書き込み後のしきい値は０ＶからＶｇ
（Read）の間に制御しなければならない。このため、書
き込みベリファイが行われ、“０”書き込み不足のメモ
リセルのみを検出し、“０”書き込み不足のメモリセル
に対してのみ再書き込みが行われるように、再書き込み
データを設定する（ビット毎ベリファイ）。“０”書き
込み不足のメモリセルは、選択された制御ゲート９を例
えば０．５Ｖ（ベリファイ電圧）にして読み出すこと
（ベリファイ読み出し）で検出される。つまり、メモリ
セルのしきい値が０Ｖに対してマージンを持って、０．
５Ｖ以上になっていないと、選択メモリセルで電流が流
れ、“０”書き込み不足と検出される。
うにして“０”書き込み後のしきい値は０ＶからＶｇ
（Read）の間に制御しなければならない。このため、書
き込みベリファイが行われ、“０”書き込み不足のメモ
リセルのみを検出し、“０”書き込み不足のメモリセル
に対してのみ再書き込みが行われるように、再書き込み
データを設定する（ビット毎ベリファイ）。“０”書き
込み不足のメモリセルは、選択された制御ゲート９を例
えば０．５Ｖ（ベリファイ電圧）にして読み出すこと
（ベリファイ読み出し）で検出される。つまり、メモリ
セルのしきい値が０Ｖに対してマージンを持って、０．
５Ｖ以上になっていないと、選択メモリセルで電流が流
れ、“０”書き込み不足と検出される。
【００１０】このように、書き込み動作と書き込みベリ
ファイを繰り返しながらデータ書き込みを行うことで、
個々のメモリセルに対して書き込み時間が最適化され、
“０”書き込み後のしきい値は０ＶからＶｇ（Read）の
間に制御される。
ファイを繰り返しながらデータ書き込みを行うことで、
個々のメモリセルに対して書き込み時間が最適化され、
“０”書き込み後のしきい値は０ＶからＶｇ（Read）の
間に制御される。
【００１１】以上のように、従来のＮＡＮＤ型ＥＥＰＲ
ＯＭにおいては、読み出し動作の制約から、“０”書き
込み後のしきい値は０ＶからＶｇ（Read）の間に制御し
なければならない。さらに、高速読み出しを行う場合に
は、読み出ししたいセルを含むＮＡＮＤセルアレイ中の
非選択セルの電流駆動能力は大きければ大きいほどよ
く、そのためには“０”書き込みセルのＶthは単に０Ｖ
からＶｇ（Read）の間に入っているだけでなく、Ｖｇ
（Read）−Ｖthが大きくとれるよう、Ｖthは０Ｖ近傍に
狭く制御されている必要がある。このため、書き込みベ
リファイという操作が必要であった。
ＯＭにおいては、読み出し動作の制約から、“０”書き
込み後のしきい値は０ＶからＶｇ（Read）の間に制御し
なければならない。さらに、高速読み出しを行う場合に
は、読み出ししたいセルを含むＮＡＮＤセルアレイ中の
非選択セルの電流駆動能力は大きければ大きいほどよ
く、そのためには“０”書き込みセルのＶthは単に０Ｖ
からＶｇ（Read）の間に入っているだけでなく、Ｖｇ
（Read）−Ｖthが大きくとれるよう、Ｖthは０Ｖ近傍に
狭く制御されている必要がある。このため、書き込みベ
リファイという操作が必要であった。
【００１２】書き込みベリファイを行うためには、ワー
ド線に印加するＶppパルスを短かく分割し、１パルス印
加した後に毎回“０”データが書込まれたか検出するた
めにデータ読み出しする必要がある。このように書き込
みベリファイ方式では、書き込み途中に何回か読み出し
動作が入るため、書き込みに要する時間が長くなってし
まい、高速書き込みできないという問題があった。
ド線に印加するＶppパルスを短かく分割し、１パルス印
加した後に毎回“０”データが書込まれたか検出するた
めにデータ読み出しする必要がある。このように書き込
みベリファイ方式では、書き込み途中に何回か読み出し
動作が入るため、書き込みに要する時間が長くなってし
まい、高速書き込みできないという問題があった。
【００１３】高速書き込みを行うために、１回当りのＶ
ppパルス印加時間を長くするか、又はＶpp電圧をより高
くしパルス回数を減らしてベリファイ読み出し回数を減
らすと、“０”書き込みセルのＶthバラツキが大きくな
り、場合によってはＶthがＶｇ（Read）より大きくなっ
てしまうことがある。また、ＶthがＶｇ（Read）より小
さく抑えられたとしても、Ｖｇ（Read）−Ｖthが小さい
と高速読み出しはできなくなってしまうという問題があ
った。
ppパルス印加時間を長くするか、又はＶpp電圧をより高
くしパルス回数を減らしてベリファイ読み出し回数を減
らすと、“０”書き込みセルのＶthバラツキが大きくな
り、場合によってはＶthがＶｇ（Read）より大きくなっ
てしまうことがある。また、ＶthがＶｇ（Read）より小
さく抑えられたとしても、Ｖｇ（Read）−Ｖthが小さい
と高速読み出しはできなくなってしまうという問題があ
った。
【００１４】
【発明が解決しようとする課題】このように従来のＮＡ
ＮＤ型ＥＥＰＲＯＭにおいては、高速書き込みを行うた
めに、Ｖppを高くしたり１回のパルス印加時間を長くし
てベリファイ回数を減らすと“０”書き込みセルのＶth
バラツキが大きくなってしまい、ＶthがＶｇ（Read）よ
り大きくなると誤読み出ししてしまう。また、ＶthがＶ
ｇ（Read）より小さくても、Ｖｇ（Read）−Ｖthが小さ
いと高速読み出しができないという問題があった。
ＮＤ型ＥＥＰＲＯＭにおいては、高速書き込みを行うた
めに、Ｖppを高くしたり１回のパルス印加時間を長くし
てベリファイ回数を減らすと“０”書き込みセルのＶth
バラツキが大きくなってしまい、ＶthがＶｇ（Read）よ
り大きくなると誤読み出ししてしまう。また、ＶthがＶ
ｇ（Read）より小さくても、Ｖｇ（Read）−Ｖthが小さ
いと高速読み出しができないという問題があった。
【００１５】本発明は、上記の事情を考慮してなされた
もので、その目的とするところは、ベリファイ回数を減
らす又はベリファイをなくして高速書き込みしてもメモ
リセルのしきい値分布幅を狭くすることができ、よって
高速読み出しも可能にするＥＥＰＲＯＭを提供すること
にある。
もので、その目的とするところは、ベリファイ回数を減
らす又はベリファイをなくして高速書き込みしてもメモ
リセルのしきい値分布幅を狭くすることができ、よって
高速読み出しも可能にするＥＥＰＲＯＭを提供すること
にある。
【００１６】
（概要）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち、本発明（請求項１）は、
ｐ型半導体基板にｎ型ウェルを周辺制御部とセルアレイ
部で別々に設け、セルアレイ部のｎ型ウェル上に電荷蓄
積層と制御ゲートを積層して構成された電気的書き替え
可能なメモリセルがマトリクス状に配置されたメモリセ
ルアレイを有する不揮発性半導体記憶装置において、前
記電荷蓄積層は、ノンドープ又はｐ型不純物をドープし
た半導体より成ることを特徴とする。
な構成を採用している。即ち、本発明（請求項１）は、
ｐ型半導体基板にｎ型ウェルを周辺制御部とセルアレイ
部で別々に設け、セルアレイ部のｎ型ウェル上に電荷蓄
積層と制御ゲートを積層して構成された電気的書き替え
可能なメモリセルがマトリクス状に配置されたメモリセ
ルアレイを有する不揮発性半導体記憶装置において、前
記電荷蓄積層は、ノンドープ又はｐ型不純物をドープし
た半導体より成ることを特徴とする。
【００１７】また、本発明（請求項２）は、ｎ型半導体
基板にセルアレイ部に対してｐ型ウェルを設け、このｐ
型ウェルの内側にｎ型ウェルを設け、セルアレイ部のｎ
型ウェル上に電荷蓄積層と制御ゲートを積層して構成さ
れた電気的書き替え可能なメモリセルがマトリクス状に
配置されたメモリセルアレイを有する不揮発性半導体記
憶装置において、前記電荷蓄積層は、ノンドープ又はｐ
型不純物をドープした半導体より成ることを特徴とす
る。
基板にセルアレイ部に対してｐ型ウェルを設け、このｐ
型ウェルの内側にｎ型ウェルを設け、セルアレイ部のｎ
型ウェル上に電荷蓄積層と制御ゲートを積層して構成さ
れた電気的書き替え可能なメモリセルがマトリクス状に
配置されたメモリセルアレイを有する不揮発性半導体記
憶装置において、前記電荷蓄積層は、ノンドープ又はｐ
型不純物をドープした半導体より成ることを特徴とす
る。
【００１８】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) メモリセルアレイは、複数のメモリセルをそれらの
ソース，ドレインを隣接するもの同士で共有する形で直
列接続し、これを１単位としてビット線に接続するＮＡ
ＮＤ型セルアレイ方式であること。 (2) 書き込み或いは消去動作として電荷蓄積層より半導
体基板又は消去ゲートへ電子を抜く場合、電荷蓄積層の
電界により一部に生じるエネルギーバンドの曲りの量が
電荷蓄積層のエネルギー・ギャップを越えないように、
ｐ型不純物濃度を濃くするか、又は電荷蓄積層の膜厚を
薄くすること。
は、次のものがあげられる。 (1) メモリセルアレイは、複数のメモリセルをそれらの
ソース，ドレインを隣接するもの同士で共有する形で直
列接続し、これを１単位としてビット線に接続するＮＡ
ＮＤ型セルアレイ方式であること。 (2) 書き込み或いは消去動作として電荷蓄積層より半導
体基板又は消去ゲートへ電子を抜く場合、電荷蓄積層の
電界により一部に生じるエネルギーバンドの曲りの量が
電荷蓄積層のエネルギー・ギャップを越えないように、
ｐ型不純物濃度を濃くするか、又は電荷蓄積層の膜厚を
薄くすること。
【００１９】また、本発明（請求項４）は、ｐ型半導体
基板又はｐ型ウェル上に電荷蓄積層と制御ゲートを積層
して電気的電気的書き替え可能な複数のメモリセルを形
成し、各メモリセルのソース又はドレインの一方がビッ
ト線と直接接続され、他方がソース線と直接接続された
ＮＯＲセルからなるメモリセルアレイを有する不揮発性
半導体記憶装置において、前記電荷蓄積層は、ノンドー
プ又はｐ型不純物をドープした半導体より成ることを特
徴とする。
基板又はｐ型ウェル上に電荷蓄積層と制御ゲートを積層
して電気的電気的書き替え可能な複数のメモリセルを形
成し、各メモリセルのソース又はドレインの一方がビッ
ト線と直接接続され、他方がソース線と直接接続された
ＮＯＲセルからなるメモリセルアレイを有する不揮発性
半導体記憶装置において、前記電荷蓄積層は、ノンドー
プ又はｐ型不純物をドープした半導体より成ることを特
徴とする。
【００２０】ここで、ＮＯＲセルの代わりに、複数個の
メモリセルを並列接続し、そのソース・ドレインの一方
を選択ゲートを介してビット線に、他方を直接ソース線
に接続したＤＩＮＯＲセルを用いることもできる。さら
に、ソース・ドレインの一方を選択ゲートを介してビッ
ト線に、他方をやはり選択ゲートを介してソース線に接
続したＡＮＤセルを用いることも可能である。 （作用）本発明によれば、ＮＡＮＤセル等からなるメモ
リセルアレイを従来と反対のｎ型ウェル内に集積形成
し、電荷蓄積層をノンドープ又はｐ型不純物ドープとし
ている。この場合、メモリセルは従来のｎ型ＭＯＳＦＥ
Ｔからｐ型ＭＯＳＦＥＴに変わる。書き込み，消去読み
出し時にワード線及びビット線、ソース線及び基板とウ
ェルに印加する電圧は、従来のものと絶対値が同じで
正，負を逆転させれば良い。即ち、消去時には全ての制
御ゲートを０Ｖとし、ｎ型ウェルは−Ｖpp（＝−２０Ｖ
程度）とする。制御ゲートに＋Ｖpp、ｎ型ウェルを０Ｖ
としても良い。これにより、全てのメモリセルで基板よ
り電荷蓄積層に電子が注入される。そして、セルのＶth
は正にシフトする。
メモリセルを並列接続し、そのソース・ドレインの一方
を選択ゲートを介してビット線に、他方を直接ソース線
に接続したＤＩＮＯＲセルを用いることもできる。さら
に、ソース・ドレインの一方を選択ゲートを介してビッ
ト線に、他方をやはり選択ゲートを介してソース線に接
続したＡＮＤセルを用いることも可能である。 （作用）本発明によれば、ＮＡＮＤセル等からなるメモ
リセルアレイを従来と反対のｎ型ウェル内に集積形成
し、電荷蓄積層をノンドープ又はｐ型不純物ドープとし
ている。この場合、メモリセルは従来のｎ型ＭＯＳＦＥ
Ｔからｐ型ＭＯＳＦＥＴに変わる。書き込み，消去読み
出し時にワード線及びビット線、ソース線及び基板とウ
ェルに印加する電圧は、従来のものと絶対値が同じで
正，負を逆転させれば良い。即ち、消去時には全ての制
御ゲートを０Ｖとし、ｎ型ウェルは−Ｖpp（＝−２０Ｖ
程度）とする。制御ゲートに＋Ｖpp、ｎ型ウェルを０Ｖ
としても良い。これにより、全てのメモリセルで基板よ
り電荷蓄積層に電子が注入される。そして、セルのＶth
は正にシフトする。
【００２１】書き込み時は、書き込むセルの制御ゲート
には−Ｖpp（＝−２０Ｖ程度）を印加し、それよりビッ
ト側にあるメモリセルの制御ゲート及び選択ゲートには
中間電圧−Ｖppm （−１０Ｖ程度）を印加し、ビット線
にはデータに応じて０Ｖ又は中間電圧−Ｖｍ（−８Ｖ程
度）を与える。
には−Ｖpp（＝−２０Ｖ程度）を印加し、それよりビッ
ト側にあるメモリセルの制御ゲート及び選択ゲートには
中間電圧−Ｖppm （−１０Ｖ程度）を印加し、ビット線
にはデータに応じて０Ｖ又は中間電圧−Ｖｍ（−８Ｖ程
度）を与える。
【００２２】ビット線に０Ｖが与えられた時、選択され
たメモリセルでは電荷蓄積層より基板へ電子が抜ける
（“０”書き込みと名付ける。）が、抜ける量は最大量
が決まっていてＶppの大きさにはよらない。つまり、消
去時に電荷蓄積層に基板より注入された分の電子は書き
込み時に抜けるが、それ以上には電荷蓄積層より基板へ
電子は抜けない。何故ならば、電荷蓄積層にはｎ型不純
物がドープされていないので、伝導帯上にある自由電子
は消去時に基板より電子注入された分しか存在しないか
らである。価電子帯上にある電子は酸化膜中の伝導帯か
らのバリアハイトが高すぎトンネルして行けない。
たメモリセルでは電荷蓄積層より基板へ電子が抜ける
（“０”書き込みと名付ける。）が、抜ける量は最大量
が決まっていてＶppの大きさにはよらない。つまり、消
去時に電荷蓄積層に基板より注入された分の電子は書き
込み時に抜けるが、それ以上には電荷蓄積層より基板へ
電子は抜けない。何故ならば、電荷蓄積層にはｎ型不純
物がドープされていないので、伝導帯上にある自由電子
は消去時に基板より電子注入された分しか存在しないか
らである。価電子帯上にある電子は酸化膜中の伝導帯か
らのバリアハイトが高すぎトンネルして行けない。
【００２３】以上より“０”書き込み時，消去時に注入
された全部の電子を浮遊ゲートより放出するようにして
おけば、書き込み終了後は浮遊ゲートの電荷量はどの
“０”書き込みセルでも一定しており、よってＶth分布
幅は非常に狭く制御できる。
された全部の電子を浮遊ゲートより放出するようにして
おけば、書き込み終了後は浮遊ゲートの電荷量はどの
“０”書き込みセルでも一定しており、よってＶth分布
幅は非常に狭く制御できる。
【００２４】このように書き込み時“０”セルではベリ
ファイしなくても、消去時浮遊ゲートに注入された電子
を放出するに足るようにＶpp電圧と書き込み時間を設定
さえしておけば、自動的にしきい値は一定の値になる。
セルのチャネルイオン注入する量を最適化して“０”書
き込みセルのしきい値を０Ｖからほんの少し（例えば１
〜０．３Ｖ）下がった所に設定しておく。
ファイしなくても、消去時浮遊ゲートに注入された電子
を放出するに足るようにＶpp電圧と書き込み時間を設定
さえしておけば、自動的にしきい値は一定の値になる。
セルのチャネルイオン注入する量を最適化して“０”書
き込みセルのしきい値を０Ｖからほんの少し（例えば１
〜０．３Ｖ）下がった所に設定しておく。
【００２５】ビット線に−Ｖｍが与えられた時、選択さ
れたメモリセルでは電子放出が起こらず、従ってしきい
値は変化せずに正に止まる。この状態は消去状態と同じ
しきい値のままであり“１”とする。データ書き込み
は、制御ゲートを共有するメモリセルに対して同時に行
われる。
れたメモリセルでは電子放出が起こらず、従ってしきい
値は変化せずに正に止まる。この状態は消去状態と同じ
しきい値のままであり“１”とする。データ書き込み
は、制御ゲートを共有するメモリセルに対して同時に行
われる。
【００２６】データ読み出しは、選択されたメモリセル
の制御ゲートを０Ｖとし、それ以外のメモリセルの制御
ゲート及び選択ゲートにある一定の負の電圧−Ｖｇ（Re
ad）（例えば−Ｖcc）を与え、選択メモリセルで電流が
流れるか否かを検出することにより行う。
の制御ゲートを０Ｖとし、それ以外のメモリセルの制御
ゲート及び選択ゲートにある一定の負の電圧−Ｖｇ（Re
ad）（例えば−Ｖcc）を与え、選択メモリセルで電流が
流れるか否かを検出することにより行う。
【００２７】読み出し動作の制約から、セルのしきい値
は正（“１”データ）とするか又は負（“０”データ）
でかつ０Ｖから−Ｖｇ（Read）の中に入るように制御さ
れていなければならない。
は正（“１”データ）とするか又は負（“０”データ）
でかつ０Ｖから−Ｖｇ（Read）の中に入るように制御さ
れていなければならない。
【００２８】以上のように、ベリファイなしで書き込め
るので高速書き込みが可能で、かつ図９に示すように
“０”書き込みセルのしきい値分布幅を非常に狭く抑え
られるので、読み出し時セル電流を大きくとれるように
でき、よって高速読み出しが可能である。
るので高速書き込みが可能で、かつ図９に示すように
“０”書き込みセルのしきい値分布幅を非常に狭く抑え
られるので、読み出し時セル電流を大きくとれるように
でき、よって高速読み出しが可能である。
【００２９】このように本発明においては、電荷蓄積層
をＳｉ等の半導体で形成し、そこにｐ型不純物をドープ
するか若しくは一切不純物をドープしないようにし、か
つｎ型ウェル内にセルアレイを設けることで、ベリファ
イなしで“０”書き込みセルのしきい値分布幅を自動的
に狭く制御できるため、高速書き込みかつ高速読み出し
が可能となる。
をＳｉ等の半導体で形成し、そこにｐ型不純物をドープ
するか若しくは一切不純物をドープしないようにし、か
つｎ型ウェル内にセルアレイを設けることで、ベリファ
イなしで“０”書き込みセルのしきい値分布幅を自動的
に狭く制御できるため、高速書き込みかつ高速読み出し
が可能となる。
【００３０】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。 （実施形態１，２）図１は、本発明の第１の実施形態に
係わるＮＡＮＤ型ＥＥＰＲＯＭのメモリセル構造を示す
断面図である。
参照して説明する。 （実施形態１，２）図１は、本発明の第１の実施形態に
係わるＮＡＮＤ型ＥＥＰＲＯＭのメモリセル構造を示す
断面図である。
【００３１】ｐ型Ｓｉ基板（半導体基板）１上に、セル
アレイ部とセルの書き込み／消去／読み出し時の電圧制
御を行う周辺部とを別々に覆うように、ｎ型ウェル２と
３が形成されている。
アレイ部とセルの書き込み／消去／読み出し時の電圧制
御を行う周辺部とを別々に覆うように、ｎ型ウェル２と
３が形成されている。
【００３２】セルアレイ部内では、ｎ型拡散層５ａ〜５
ｈが選択トランジスタ及びメモリセルトランジスタのソ
ース・ドレインを形成する。浮遊ゲート（電荷蓄積層）
８ａ〜８ｄと制御ゲート９ａ〜９ｄは積層形成され、浮
遊ゲート８ａ〜８ｄはトンネル酸化膜１３ａ〜１３ｄに
よってｎ型ウェル２から絶縁され、制御ゲート９ａ〜９
ｄは、ゲート間絶縁膜１４ａ〜１４ｄによって絶縁され
ている。
ｈが選択トランジスタ及びメモリセルトランジスタのソ
ース・ドレインを形成する。浮遊ゲート（電荷蓄積層）
８ａ〜８ｄと制御ゲート９ａ〜９ｄは積層形成され、浮
遊ゲート８ａ〜８ｄはトンネル酸化膜１３ａ〜１３ｄに
よってｎ型ウェル２から絶縁され、制御ゲート９ａ〜９
ｄは、ゲート間絶縁膜１４ａ〜１４ｄによって絶縁され
ている。
【００３３】また、選択ゲート１０ａ，１０ｂは、ｎ型
ウェル２から絶縁膜１５ａ，１５ｂによって絶縁されて
いる。ビット線１１は、ｎ型拡散層５ｈと接続されて選
択トランジスタ及びメモリセルトランジスタと直角に延
びている。
ウェル２から絶縁膜１５ａ，１５ｂによって絶縁されて
いる。ビット線１１は、ｎ型拡散層５ｈと接続されて選
択トランジスタ及びメモリセルトランジスタと直角に延
びている。
【００３４】周辺部はＣＭＯＳ回路となるように、ウェ
ル３の中にｐ型ウェル４が形成されている。周辺部にお
いて、ｎ型ＭＯＳＦＥＴは６ａ，６ｂのｐ型拡散層と１
６ａのゲート絶縁膜と１２ａのゲートから成り、ｐ型Ｍ
ＯＳＦＥＥＴは７ａ，７ｂのｎ型拡散層と１６ｂのゲー
ト絶縁膜と１２ｂのゲートから成る。なお、周辺部をＣ
ＭＯＳ回路にしないのであれば、ｐ型ウェル４を形成す
る必要はない。
ル３の中にｐ型ウェル４が形成されている。周辺部にお
いて、ｎ型ＭＯＳＦＥＴは６ａ，６ｂのｐ型拡散層と１
６ａのゲート絶縁膜と１２ａのゲートから成り、ｐ型Ｍ
ＯＳＦＥＥＴは７ａ，７ｂのｎ型拡散層と１６ｂのゲー
ト絶縁膜と１２ｂのゲートから成る。なお、周辺部をＣ
ＭＯＳ回路にしないのであれば、ｐ型ウェル４を形成す
る必要はない。
【００３５】図２に、第２の実施形態の素子構造を示し
ている。図２では、ｎ型Ｓｉ基板１７上にセルアレイ部
を覆うようにｐ型ウェル１８が形成され、その中にｎ型
ウェル１９が形成される。周辺部はＣＭＯＳ回路となる
ように、一部にｐ型ウェル２０が形成される。これ以外
の構成は図１と実質的に同様である。
ている。図２では、ｎ型Ｓｉ基板１７上にセルアレイ部
を覆うようにｐ型ウェル１８が形成され、その中にｎ型
ウェル１９が形成される。周辺部はＣＭＯＳ回路となる
ように、一部にｐ型ウェル２０が形成される。これ以外
の構成は図１と実質的に同様である。
【００３６】図３に、ＮＡＮＤ型ＥＥＰＲＯＭにおける
メモリセルアレイの等価回路図を示す。ここで、ＷＬは
メモリセルトランジスタの制御ゲートとなるワード線、
ＳＧは選択トランジスタのゲート線、Ｓは共通ソース
線、ＢＬはビット線、Ａは選択されたメモリセルを示し
ている。
メモリセルアレイの等価回路図を示す。ここで、ＷＬは
メモリセルトランジスタの制御ゲートとなるワード線、
ＳＧは選択トランジスタのゲート線、Ｓは共通ソース
線、ＢＬはビット線、Ａは選択されたメモリセルを示し
ている。
【００３７】等価回路上では従来例と異なる点はない
が、選択トランジスタとメモリセルトランジスタがｎ型
ＭＯＳＦＥＴからｐ型ＭＯＳＦＥＴと変更されている。
書き込み／消去／読み出しの各動作時の電圧関係を、下
記の（表１）に示す。
が、選択トランジスタとメモリセルトランジスタがｎ型
ＭＯＳＦＥＴからｐ型ＭＯＳＦＥＴと変更されている。
書き込み／消去／読み出しの各動作時の電圧関係を、下
記の（表１）に示す。
【００３８】
【表１】
【００３９】従来例と異なる点は、各ノードの電圧を正
から負へと極性を反対にした点である。ここでは、選択
書き込み時にＡ１セルに“０”データを、Ａ２セルに
“１”データを書き込むものとした。また、−Ｖpp＜０
Ｖ，−Ｖpp＜−Ｖｍ＜０Ｖ，−Ｖpp＜−Ｖppm ＜０Ｖ，
Ｖbit ＜０Ｖ，Ｖｇ(read)＜０Ｖとした。
から負へと極性を反対にした点である。ここでは、選択
書き込み時にＡ１セルに“０”データを、Ａ２セルに
“１”データを書き込むものとした。また、−Ｖpp＜０
Ｖ，−Ｖpp＜−Ｖｍ＜０Ｖ，−Ｖpp＜−Ｖppm ＜０Ｖ，
Ｖbit ＜０Ｖ，Ｖｇ(read)＜０Ｖとした。
【００４０】図４に浮遊ゲート８にｐ型不純物をドープ
した場合のメモリセルの“０”データ書き込みセルの断
面図を示し、図５に図４のＡ−Ａ′におけるエネルギー
バンド図を示す。図５（ａ）は浮遊ゲート８へのｐ型不
純物（以下、例としてボロンの場合とする）のドープ濃
度が高い場合、図５（ｂ）はドープ濃度が低い場合を示
す。図５（ａ）（ｂ）で破線はフェルミエネルギーレベ
ルを示す。
した場合のメモリセルの“０”データ書き込みセルの断
面図を示し、図５に図４のＡ−Ａ′におけるエネルギー
バンド図を示す。図５（ａ）は浮遊ゲート８へのｐ型不
純物（以下、例としてボロンの場合とする）のドープ濃
度が高い場合、図５（ｂ）はドープ濃度が低い場合を示
す。図５（ａ）（ｂ）で破線はフェルミエネルギーレベ
ルを示す。
【００４１】図５（ａ）のｘと図５（ｂ）のｘ′は、浮
遊ゲート８中でトンネル酸化膜との界面からの空乏化さ
れている領域を示す。空乏化されている領域が長く、そ
こでのバンドの曲りが図５（ｂ）のように大きくＳｉの
エネルギーギャップを越えると、浮遊ゲート８中でアバ
ランシェないしツェナー破壊を起こす等で、電子・ホー
ル対の発生頻度が大きくなる。すると、発生した電子が
トンネル酸化膜１３を通ってＳｉ基板中２又は１９に抜
けて行き、浮遊ゲート８中の電荷量が制御できなくな
り、書き込み後のセルのしきい値がバラツキを持ってし
まう。
遊ゲート８中でトンネル酸化膜との界面からの空乏化さ
れている領域を示す。空乏化されている領域が長く、そ
こでのバンドの曲りが図５（ｂ）のように大きくＳｉの
エネルギーギャップを越えると、浮遊ゲート８中でアバ
ランシェないしツェナー破壊を起こす等で、電子・ホー
ル対の発生頻度が大きくなる。すると、発生した電子が
トンネル酸化膜１３を通ってＳｉ基板中２又は１９に抜
けて行き、浮遊ゲート８中の電荷量が制御できなくな
り、書き込み後のセルのしきい値がバラツキを持ってし
まう。
【００４２】よって、浮遊ゲート８中のバンドの曲りが
Ｓｉのエネルギーギャップを越えないようにすることが
必要となる。一つの方法として浮遊ゲート８のｐ型不純
物の濃度を一定以上にする方法がある。その場合の不純
物濃度を以下に見積る。ここでの条件は浮遊ゲート８の
厚さは厚く、かつ不純物濃度は高いため、書き込み時浮
遊ゲート８は図４のＡ−Ａ′断面で見た時に全面空乏化
していないと言うことである。
Ｓｉのエネルギーギャップを越えないようにすることが
必要となる。一つの方法として浮遊ゲート８のｐ型不純
物の濃度を一定以上にする方法がある。その場合の不純
物濃度を以下に見積る。ここでの条件は浮遊ゲート８の
厚さは厚く、かつ不純物濃度は高いため、書き込み時浮
遊ゲート８は図４のＡ−Ａ′断面で見た時に全面空乏化
していないと言うことである。
【００４３】その場合、ゲート間絶縁膜１４近傍の浮遊
ゲート８は電界遮蔽されてバンドの曲りはない。そこで
の電圧をＶFGとすると浮遊ゲート８をゲートとするｐ型
ＭＯＳＦＥＴの電位は、 ＶFG＝−{(ｑＮA ／２εSi）Ｘ2 ＋（Ｑ1 ／ＣOX）＋φS −ＶFB｝… (1) となる。ここで、ｑは電子の電荷量、εSiはＳｉの誘電
率、ＮA は浮遊ゲート８中のｐ型不純物濃度、Ｑ1 は１
ビット当りｎ型ウェル２又は１９の表面に発生した正の
電荷量、ＣOXは１ビット当りの浮遊ゲート８とｎ型ウェ
ル２又は１９との間の容量、ＶFBは浮遊ゲート８とｎ型
ウェル２又は１９のと間の仕事関数差である。
ゲート８は電界遮蔽されてバンドの曲りはない。そこで
の電圧をＶFGとすると浮遊ゲート８をゲートとするｐ型
ＭＯＳＦＥＴの電位は、 ＶFG＝−{(ｑＮA ／２εSi）Ｘ2 ＋（Ｑ1 ／ＣOX）＋φS −ＶFB｝… (1) となる。ここで、ｑは電子の電荷量、εSiはＳｉの誘電
率、ＮA は浮遊ゲート８中のｐ型不純物濃度、Ｑ1 は１
ビット当りｎ型ウェル２又は１９の表面に発生した正の
電荷量、ＣOXは１ビット当りの浮遊ゲート８とｎ型ウェ
ル２又は１９との間の容量、ＶFBは浮遊ゲート８とｎ型
ウェル２又は１９のと間の仕事関数差である。
【００４４】ＣOXは、トンネル酸化膜１３の膜厚を
ｔOX、チャネル及びソース・ドレイン５と浮遊ゲート８
とのオーバーラップ面積をＳOX、トンネル酸化膜１３の
誘電率をεOXとするとＣOX＝（εOX，ＳOX）／ｔOXとな
る。φS はｎ型ウェル２又は１９の表面でのバンドの曲
りによるポテンシャル変化量である。
ｔOX、チャネル及びソース・ドレイン５と浮遊ゲート８
とのオーバーラップ面積をＳOX、トンネル酸化膜１３の
誘電率をεOXとするとＣOX＝（εOX，ＳOX）／ｔOXとな
る。φS はｎ型ウェル２又は１９の表面でのバンドの曲
りによるポテンシャル変化量である。
【００４５】(1) 式で（ｑＮA ／２εSi）Ｘ2 がトンネ
ル酸化膜１３近傍での浮遊ゲート８のバンドの曲り量
で、この式は空乏層近似を用いている。ここで、トンネ
ル酸化膜１３の近傍の浮遊ゲート８で完全にｎ型ウェル
２又は１９で発生した電荷Ｑ1をシールドしているとす
ると、トンネル酸化膜１３近傍の浮遊ゲート８で発生し
た電荷量は−Ｑ1 となる。一方、浮遊ゲート８と制御ゲ
ート９との間の電位差で生じる電荷は、 ＣONO （ＶFG−ＶCG＋ＶFB′）＝Ｑ2 … (2) となる。ここで、ＣONO は浮遊ゲート８と制御ゲート９
との間の容量、ＶCGは制御ゲート９の電圧、Ｑ2 はゲー
ト間絶縁膜１４近傍で浮遊ゲート８に発生する正の電荷
量、ＶFB′は制御ゲート９と浮遊ゲート８間の仕事関数
差を示す。
ル酸化膜１３近傍での浮遊ゲート８のバンドの曲り量
で、この式は空乏層近似を用いている。ここで、トンネ
ル酸化膜１３の近傍の浮遊ゲート８で完全にｎ型ウェル
２又は１９で発生した電荷Ｑ1をシールドしているとす
ると、トンネル酸化膜１３近傍の浮遊ゲート８で発生し
た電荷量は−Ｑ1 となる。一方、浮遊ゲート８と制御ゲ
ート９との間の電位差で生じる電荷は、 ＣONO （ＶFG−ＶCG＋ＶFB′）＝Ｑ2 … (2) となる。ここで、ＣONO は浮遊ゲート８と制御ゲート９
との間の容量、ＶCGは制御ゲート９の電圧、Ｑ2 はゲー
ト間絶縁膜１４近傍で浮遊ゲート８に発生する正の電荷
量、ＶFB′は制御ゲート９と浮遊ゲート８間の仕事関数
差を示す。
【００４６】(1)式と (2)式より浮遊ゲート８中のトー
タルの電荷量は、 Ｑ2 −Ｑ1 ＝ＣONO （ＶFG−ＶCG＋ＶFB′） ＋ＣOX｛ＶFG＋（ｑＮA ／２εSi）Ｘ2 ＋φS −ＶFB｝… (3) となる。ここで、消去時に浮遊ゲート８に注入した電子
が書き込み時ｎ型ウェル２又は１９に抜けた直後のエネ
ルギーバンド図を考える。その時、浮遊ゲート８中のバ
ンドの曲り量がＳｉのバンドギャップを越えなければ良
い。その時は浮遊ゲート８中のトータルの電荷量Ｑ2 −
Ｑ1 は０になるので Ｃt ＶFG＝ＣONO （ＶCG−ＶFB′） −ＣOX｛（ｑＮA ／２εSi）Ｘ2 ＋φS −ＶFB｝ … (4) となる。ここで、Ｃt ＝ＣONO ＋ＣOXである。この場
合、Ｑ1 は浮遊ゲート８のバンドの曲り箇所で空乏化し
たことによる電荷と等しくなる。
タルの電荷量は、 Ｑ2 −Ｑ1 ＝ＣONO （ＶFG−ＶCG＋ＶFB′） ＋ＣOX｛ＶFG＋（ｑＮA ／２εSi）Ｘ2 ＋φS −ＶFB｝… (3) となる。ここで、消去時に浮遊ゲート８に注入した電子
が書き込み時ｎ型ウェル２又は１９に抜けた直後のエネ
ルギーバンド図を考える。その時、浮遊ゲート８中のバ
ンドの曲り量がＳｉのバンドギャップを越えなければ良
い。その時は浮遊ゲート８中のトータルの電荷量Ｑ2 −
Ｑ1 は０になるので Ｃt ＶFG＝ＣONO （ＶCG−ＶFB′） −ＣOX｛（ｑＮA ／２εSi）Ｘ2 ＋φS −ＶFB｝ … (4) となる。ここで、Ｃt ＝ＣONO ＋ＣOXである。この場
合、Ｑ1 は浮遊ゲート８のバンドの曲り箇所で空乏化し
たことによる電荷と等しくなる。
【００４７】 Ｑ1 ＝ｑＮA Ｘ・ＡOX … (5) (2) 式，(4) 式，(5) 式より Ｑ1 ＝Ｑ2 ＝ＣONO [(ＣONO ／Ｃt −１）（ＶCG−ＶFB′） −（ＣOX／Ｃt ）{(ｑＮA ／２εSi）Ｘ2 ＋φS −ＶFB}] ＝ｑＮA Ｘ・ＡOX … (6) となる。
【００４８】ここで、ＣONO ＝γＣt としγをカップリ
ング比と呼ぶ。(6) 式を変形して、 （ｑＮA ／２εSi）Ｘ2 ＋（ｔOX／γεOX）ｑＮA Ｘ＋ＶCG−ＶFB′＋φS −ＶFB＝０ … (7) となる。
ング比と呼ぶ。(6) 式を変形して、 （ｑＮA ／２εSi）Ｘ2 ＋（ｔOX／γεOX）ｑＮA Ｘ＋ＶCG−ＶFB′＋φS −ＶFB＝０ … (7) となる。
【００４９】(7) 式において浮遊ゲート８でのバンドの
曲り量（ｑＮA ／２εi ）Ｘ2 が臨界値のＶGap （ｅＶ
Gap がＳｉのバンドギャップエネルギ）の時のＮA を求
めると、(7) 式より −ＶGap ＝（ｔOX／γεOX）ｑＮA Ｘ＋ＶCG−ＶFB′＋φS −ＶFB… (8) (8) 式を変形して、 ＮA ＝｛（ＶCG−ＶFB′＋φS −ＶFB＋ＶGap ）2 ／２εSiＶGap ｑ｝ ×（γ2 εOX 2 ／ｔOX 2 ） … (9) ＮA が (9)式より大きいと浮遊ゲート８中のバンドの曲
りはＶGap より小さくなり、書き込み時に浮遊ゲート８
中での電子正孔対の発生量は低く抑えられることによっ
て、セルの“０”書き込み時のしきい値の分布幅は狭く
できる。(9) 式で書き込み時にセルトランジスタのｎ型
ウェル２又は１９の表面は十分反転しており、φs ＋Ｖ
Gap ＝−ＶGap ＋ＶGap ＝０となる、又例えば制御ゲー
ト９をｎ型多結晶Ｓｉ、浮遊ゲートをｐ型多結晶Ｓｉか
ら成るとするとＶFB＋ＶFB′〜０となる。(9) 式に物理
量を代入すると、 ＮA ＝｛３．６×１０5 （γＶCG）2 ｝／ＶGap ｔOX 2 …(10) となり、ｔOX＝ｙ（ｎｍ），ＶGap ＝１（Ｖ）とする
と、 ＮA ＝３．６×１０19（γＶCG）2 ｙ-2／ｃｍ3 …(11) となる。ここで、(11)式に代入するＶCGとｙをノンディ
メンジョンの値とする。ＮA が(11)式より大きな値を持
つと浮遊ゲート８中のバンドの曲り量はＳｉのエネルギ
ーギャップ以下になる。
曲り量（ｑＮA ／２εi ）Ｘ2 が臨界値のＶGap （ｅＶ
Gap がＳｉのバンドギャップエネルギ）の時のＮA を求
めると、(7) 式より −ＶGap ＝（ｔOX／γεOX）ｑＮA Ｘ＋ＶCG−ＶFB′＋φS −ＶFB… (8) (8) 式を変形して、 ＮA ＝｛（ＶCG−ＶFB′＋φS −ＶFB＋ＶGap ）2 ／２εSiＶGap ｑ｝ ×（γ2 εOX 2 ／ｔOX 2 ） … (9) ＮA が (9)式より大きいと浮遊ゲート８中のバンドの曲
りはＶGap より小さくなり、書き込み時に浮遊ゲート８
中での電子正孔対の発生量は低く抑えられることによっ
て、セルの“０”書き込み時のしきい値の分布幅は狭く
できる。(9) 式で書き込み時にセルトランジスタのｎ型
ウェル２又は１９の表面は十分反転しており、φs ＋Ｖ
Gap ＝−ＶGap ＋ＶGap ＝０となる、又例えば制御ゲー
ト９をｎ型多結晶Ｓｉ、浮遊ゲートをｐ型多結晶Ｓｉか
ら成るとするとＶFB＋ＶFB′〜０となる。(9) 式に物理
量を代入すると、 ＮA ＝｛３．６×１０5 （γＶCG）2 ｝／ＶGap ｔOX 2 …(10) となり、ｔOX＝ｙ（ｎｍ），ＶGap ＝１（Ｖ）とする
と、 ＮA ＝３．６×１０19（γＶCG）2 ｙ-2／ｃｍ3 …(11) となる。ここで、(11)式に代入するＶCGとｙをノンディ
メンジョンの値とする。ＮA が(11)式より大きな値を持
つと浮遊ゲート８中のバンドの曲り量はＳｉのエネルギ
ーギャップ以下になる。
【００５０】この時の浮遊ゲート８中の空乏層の延びＸ
は、 Ｘ＝（２εSiＶGap ／ｑＮA ）1/2 ＝（２ＶGap ｔOX 2 ／γ｜ＶCG｜）・εSi／εOX 〜（ＶGap ×６×ｙ／γ｜ＶCG｜）ｎｍ …(12) 例えば、γ＝１／２，｜ＶCG｜＝２０Ｖ，ｙ＝１０ｎｍ
とすると、ｘ＝６ｎｍとなりそれ以上の厚さの浮遊ゲー
ト８ではｎ型ウェル２及び１９の表面で発生した電荷Ｑ
1 は浮遊ゲート８の空乏層より制御ゲート側９ではシー
ルドされる。
は、 Ｘ＝（２εSiＶGap ／ｑＮA ）1/2 ＝（２ＶGap ｔOX 2 ／γ｜ＶCG｜）・εSi／εOX 〜（ＶGap ×６×ｙ／γ｜ＶCG｜）ｎｍ …(12) 例えば、γ＝１／２，｜ＶCG｜＝２０Ｖ，ｙ＝１０ｎｍ
とすると、ｘ＝６ｎｍとなりそれ以上の厚さの浮遊ゲー
ト８ではｎ型ウェル２及び１９の表面で発生した電荷Ｑ
1 は浮遊ゲート８の空乏層より制御ゲート側９ではシー
ルドされる。
【００５１】この場合でも、書き込み時に浮遊ゲート８
のトンネル酸化膜１３との界面で電子・正孔対が多量に
発生すると、その電子がトンネル酸化膜１３を経てＳｉ
基板中２又は９に抜ける。すると、書き込み時にメモリ
セルのしきい値分布は広がってしまう。その対策とし
て、書き込み時に制御ゲート９に与える高電圧パルスを
細分化し、パルス幅の短い複数のパルスに分割する。電
子・正孔対の発生時定数をτとすると、分割したパルス
のパルス幅はτより短くするとよい。その場合、電子・
正孔対は殆ど書き込み時に発生せず、メモリセルのしき
い値分布は狭くなる。
のトンネル酸化膜１３との界面で電子・正孔対が多量に
発生すると、その電子がトンネル酸化膜１３を経てＳｉ
基板中２又は９に抜ける。すると、書き込み時にメモリ
セルのしきい値分布は広がってしまう。その対策とし
て、書き込み時に制御ゲート９に与える高電圧パルスを
細分化し、パルス幅の短い複数のパルスに分割する。電
子・正孔対の発生時定数をτとすると、分割したパルス
のパルス幅はτより短くするとよい。その場合、電子・
正孔対は殆ど書き込み時に発生せず、メモリセルのしき
い値分布は狭くなる。
【００５２】他の実施形態として、浮遊ゲート８のｐ型
不純物の濃度は(11)式より低いが、浮遊ゲート８の膜厚
が薄く、書き込み時に浮遊ゲート８の図４の断面Ａ−
Ａ′で見た時全面空乏化させてしまう方式がありうる。 （実施形態３）図６に、本発明の第３の実施形態とし
て、書き込み又は消去時に浮遊ゲートからソース又はド
レインの拡散層に電子を抜くＮＯＲ型のＥＥＰＲＯＭへ
の応用を示す。
不純物の濃度は(11)式より低いが、浮遊ゲート８の膜厚
が薄く、書き込み時に浮遊ゲート８の図４の断面Ａ−
Ａ′で見た時全面空乏化させてしまう方式がありうる。 （実施形態３）図６に、本発明の第３の実施形態とし
て、書き込み又は消去時に浮遊ゲートからソース又はド
レインの拡散層に電子を抜くＮＯＲ型のＥＥＰＲＯＭへ
の応用を示す。
【００５３】ｐ型Ｓｉ基板１上にソース・ドレインとな
るｎ型拡散層２１ａ，２１ｂが形成され、チャネル領域
上にトンネル酸化膜１３を介して浮遊ゲート８が形成さ
れ、その上にゲート間絶縁膜１４を介して制御ゲート９
が形成されている。そして、メモリセルのドレイン２１
ａはビット線に直接接続され、ソース２１ｂは共通ソー
ス線に直接接続されるようになっている。
るｎ型拡散層２１ａ，２１ｂが形成され、チャネル領域
上にトンネル酸化膜１３を介して浮遊ゲート８が形成さ
れ、その上にゲート間絶縁膜１４を介して制御ゲート９
が形成されている。そして、メモリセルのドレイン２１
ａはビット線に直接接続され、ソース２１ｂは共通ソー
ス線に直接接続されるようになっている。
【００５４】本実施形態においては、図７に示すように
メモリセルのしきい値分布は、“０”データ書き込みセ
ルは読み出し時に制御ゲート９に与える電圧Ｖｇ（Rea
d）より高く、“１”データ書き込みセルは０ＶからＶ
ｇ（Read）の中に入っている必要がある。
メモリセルのしきい値分布は、“０”データ書き込みセ
ルは読み出し時に制御ゲート９に与える電圧Ｖｇ（Rea
d）より高く、“１”データ書き込みセルは０ＶからＶ
ｇ（Read）の中に入っている必要がある。
【００５５】図８に、セルアレイ（４ビット）の等価回
路を示す。図８にて丸で囲んだセルを選択に読み出す場
合、非選択ワード線ＷＬ１を０Ｖ、共通ソース線Ｓも０
Ｖ、選択ビット線ＢＬ１にある正の電位を与える。その
時、ビット線が共通の非選択セルのしきい値が負である
と、そのセルでビット線ＢＬ１とソース線Ｓの間に電流
が流れてしまい誤読み出しする。よって、“１”データ
のしきい値は負になってはならない。
路を示す。図８にて丸で囲んだセルを選択に読み出す場
合、非選択ワード線ＷＬ１を０Ｖ、共通ソース線Ｓも０
Ｖ、選択ビット線ＢＬ１にある正の電位を与える。その
時、ビット線が共通の非選択セルのしきい値が負である
と、そのセルでビット線ＢＬ１とソース線Ｓの間に電流
が流れてしまい誤読み出しする。よって、“１”データ
のしきい値は負になってはならない。
【００５６】このようなメモリセルにおいても、浮遊ゲ
ート８にドープする不純物をｐ型不純物又はノンドープ
にすると先の実施形態と同様に、浮遊ゲート８より拡散
層２１に抜ける電子の量を制御でき“１”データ書き込
みセルのしきい値分布幅を狭くすることができる。
ート８にドープする不純物をｐ型不純物又はノンドープ
にすると先の実施形態と同様に、浮遊ゲート８より拡散
層２１に抜ける電子の量を制御でき“１”データ書き込
みセルのしきい値分布幅を狭くすることができる。
【００５７】また、本発明におけるメモリセルユニット
は前述したＮＡＮＤセルやＮＯＲセルに限るものではな
く、複数個のメモリセルを並列接続し、そのソース・ド
レインの一方を選択ゲートを介してビット線に、他方を
直接ソース線に接続したＤＩＮＯＲセルにも適用でき
る。さらに、ソース・ドレインの一方を選択ゲートを介
してビット線に、他方をやはり選択ゲートを介してソー
ス線に接続したＡＮＤセルにも適用できる。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施する
ことが可能である。
は前述したＮＡＮＤセルやＮＯＲセルに限るものではな
く、複数個のメモリセルを並列接続し、そのソース・ド
レインの一方を選択ゲートを介してビット線に、他方を
直接ソース線に接続したＤＩＮＯＲセルにも適用でき
る。さらに、ソース・ドレインの一方を選択ゲートを介
してビット線に、他方をやはり選択ゲートを介してソー
ス線に接続したＡＮＤセルにも適用できる。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施する
ことが可能である。
【００５８】
【発明の効果】以上詳述したように本発明によれば、Ｎ
ＡＮＤセル等からなるメモリセルアレイを従来と反対の
ｎ型ウェル内に集積形成し、電荷蓄積層をノンドープ又
はｐ型不純物ドープとし、“０”書き込み時，消去時に
注入された全部の電子を電荷蓄積層より放出するように
しているので、書き込み終了後は電荷蓄積層の電荷量は
どの“０”書き込みセルでも一定しており、よってＶth
分布幅は非常に狭く制御できる。従って、ベリファイ回
数を減らす又はベリファイをなくして高速書き込みして
もメモリセルのしきい値分布幅を狭くすることができ、
よって高速読み出しも可能にするＥＥＰＲＯＭを実現す
ることが可能となる。
ＡＮＤセル等からなるメモリセルアレイを従来と反対の
ｎ型ウェル内に集積形成し、電荷蓄積層をノンドープ又
はｐ型不純物ドープとし、“０”書き込み時，消去時に
注入された全部の電子を電荷蓄積層より放出するように
しているので、書き込み終了後は電荷蓄積層の電荷量は
どの“０”書き込みセルでも一定しており、よってＶth
分布幅は非常に狭く制御できる。従って、ベリファイ回
数を減らす又はベリファイをなくして高速書き込みして
もメモリセルのしきい値分布幅を狭くすることができ、
よって高速読み出しも可能にするＥＥＰＲＯＭを実現す
ることが可能となる。
【図１】第１の実施例に係るＮＡＮＤ型ＥＥＰＲＯＭの
メモリセル構造を示す断面図。
メモリセル構造を示す断面図。
【図２】第２の実施例に用いた不揮発性メモリセルの素
子構造を示す断面図。
子構造を示す断面図。
【図３】第１及び第２の実施例におけるメモリセルアレ
イの等価回路図。
イの等価回路図。
【図４】第１及び第２の実施例における“０”書込みセ
ルの素子構造断面図。
ルの素子構造断面図。
【図５】図４のＡ−Ａ′断面におけるエネルギーバンド
図。
図。
【図６】第３の実施例におけるメモリセル構造を説明す
るためのもので、浮遊ゲートより拡散層の電子を放出す
る時のバイアス関係を示すセル構造断面図。
るためのもので、浮遊ゲートより拡散層の電子を放出す
る時のバイアス関係を示すセル構造断面図。
【図７】第３の実施例におけるメモリセルのしきい値分
布を示す図。
布を示す図。
【図８】第３の実施例におけるメモリセルアレイの等価
回路図。
回路図。
【図９】本発明におけるＮＡＮＤ型ＥＥＰＲＯＭのセル
のしきい値分布を示す図。
のしきい値分布を示す図。
【図１０】従来のＮＡＮＤ型ＥＥＰＲＯＭの“１”書き
込み時の各ノードのバイアス関係を示すセルアレイ断面
図。
込み時の各ノードのバイアス関係を示すセルアレイ断面
図。
【図１１】従来のＮＡＮＤ型ＥＥＰＲＯＭのセルのしき
い値分布を示す図。
い値分布を示す図。
１…ｐ型Ｓｉ基板 ２，１９…セルアレイ部のｎ型ウェル ３…周辺部のｎ型ウェル ４…ｐ型ウェル ５，２１…ｎ型拡散層 ８…浮遊ゲート（電荷蓄積層） ９…制御ゲート １０…選択ゲート １３…トンネル酸化膜 １４…ゲート間絶縁膜 １５…ゲート絶縁膜 １７…ｎ型Ｓｉ基板 １８…セルアレイ部のｐ型ウェル
Claims (5)
- 【請求項１】ｐ型半導体基板にｎ型ウェルを周辺制御部
とセルアレイ部で別々に設け、セルアレイ部のｎ型ウェ
ル上に電荷蓄積層と制御ゲートを積層して構成された電
気的書き替え可能なメモリセルがマトリクス状に配置さ
れたメモリセルアレイを有する不揮発性半導体記憶装置
において、 前記電荷蓄積層は、ノンドープ又はｐ型不純物をドープ
した半導体より成ることを特徴とする不揮発性半導体記
憶装置。 - 【請求項２】ｎ型半導体基板にセルアレイ部に対してｐ
型ウェルを設け、このｐ型ウェルの内側にｎ型ウェルを
設け、セルアレイ部のｎ型ウェル上に電荷蓄積層と制御
ゲートを積層して構成された電気的書き替え可能なメモ
リセルがマトリクス状に配置されたメモリセルアレイを
有する不揮発性半導体記憶装置において、 前記電荷蓄積層は、ノンドープ又はｐ型不純物をドープ
した半導体より成ることを特徴とする不揮発性半導体記
憶装置。 - 【請求項３】前記メモリセルアレイは、複数のメモリセ
ルをそれらのソース，ドレインを隣接するもの同士で共
有する形で直列接続し、これを１単位としてビット線に
接続するＮＡＮＤ型セルアレイ方式であることを特徴と
する請求項１又は２記載の不揮発性半導体記憶装置。 - 【請求項４】ｐ型半導体基板又はｐ型ウェル上に電荷蓄
積層と制御ゲートを積層して電気的電気的書き替え可能
な複数のメモリセルを形成し、各メモリセルのソース又
はドレインの一方がビット線と直接接続され、他方がソ
ース線と直接接続されたセルアレイ構成を成す不揮発性
半導体記憶装置において、 前記電荷蓄積層は、ノンドープ又はｐ型不純物をドープ
した半導体より成ることを特徴とする不揮発性半導体記
憶装置。 - 【請求項５】書き込み或いは消去動作として前記電荷蓄
積層より半導体基板又は消去ゲートへ電子を抜く場合、
前記電荷蓄積層の電界により一部に生じるエネルギーバ
ンドの曲りの量が該電荷蓄積層のエネルギー・ギャップ
を越えないように、前記ｐ型不純物濃度を濃くするか、
又は前記電荷蓄積層の膜厚を薄くすることを特徴とする
請求項１〜４のいずれかに記載の不揮発性半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7184285A JPH0936259A (ja) | 1995-07-20 | 1995-07-20 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7184285A JPH0936259A (ja) | 1995-07-20 | 1995-07-20 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936259A true JPH0936259A (ja) | 1997-02-07 |
Family
ID=16150654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7184285A Pending JPH0936259A (ja) | 1995-07-20 | 1995-07-20 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936259A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579645B2 (en) | 2004-12-24 | 2009-08-25 | Ricoh Company, Ltd. | Semiconductor device having non-volatile memory cell |
| US9281383B2 (en) | 2012-12-06 | 2016-03-08 | Kabushiki Kaisha Toshiba | Method for fabricating a semiconductor device |
-
1995
- 1995-07-20 JP JP7184285A patent/JPH0936259A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579645B2 (en) | 2004-12-24 | 2009-08-25 | Ricoh Company, Ltd. | Semiconductor device having non-volatile memory cell |
| US9281383B2 (en) | 2012-12-06 | 2016-03-08 | Kabushiki Kaisha Toshiba | Method for fabricating a semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |