JPH0574183A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0574183A JPH0574183A JP23328491A JP23328491A JPH0574183A JP H0574183 A JPH0574183 A JP H0574183A JP 23328491 A JP23328491 A JP 23328491A JP 23328491 A JP23328491 A JP 23328491A JP H0574183 A JPH0574183 A JP H0574183A
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- memory cell
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- threshold voltage
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Abstract
(57)【要約】
【目的】ＥＰＲＯＭ等の半導体記憶装置に関し、スレッ
シュホールド電圧の変動を補正することを目的とする。 【構成】ソース・ドレイン路と対向して配され蓄積電荷
を介して情報が記憶されるフローティングゲートと、こ
のフローティングゲートを介して前記ソース・ドレイン
路と対向して配されアドレス信号を介して選択されるコ
ントロールゲートとを有するメモリセル・トランジスタ
をセル領域に複数配列して成る半導体記憶装置におい
て、セル領域にスレッシュホールド電圧の変動を補償す
るバイアス電圧が印加されるように構成する。
シュホールド電圧の変動を補正することを目的とする。 【構成】ソース・ドレイン路と対向して配され蓄積電荷
を介して情報が記憶されるフローティングゲートと、こ
のフローティングゲートを介して前記ソース・ドレイン
路と対向して配されアドレス信号を介して選択されるコ
ントロールゲートとを有するメモリセル・トランジスタ
をセル領域に複数配列して成る半導体記憶装置におい
て、セル領域にスレッシュホールド電圧の変動を補償す
るバイアス電圧が印加されるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、更に詳しくは、消去可能・再書込み可能・読出し専
用メモリ（ＥＰＲＯＭ、ＥＥＰＲＯＭ）等、フローティ
ング及びコントロールゲートを有するメモリセル・トラ
ンジスタを備える半導体記憶装置の改良に関する。
し、更に詳しくは、消去可能・再書込み可能・読出し専
用メモリ（ＥＰＲＯＭ、ＥＥＰＲＯＭ）等、フローティ
ング及びコントロールゲートを有するメモリセル・トラ
ンジスタを備える半導体記憶装置の改良に関する。
【０００２】半導体記憶装置の代表的なデバイスとして
ＥＰＲＯＭ、ＥＥＰＲＯＭが知られている。これらＥＰ
ＲＯＭ等の各メモリセルは、メモリセル・トランジスタ
と呼ばれる一個のトランジスタから構成されている。例
えばＥＰＲＯＭでは、電気的に情報書込みが行われると
共にその情報消去が紫外線を照射することで行われるの
で、情報の書換えが何度でも可能な不揮発性メモリであ
る。
ＥＰＲＯＭ、ＥＥＰＲＯＭが知られている。これらＥＰ
ＲＯＭ等の各メモリセルは、メモリセル・トランジスタ
と呼ばれる一個のトランジスタから構成されている。例
えばＥＰＲＯＭでは、電気的に情報書込みが行われると
共にその情報消去が紫外線を照射することで行われるの
で、情報の書換えが何度でも可能な不揮発性メモリであ
る。
【０００３】ＥＰＲＯＭは、高集積化が可能であるこ
と、少量多品種の対応が容易であることから、各種のプ
ログラム格納用或いはデータ格納用メモリとして多用さ
れている。
と、少量多品種の対応が容易であることから、各種のプ
ログラム格納用或いはデータ格納用メモリとして多用さ
れている。
【０００４】
【従来の技術】従来のＥＰＲＯＭのメモリセルの一般的
な構造を図４（ａ）〜（ｃ）に示す。同図において
（ａ）は平面図、（ｂ）及び（ｃ）は夫々、図（ａ）に
おけるＡ−Ａ及びＢ−Ｂ矢視図である。例示した一つの
メモリセル１を含む各メモリセルは、このＥＰＲＯＭ全
体のセル領域を成すｐ型基板１１上に形成されている。
な構造を図４（ａ）〜（ｃ）に示す。同図において
（ａ）は平面図、（ｂ）及び（ｃ）は夫々、図（ａ）に
おけるＡ−Ａ及びＢ−Ｂ矢視図である。例示した一つの
メモリセル１を含む各メモリセルは、このＥＰＲＯＭ全
体のセル領域を成すｐ型基板１１上に形成されている。
【０００５】メモリセル・トランジスタ１は、Ｎチャネ
ルＭＯＳトランジスタとして構成されており、そのソー
ス及びドレインを成すｎ型拡散領域１２、１３並びにこ
れらの間に配されるチャネル１４上方には、ＳiＯ2から
成るゲート絶縁膜１５及びフィールド絶縁膜１６を介し
てフローティングゲート１７が形成され、更にその上部
に形成されるＳiＯ2絶縁膜１８を介してコントロールゲ
ート１９が配される。
ルＭＯＳトランジスタとして構成されており、そのソー
ス及びドレインを成すｎ型拡散領域１２、１３並びにこ
れらの間に配されるチャネル１４上方には、ＳiＯ2から
成るゲート絶縁膜１５及びフィールド絶縁膜１６を介し
てフローティングゲート１７が形成され、更にその上部
に形成されるＳiＯ2絶縁膜１８を介してコントロールゲ
ート１９が配される。
【０００６】フローティングゲート１７は、例えばポリ
シリコンによって形成され、外部の信号線とは電気的に
接続されておらず、その動作に先立って、ドレイン１３
とコントロールゲート１９との間に印加される１０〜２
０Ｖ程度の高電圧によってその内部に電荷が注入（蓄
積）されることで情報”０”が書き込まれ、或いは電荷
が注入されないことで情報”１”が記憶されている。
シリコンによって形成され、外部の信号線とは電気的に
接続されておらず、その動作に先立って、ドレイン１３
とコントロールゲート１９との間に印加される１０〜２
０Ｖ程度の高電圧によってその内部に電荷が注入（蓄
積）されることで情報”０”が書き込まれ、或いは電荷
が注入されないことで情報”１”が記憶されている。
【０００７】フローティングゲート１７に電荷が注入さ
れているときには、当該メモリセル・トランジスタは、
コントロールゲート１９におけるスレッシュホールド電
圧Ｖthが例えば７Ｖ程度となり、また、フローティング
ゲート１７に電荷が注入されていないときには、前記ス
レッシュホールド電圧Ｖthが例えば１Ｖ程度となる。
れているときには、当該メモリセル・トランジスタは、
コントロールゲート１９におけるスレッシュホールド電
圧Ｖthが例えば７Ｖ程度となり、また、フローティング
ゲート１７に電荷が注入されていないときには、前記ス
レッシュホールド電圧Ｖthが例えば１Ｖ程度となる。
【０００８】読出しにあたり、コントロールゲート１９
には例えば２Ｖ程度の電圧がそのドレイン１３との間に
印加され、フローティングゲート１７に電荷が蓄積され
ていない場合にはこのメモリセル・トランジスタ１は導
通し、また、フローティングゲート１７に電荷が蓄積さ
れている場合には、メモリセル・トランジスタ１は導通
しない。この導通又は非導通が、コラムアドレスを介し
てメモリセル・トランジスタ１と直列に接続される図示
しない共通データ線の電流を検出することで、メモリセ
ルに記憶されている情報が読み出される。
には例えば２Ｖ程度の電圧がそのドレイン１３との間に
印加され、フローティングゲート１７に電荷が蓄積され
ていない場合にはこのメモリセル・トランジスタ１は導
通し、また、フローティングゲート１７に電荷が蓄積さ
れている場合には、メモリセル・トランジスタ１は導通
しない。この導通又は非導通が、コラムアドレスを介し
てメモリセル・トランジスタ１と直列に接続される図示
しない共通データ線の電流を検出することで、メモリセ
ルに記憶されている情報が読み出される。
【０００９】
【発明が解決しようとする課題】ＥＰＲＯＭは近年大容
量化が進んでおり、１Ｍビットクラスの製品も出現して
いる。かかる大容量のＥＰＲＯＭでは、集積度を上げる
ためにメモリセル・トランジスタの小型化、微細化が避
けられず、そのチャネル長は必然的に短くなる。例えば
チャネル長が１μ程度のオーダーになれば、このメモリ
セル・トランジスタにおいてもショートチャネル効果が
生ずることは不可避であり、この場合、各メモリセル・
トランジスタのスレッシュホールド電圧Ｖthが低下する
ことが知られている。
量化が進んでおり、１Ｍビットクラスの製品も出現して
いる。かかる大容量のＥＰＲＯＭでは、集積度を上げる
ためにメモリセル・トランジスタの小型化、微細化が避
けられず、そのチャネル長は必然的に短くなる。例えば
チャネル長が１μ程度のオーダーになれば、このメモリ
セル・トランジスタにおいてもショートチャネル効果が
生ずることは不可避であり、この場合、各メモリセル・
トランジスタのスレッシュホールド電圧Ｖthが低下する
ことが知られている。
【００１０】前記の如く、フローティングゲートに電荷
が注入されていないＥＰＲＯＭのメモリセル・トランジ
スタでは、そのスレッシュホールド電圧が１Ｖ程度の低
い値になっているため、ショートチャネル効果が生ずる
と、その特性が期待できなくなるばかりか、スレッシュ
ホールド電圧の低下が例えば１Ｖ程度に達すると、コン
トロールゲートの制御電圧如何に拘らずメモリセル・ト
ランジスタが導通するため、コントロールゲートによる
制御が不能になる。
が注入されていないＥＰＲＯＭのメモリセル・トランジ
スタでは、そのスレッシュホールド電圧が１Ｖ程度の低
い値になっているため、ショートチャネル効果が生ずる
と、その特性が期待できなくなるばかりか、スレッシュ
ホールド電圧の低下が例えば１Ｖ程度に達すると、コン
トロールゲートの制御電圧如何に拘らずメモリセル・ト
ランジスタが導通するため、コントロールゲートによる
制御が不能になる。
【００１１】上記の場合、フローティングゲートの寸法
等を修正変更することで、コントロールゲートのスレッ
シュホールド電圧を上げて、メモリセル・トランジスタ
の導通制御を可能とするようにメモリセル・トランジス
タの設計を変更することもできるが、ポリシリコン等に
よって形成された微細化したフローティングゲートを更
に小さくすると、その寸法精度の維持が困難となり、所
望の性能精度が容易に得られないためＥＰＲＯＭの歩留
りの低下が生ずるという問題がある。
等を修正変更することで、コントロールゲートのスレッ
シュホールド電圧を上げて、メモリセル・トランジスタ
の導通制御を可能とするようにメモリセル・トランジス
タの設計を変更することもできるが、ポリシリコン等に
よって形成された微細化したフローティングゲートを更
に小さくすると、その寸法精度の維持が困難となり、所
望の性能精度が容易に得られないためＥＰＲＯＭの歩留
りの低下が生ずるという問題がある。
【００１２】本発明は、上記従来のＥＰＲＯＭの高集積
化に伴う問題に鑑み、メモリセル・トランジスタが微細
化しても、その導通制御をコントロールゲートによって
行うことが容易であり、そのため歩留りの低下を生ずる
ことなく高集積化が可能なＥＰＲＯＭ等の半導体記憶装
置を提供することを目的とする。
化に伴う問題に鑑み、メモリセル・トランジスタが微細
化しても、その導通制御をコントロールゲートによって
行うことが容易であり、そのため歩留りの低下を生ずる
ことなく高集積化が可能なＥＰＲＯＭ等の半導体記憶装
置を提供することを目的とする。
【００１３】
【課題を達成するための手段】図１は、本発明の原理図
である。同図において、１はメモリセル・トランジス
タ、２はセル領域、３はバイアス電圧発生回路、１０は
半導体記憶装置である。なお、バイアス電圧発生回路が
半導体記憶装置内に有るものとして示した。
である。同図において、１はメモリセル・トランジス
タ、２はセル領域、３はバイアス電圧発生回路、１０は
半導体記憶装置である。なお、バイアス電圧発生回路が
半導体記憶装置内に有るものとして示した。
【００１４】前記目的を達成するため、本発明の半導体
記憶装置は、ソース・ドレイン路と対向して配され蓄積
電荷を介して情報が記憶されるフローティングゲート
と、該フローティングゲートを介して前記ソース・ドレ
イン路と対向して配されアドレス信号を介して選択され
るコントロールゲートとを有するメモリセル・トランジ
スタ１をセル領域２に複数配列して成る半導体記憶装置
において、前記セル領域２に、前記メモリセル・トラン
ジスタ１のスレッシュホールド電圧の変動を補償するバ
イアス電圧が印加されることを特徴とする半導体記憶装
置。
記憶装置は、ソース・ドレイン路と対向して配され蓄積
電荷を介して情報が記憶されるフローティングゲート
と、該フローティングゲートを介して前記ソース・ドレ
イン路と対向して配されアドレス信号を介して選択され
るコントロールゲートとを有するメモリセル・トランジ
スタ１をセル領域２に複数配列して成る半導体記憶装置
において、前記セル領域２に、前記メモリセル・トラン
ジスタ１のスレッシュホールド電圧の変動を補償するバ
イアス電圧が印加されることを特徴とする半導体記憶装
置。
【００１５】
【作用】セル領域２にバイアス電圧を印加することによ
り、メモリセル・トランジスタ１のスレッシュホールド
電圧の変動がこのバイアス電圧によって補償できるの
で、メモリセル・トランジスタの導通制御が容易であ
り、また、微細化したメモリセル・トランジスタのポリ
シリコン等から成るフローティングゲート等を更に小さ
くする必要がなく、その寸法精度及び性能精度の維持が
困難となる事態も生じないため、ＥＰＲＯＭの歩留りの
低下を招くこともない。
り、メモリセル・トランジスタ１のスレッシュホールド
電圧の変動がこのバイアス電圧によって補償できるの
で、メモリセル・トランジスタの導通制御が容易であ
り、また、微細化したメモリセル・トランジスタのポリ
シリコン等から成るフローティングゲート等を更に小さ
くする必要がなく、その寸法精度及び性能精度の維持が
困難となる事態も生じないため、ＥＰＲＯＭの歩留りの
低下を招くこともない。
【００１６】
【実施例】図面を参照して本発明を更に詳しく説明す
る。図２は、本発明の一実施例の半導体記憶装置である
ＥＰＲＯＭのブロック図である。同図において、各メモ
リセル・トランジスタ１を成すＮチャネルトランジスタ
は、ロウ及びコラム毎に配列され、半導体記憶装置１０
の周囲領域７に囲まれたセル領域２内に多数が配されて
いる。
る。図２は、本発明の一実施例の半導体記憶装置である
ＥＰＲＯＭのブロック図である。同図において、各メモ
リセル・トランジスタ１を成すＮチャネルトランジスタ
は、ロウ及びコラム毎に配列され、半導体記憶装置１０
の周囲領域７に囲まれたセル領域２内に多数が配されて
いる。
【００１７】メモリセル・トランジスタ１の各ロウ毎に
ワード線ＷＬ1〜ＷＬnが配され、また、各コラム毎にビ
ット線ＢＬ1〜ＢＬmが配されている。各ワード線ＷＬ1
〜ＷＬnは、ロウアドレスを入力されるロウデコーダ４
によって選択されてそのうち一つが制御信号を伝達し、
また、各ビット線ＢＬ1〜ＢＬmは、コラムアドレスが入
力されるコラムスイッチ回路５を介してその一つが選択
されて、出力抵抗Ｒ３を介して電源ＶCCと何れかの列の
メモリセル・トランジスタ１とを導通させる。
ワード線ＷＬ1〜ＷＬnが配され、また、各コラム毎にビ
ット線ＢＬ1〜ＢＬmが配されている。各ワード線ＷＬ1
〜ＷＬnは、ロウアドレスを入力されるロウデコーダ４
によって選択されてそのうち一つが制御信号を伝達し、
また、各ビット線ＢＬ1〜ＢＬmは、コラムアドレスが入
力されるコラムスイッチ回路５を介してその一つが選択
されて、出力抵抗Ｒ３を介して電源ＶCCと何れかの列の
メモリセル・トランジスタ１とを導通させる。
【００１８】ビット線ＢＬ1〜ＢＬmは、出力抵抗Ｒ３の
一方の端子において、この出力抵抗Ｒ３の端子電圧を成
す電圧信号をセンスアンプ６の一方の入力に与え、セン
スアンプ６の他方の入力には基準電圧ＶRが入力されて
いる。センスアンプの出力がこのＥＰＲＯＭにおける情
報の読出し信号となる。
一方の端子において、この出力抵抗Ｒ３の端子電圧を成
す電圧信号をセンスアンプ６の一方の入力に与え、セン
スアンプ６の他方の入力には基準電圧ＶRが入力されて
いる。センスアンプの出力がこのＥＰＲＯＭにおける情
報の読出し信号となる。
【００１９】バイアス電圧発生回路３は、セル領域２に
隣接する周囲領域７内に配され、拡散抵抗を成す抵抗Ｒ
１及びＲ２による電源ＶCCの分圧回路として構成されて
いる。抵抗Ｒ２は、マスクパターンによって形成される
配線を介して複数の抵抗値から一つが選択されるように
複数の端子Ｔ1〜Ｔ3を有している。この構成により、バ
イアス電圧発生回路３は、パターン配線による選択を介
して所望の電圧値を有するバイアス電圧を発生させるこ
とができる。
隣接する周囲領域７内に配され、拡散抵抗を成す抵抗Ｒ
１及びＲ２による電源ＶCCの分圧回路として構成されて
いる。抵抗Ｒ２は、マスクパターンによって形成される
配線を介して複数の抵抗値から一つが選択されるように
複数の端子Ｔ1〜Ｔ3を有している。この構成により、バ
イアス電圧発生回路３は、パターン配線による選択を介
して所望の電圧値を有するバイアス電圧を発生させるこ
とができる。
【００２０】セル領域２と周囲領域７との間を分離する
ために双方の間に分離トレンチ８が設けられており、ロ
ウデコーダ４、コラムスイッチ回路５及びバイアス電圧
発生回路３等が形成される周囲領域７を除き、セル領域
２のみにバイアス電圧が印加されている。
ために双方の間に分離トレンチ８が設けられており、ロ
ウデコーダ４、コラムスイッチ回路５及びバイアス電圧
発生回路３等が形成される周囲領域７を除き、セル領域
２のみにバイアス電圧が印加されている。
【００２１】なお、周囲領域７全体をｎ型領域として形
成してこの周囲領域７を電源ラインＶCCに接続して、Ｐ
Ｎ接合面のバックバイアスを介して双方の領域２、７を
分離する構成を採用することもできる。
成してこの周囲領域７を電源ラインＶCCに接続して、Ｐ
Ｎ接合面のバックバイアスを介して双方の領域２、７を
分離する構成を採用することもできる。
【００２２】図３は、図２の半導体記憶装置の模式的断
面図である。同図において、このＥＰＲＯＭは基板がｎ
型基板２１として構成され、その上部にエピタキシャル
成長によってｐ型のセル領域２及び周囲領域７が形成さ
れている。セル領域２と周囲領域７とは前述のごとく分
離トレンチ８を介して分離されている。
面図である。同図において、このＥＰＲＯＭは基板がｎ
型基板２１として構成され、その上部にエピタキシャル
成長によってｐ型のセル領域２及び周囲領域７が形成さ
れている。セル領域２と周囲領域７とは前述のごとく分
離トレンチ８を介して分離されている。
【００２３】ｎ型基板２１は、高電位電源ラインＶCCに
よって高電位に維持され、セル領域２は例えば１Ｖ程度
の僅かなバイアス電圧を介して正電位に維持される。ま
た、周囲領域７は低電位電源ＶSSに接続されてグランド
電位に維持されている。この電位構成によりｎ型基板２
１とセル領域２及び周囲領域７とは、バックバイアスを
介して相互に分離されている。
よって高電位に維持され、セル領域２は例えば１Ｖ程度
の僅かなバイアス電圧を介して正電位に維持される。ま
た、周囲領域７は低電位電源ＶSSに接続されてグランド
電位に維持されている。この電位構成によりｎ型基板２
１とセル領域２及び周囲領域７とは、バックバイアスを
介して相互に分離されている。
【００２４】セル領域２上にはメモリセル・トランジス
タ１が形成されており、このメモリセル・トランジスタ
の構成は、従来の半導体記憶装置で説明したものと同様
であり、詳細な説明を省略する。
タ１が形成されており、このメモリセル・トランジスタ
の構成は、従来の半導体記憶装置で説明したものと同様
であり、詳細な説明を省略する。
【００２５】上記構成において、セル領域２にはバイア
ス電圧発生回路３を介してバイアス電圧Ｖbgが印加され
ており、このバイアス電圧Ｖbgは、特定の形式のＥＰＲ
ＯＭにおいて選定可能である。例えば、ショートチャネ
ル効果等によるメモリセル・トランジスタのスレッシュ
ホールド電圧の変動が試作品のテストを介して測定され
た後、最適のバイアス電圧例えば１Ｖ程度が選定され、
これに従って、抵抗Ｒ２における複数の端子からその一
つがマスク配線を介して選択される。
ス電圧発生回路３を介してバイアス電圧Ｖbgが印加され
ており、このバイアス電圧Ｖbgは、特定の形式のＥＰＲ
ＯＭにおいて選定可能である。例えば、ショートチャネ
ル効果等によるメモリセル・トランジスタのスレッシュ
ホールド電圧の変動が試作品のテストを介して測定され
た後、最適のバイアス電圧例えば１Ｖ程度が選定され、
これに従って、抵抗Ｒ２における複数の端子からその一
つがマスク配線を介して選択される。
【００２６】なお、上記実施例においてバイアス電圧Ｖ
bgとして０Ｖが採用される場合には、従来のＥＰＲＯＭ
と同様な動作が行われる。ショートチャネル効果等によ
ってメモリセル・トランジスタのスレッシュホールド電
圧が低下した場合には、それに従って前記の如くバイア
ス電圧が選定される。このように、バイアス電圧は、例
えば０〜２Ｖ程度の適当な値が選択によって採用され
る。
bgとして０Ｖが採用される場合には、従来のＥＰＲＯＭ
と同様な動作が行われる。ショートチャネル効果等によ
ってメモリセル・トランジスタのスレッシュホールド電
圧が低下した場合には、それに従って前記の如くバイア
ス電圧が選定される。このように、バイアス電圧は、例
えば０〜２Ｖ程度の適当な値が選択によって採用され
る。
【００２７】従って、微細化によりショートチャネル効
果がどのように生ずるかに拘らず試作品の製作が可能で
あり、また、このバイアス電圧の選定前の試作品からそ
の選定が成された完成品迄に要する工程は、単に配線マ
スクの製作及び該マスクを使用しての配線パターン形成
のみで足りるため、市場からの短納期の要請に応えるこ
とができる。
果がどのように生ずるかに拘らず試作品の製作が可能で
あり、また、このバイアス電圧の選定前の試作品からそ
の選定が成された完成品迄に要する工程は、単に配線マ
スクの製作及び該マスクを使用しての配線パターン形成
のみで足りるため、市場からの短納期の要請に応えるこ
とができる。
【００２８】従来のＥＰＲＯＭでは、ショートチャネル
効果が発生すると、メモリセル・トランジスタのスレッ
シュホールド電圧の低下によってトランジスタ本来の特
性が維持できなくなるばかりか、場合によっては、ゲー
ト電圧を印加しなくともメモリセル・トランジスタが導
通することで、記憶情報の誤読を生ずるという致命的な
不良発生のおそれがあった。
効果が発生すると、メモリセル・トランジスタのスレッ
シュホールド電圧の低下によってトランジスタ本来の特
性が維持できなくなるばかりか、場合によっては、ゲー
ト電圧を印加しなくともメモリセル・トランジスタが導
通することで、記憶情報の誤読を生ずるという致命的な
不良発生のおそれがあった。
【００２９】しかし、上記実施例によれば、バックゲー
ト電圧を与えるバイアス電圧によってメモリセル・トラ
ンジスタのスレッシュホールド電圧Ｖthの引上げを行う
ことができ、このバイアス電圧の調整によって所望のス
レッシュホールド電圧を選定することができるので、メ
モリセル・トランジスタの特性を容易に維持又は制御で
き、バラツキのあるショートチャネル効果にも対応でき
ることとなり、ＥＰＲＯＭの歩留りの向上に寄与するこ
とができる。
ト電圧を与えるバイアス電圧によってメモリセル・トラ
ンジスタのスレッシュホールド電圧Ｖthの引上げを行う
ことができ、このバイアス電圧の調整によって所望のス
レッシュホールド電圧を選定することができるので、メ
モリセル・トランジスタの特性を容易に維持又は制御で
き、バラツキのあるショートチャネル効果にも対応でき
ることとなり、ＥＰＲＯＭの歩留りの向上に寄与するこ
とができる。
【００３０】バイアス電圧発生回路３は、上記実施例の
ように半導体記憶装置内に設けるとすることも或いは半
導体記憶装置外に設けることもできる。後者の場合、半
導体記憶装置にはバイアス電圧印加用の外部端子のみが
設けられる。
ように半導体記憶装置内に設けるとすることも或いは半
導体記憶装置外に設けることもできる。後者の場合、半
導体記憶装置にはバイアス電圧印加用の外部端子のみが
設けられる。
【００３１】なお、バイアス電圧は、セル領域の一箇所
以上任意の位置に印加することができ、また、上記実施
例のように各ＥＰＲＯＭにおいてその電圧値を固定的に
設定する他に、例えば可変抵抗等を介してこれを調節可
能とすることもできる。
以上任意の位置に印加することができ、また、上記実施
例のように各ＥＰＲＯＭにおいてその電圧値を固定的に
設定する他に、例えば可変抵抗等を介してこれを調節可
能とすることもできる。
【００３２】更に、前記実施例では、ショートチャネル
効果によるスレッシュホールド電圧の低下を例として説
明したが、本発明におけるスレッシュホールド電圧の変
動は必ずしもその低下の場合に限定されるものではな
く、製造プロセスの条件変動等によってスレッシュホー
ルド電圧の変動がその上昇として現れる場合には、本発
明に基づくバイアス電圧として負の値が採用される。
効果によるスレッシュホールド電圧の低下を例として説
明したが、本発明におけるスレッシュホールド電圧の変
動は必ずしもその低下の場合に限定されるものではな
く、製造プロセスの条件変動等によってスレッシュホー
ルド電圧の変動がその上昇として現れる場合には、本発
明に基づくバイアス電圧として負の値が採用される。
【００３３】
【発明の効果】以上説明したように本発明の半導体記憶
装置によると、メモリセル・トランジスタにおいて微細
化等に際して生ずるスレッシュホールド電圧の変動を、
セル領域にバイアス電圧を印加することで容易に補正で
きるので、スレッシュホールド電圧の変動によって特性
が維持できないために不良品となるおそれが防止でき、
歩留りの向上が容易な半導体記憶装置を提供できたとい
う顕著な効果を奏する。
装置によると、メモリセル・トランジスタにおいて微細
化等に際して生ずるスレッシュホールド電圧の変動を、
セル領域にバイアス電圧を印加することで容易に補正で
きるので、スレッシュホールド電圧の変動によって特性
が維持できないために不良品となるおそれが防止でき、
歩留りの向上が容易な半導体記憶装置を提供できたとい
う顕著な効果を奏する。
【図１】本発明の原理図である。
【図２】本発明の一実施例の半導体記憶装置であるＥＰ
ＲＡＭのブロック図である。
ＲＡＭのブロック図である。
【図３】図２の実施例のＥＰＲＯＭの断面図である。
【図４】従来のＥＰＲＯＭの一般的な構造を示す図で、
（ａ）は平面図、（ｂ）はＡ−Ａ矢視図、（ｃ）はＢ−
Ｂ矢視図である。
（ａ）は平面図、（ｂ）はＡ−Ａ矢視図、（ｃ）はＢ−
Ｂ矢視図である。
１：メモリセル・トランジスタ ２：セル領域 ３：バイアス電圧発生回路 ４：ロウデコーダ ５：コラムスイッチ回路 ６：センスアンプ ７：周囲領域 12：ソース 13：ドレイン 17：フローティングゲート 19：コントロールゲート
Claims (3)
- 【請求項１】ソース・ドレイン路と対向して配され蓄積
電荷を介して情報が記憶されるフローティングゲート
と、該フローティングゲートを介して前記ソース・ドレ
イン路と対向して配されアドレス信号を介して選択され
るコントロールゲートとを有するメモリセル・トランジ
スタ（１）をセル領域（２）に複数配列して成る半導体
記憶装置において、 前記セル領域（２）に、前記メモリセル・トランジスタ
（１）のスレッシュホールド電圧の変動を補償するバイ
アス電圧が印加されることを特徴とする半導体記憶装
置。 - 【請求項２】前記バイアス電圧が可変に設定可能である
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】前記メモリセル・トランジスタ（１）がシ
ョートチャネル効果によりスレッシュホールド電圧が低
下する短いチャネル長を有することを特徴とする請求項
１または２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23328491A JPH0574183A (ja) | 1991-09-12 | 1991-09-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23328491A JPH0574183A (ja) | 1991-09-12 | 1991-09-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574183A true JPH0574183A (ja) | 1993-03-26 |
Family
ID=16952689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23328491A Withdrawn JPH0574183A (ja) | 1991-09-12 | 1991-09-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574183A (ja) |
-
1991
- 1991-09-12 JP JP23328491A patent/JPH0574183A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |