KR101962965B1 - 메모리 회로 - Google Patents

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KR101962965B1
KR101962965B1 KR1020120076254A KR20120076254A KR101962965B1 KR 101962965 B1 KR101962965 B1 KR 101962965B1 KR 1020120076254 A KR1020120076254 A KR 1020120076254A KR 20120076254 A KR20120076254 A KR 20120076254A KR 101962965 B1 KR101962965 B1 KR 101962965B1
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요시츠구 히로세
가즈히로 츠무라
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에이블릭 가부시키가이샤
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Abstract

(과제)
전원 투입시에 있어서의 오기록이 발생하기 어려운 메모리 회로를 제공한다.
(해결 수단)
메모리 회로 (10) 는, 기록시에만 소스·드레인 사이에 전압이 인가되어 기록되는 기록용 P 채널형 불휘발성 메모리 소자 (15) 와, 컨트롤 게이트 및 플로팅 게이트가 P 채널형 불휘발성 메모리 소자 (15) 의 컨트롤 게이트 및 플로팅 게이트와 각각 공통되고, 판독 출력시에만 소스·드레인 사이에 전압이 인가되어 판독 출력되는 판독 출력용 N 채널형 불휘발성 메모리 소자 (16) 를 구비한다.

Description

메모리 회로{MEMORY CIRCUIT}
본 발명은, 불휘발성 메모리 소자를 사용하여 데이터의 기록 및 판독 출력을 실시하는 메모리 회로에 관한 것이다.
종래의 메모리 회로에 대해 도 9 를 사용하여 설명한다. 도 9 는 기록용 메모리 소자와 판독 출력용 메모리 소자가 하나의 플로팅 게이트를 공유하는 구조의 메모리 셀의 개략도이다.
기록시에는, 트랜지스터 (Q1) 가 오프되고 트랜지스터 (Q2) 가 온되도록 제어한다. 기록 제어 회로 (92) 는, N 채널형 불휘발성 메모리 소자 (Q4) 의 소스·드레인 사이에 전압을 인가하고, 전자를 플로팅 게이트에 주입함으로써 불휘발성 메모리 소자 (Q4) 에 데이터를 기록한다. 이와 함께 N 채널형 불휘발성 메모리 소자 (Q3 및 Q4) 에는 실선으로 나타내는 컨트롤 게이트 및 파선으로 나타내는 플로팅 게이트가 공통으로 형성되어 있기 때문에, 불휘발성 메모리 소자 (Q4) 가 기록됨으로써 불휘발성 메모리 소자 (Q3) 도 기록되게 된다.
판독 출력시에는, 트랜지스터 (Q1) 가 온되고 트랜지스터 (Q2) 가 오프되도록 제어한다. 센스 앰프 (91) 는, 불휘발성 메모리 소자 (Q3) 의 소스·드레인 사이에 전압을 인가하고, 불휘발성 메모리 소자 (Q3) 가 온되는지 여부를 검출하여, 검출 결과를 출력한다 (예를 들어, 특허문헌 1 을 참조).
일본 공개특허공보 평04-079271호
그러나, 이상 설명한 종래 기술에서는, 전원 투입시에 트랜지스터 (Q2) 가 온되어, 불휘발성 메모리 소자 (Q4) 의 소스·드레인 사이에 전압이 인가됨과 함께, 컨트롤 게이트 (CG) 의 전압이 확정되지 않으면, 기록되지 않은 메모리 소자 (Q4) 에는, 의도하지 않음에도 불구하고 기록이 이루어지는 전압이 인가될 가능성이 있다. 즉, 이와 같은 전압이 인가되면, 원래 디플레션형이었던 메모리 소자 (Q4) 에는 용이하게 전류가 채널에 흐르고, 여기서 발생한 채널 핫 일렉트론이 플로팅 게이트에 주입되어, 조금씩 엔핸스먼트형이 되는, 이른바 오기록이 메모리 소자 (Q4) 에 대해 이루어지게 되어, 신뢰성 상의 과제가 되어 있었다.
본 발명은, 상기 과제를 감안하여 이루어져, 전원 투입시에 있어서의 오기록이 발생하기 어려운 메모리 회로를 제공한다.
본 발명은, 상기 과제를 해결하기 위해, 불휘발성 메모리 소자에 있어서의 데이터의 기록 및 판독 출력을 실시하는 메모리 회로에 있어서, 기록시에만 소스·드레인 사이에 전압이 인가되는, 기록용 P 채널형 불휘발성 메모리 소자와, 컨트롤 게이트 및 플로팅 게이트가 상기 P 채널형 불휘발성 메모리 소자의 컨트롤 게이트 및 플로팅 게이트와 각각 공통되어 있는, 판독 출력시에만 소스·드레인 사이에 전압이 인가되는, 판독 출력용 N 채널형 불휘발성 메모리 소자를 구비하는 것을 특징으로 하는 메모리 회로를 제공한다.
본 발명에 관련된 메모리 회로에 있어서는, 전원 투입시에, 전원 전압이 전원 단자에 인가되어, 기록용 P 채널형 불휘발성 메모리 소자의 소스·드레인 사이의 전압이 높아지고, 또한 컨트롤 게이트 전압이 전원 전압보다 낮아져, 플로팅 게이트 전극의 전위가 마이너스측으로 이끌리고, P 채널형 불휘발성 메모리 소자에 채널이 형성되어 전류가 흘렀다고 해도, 드레인 전압이 충분하지 않으면 드레인 애벌란시 핫 일렉트론은 발생하지 않기 때문에, P 채널형 불휘발성 메모리 소자에 있어서는 오기록이 발생하기 어렵다. 그 때문에 N 채널형 불휘발성 메모리 소자보다 오기록을 적게 할 수 있어, 신뢰성을 향상시키는 것이 가능하다.
또, 기록시에는, N 채널형 불휘발성 메모리 소자보다 기록되기 쉬운 P 채널형 불휘발성 메모리 소자가 사용되므로, 기록시의 전원 전압을 낮게 할 수 있다.
도 1 은 메모리 회로를 나타내는 도면이다.
도 2 는 불휘발성 메모리 소자를 나타내는 단면도이다.
도 3 은 불휘발성 메모리 소자의 임계값 전압의 변화를 나타내는 도면이다.
도 4 는 불휘발성 메모리 소자를 나타내는 단면도이다.
도 5 는 불휘발성 메모리 소자를 나타내는 단면도이다.
도 6 은 불휘발성 메모리 소자를 나타내는 단면도이다.
도 7 은 불휘발성 메모리 소자를 나타내는 단면도이다.
도 8 은 불휘발성 메모리 소자를 나타내는 단면도이다.
도 9 는 종래 메모리 회로를 나타내는 도면이다.
이하, 본 발명의 실시형태를 도면을 참조하여 설명한다.
먼저, 메모리 회로의 구성에 대해 설명한다. 도 1 은, 메모리 회로를 나타내는 도면이다. 도 2 는, 불휘발성 메모리 소자를 나타내는 단면도이다.
도 1 에 나타내는 바와 같이, 메모리 회로 (10) 는, P 채널형 MOS 트랜지스터 (이하 PMOS 트랜지스터) (11 ∼ 12), N 채널형 MOS 트랜지스터 (이하 NMOS 트랜지스터) (13 ∼ 14), P 채널형 불휘발성 메모리 소자 (15), N 채널형 불휘발성 메모리 소자 (16), 및, 래치 (17) 를 구비한다. 또, 메모리 회로 (10) 는, 단자 (T1 ∼ T5) 를 구비한다.
PMOS 트랜지스터 (11) 의 게이트는 단자 (T1) 에 접속되고, 소스 및 백 게이트는 전원 단자에 접속된다. NMOS 트랜지스터 (13) 의 게이트는 단자 (T3) 에 접속되고, 소스 및 백 게이트는 접지 단자에 접속된다. P 채널형 불휘발성 메모리 소자 (15) 의 컨트롤 게이트는 단자 (T5) 에 접속되고, 소스 및 드레인은 PMOS 트랜지스터 (11) 의 드레인에 접속되고, 드레인은 NMOS 트랜지스터 (13) 의 드레인에 접속된다.
PMOS 트랜지스터 (12) 의 게이트는 단자 (T2) 에 접속되고, 소스 및 백 게이트는 전원 단자에 접속된다. NMOS 트랜지스터 (14) 의 게이트는 단자 (T4) 에 접속되고, 소스 및 백 게이트는 접지 단자에 접속된다. N 채널형 불휘발성 메모리 소자 (16) 의 컨트롤 게이트는 단자 (T5) 에 접속되고, 플로팅 게이트는 P 채널형 불휘발성 메모리 소자 (15) 의 플로팅 게이트에 접속되고, 소스 및 드레인은 NMOS 트랜지스터 (14) 의 드레인에 접속되고, 드레인은 PMOS 트랜지스터 (12) 의 드레인과 래치 (17) 의 입력 단자와 래치 (17) 의 출력 단자에 접속된다.
다음으로, 불휘발성 메모리 소자의 구조를 설명한다. 도 2 는 불휘발성 메모리 소자를 나타내는 단면도이다. 도 2 에 나타내는 바와 같이, P 채널형 불휘발성 메모리 소자 (15) 및 N 채널형 불휘발성 메모리 소자 (16) 에 있어서, 기판 (21) 의 표면에, N 형 웰 (22) 이 형성된다. N 형 웰 (22) 의 표면에, P 채널형 불휘발성 메모리 소자 (15) 의 소스·드레인이 되는 P 형 확산층 (23) 이 형성된다. P 채널형 불휘발성 메모리 소자 (15) 의 채널 영역 상에, 플로팅 게이트가 되는 폴리 실리콘막 (24) 이 게이트 절연막 (27) 을 개재하여 형성된다. 이 폴리 실리콘막 (24) 하에, 컨트롤 게이트가 되는 N 형 확산층 (25) 이 게이트 절연막 (27) 을 개재하여 기판 (21) 의 표면에 형성되어 있다. 컨트롤 게이트인 N 형 확산층 (25) 은 플로팅 게이트와 강하게 용량적으로 결합되어 있고, 컨트롤 게이트의 전위에 의해, 플로팅 게이트의 전위를 제어할 수 있다. 또, 이 폴리 실리콘막 (24) 하에, N 채널형 불휘발성 메모리 소자 (16) 의 채널 영역이 절연막 (27) 을 개재하여 형성된다. 이 채널 영역은, 기판 (21) 표면의 소스·드레인이 되는 N 형 확산층 (26) 사이에 형성되어 있다.
계속해서, 메모리 소자의 동작에 대해 설명한다. 먼저, 불휘발성 메모리 소자에, 소정의 드레인 전류가 흐르도록, 플로팅 게이트의 전압이, 전원 전압과 접지 전압의 중간이 되는 전압을 컨트롤 게이트에 인가한다. 전원 전압과 접지 전압의 차이가 충분하면, 드레인 부근의 기판 내에서 드레인 애벌란시 핫 일렉트론이 발생한다.
Figure 112012055904707-pat00001
메모리 소자가 N 채널형 불휘발성 메모리 소자 (16) 인 경우, 플로팅 게이트 전압은 드레인 전압보다 낮기 때문에, 드레인 애벌란시 핫 일렉트론은 드레인에 주로 주입된다.
Figure 112012055904707-pat00002
P 채널형 불휘발성 메모리 소자 (15) 인 경우, 플로팅 게이트 전압은 드레인 전압보다 높기 때문에, 드레인 애벌란시 핫 일렉트론은 플로팅 게이트에도 많이 주입된다. 따라서, 상기 전압 인가 조건에서는 P 채널형 불휘발성 메모리 소자 (15) 는, N 채널형 불휘발성 메모리 소자 (16) 보다, 기록되기 쉬운 것이 된다. 인가되는 전압의 대소 관계가 유지되면, 전원 전압을 낮춰도 기록은 일어난다. 그 때문에 P 채널형 불휘발성 메모리 소자 (15) 는, 기록시의 전원 전압을 낮추는 것이 가능하다.
그래서, 본 발명에서는, P 채널형 불휘발성 메모리 소자 (15) 는 기록용이며, 기록시에만 소스·드레인 사이에 전압이 인가되어 기록되고, N 채널형 불휘발성 메모리 소자 (16) 는 판독 출력용이며, 판독 출력시에만 소스·드레인 사이에 전압이 인가되어 판독 출력되도록 되어 있다.
다음으로, 메모리 회로 (10) 의 동작에 대해 설명한다. 도 3 은, 불휘발성 메모리 소자의 임계값 전압의 변화를 나타내는 그래프이다. 각 그래프에 있어서, 세로축은 메모리 소자를 흐르는 드레인 전류이고, 가로축은 컨트롤 게이트의 전압이고, P 채널형 불휘발성 메모리 소자에서는, 전원 전압 VDD 에서 본 전압, N 채널형 불휘발성 메모리 소자에서는, 접지 전압 VSS 에서 본 전압이 되어 있다.
여기서, 기록 전에는, P 채널형 불휘발성 메모리 소자 (15) 는, 엔핸스먼트형 PMOS 트랜지스터라고 하고, 임계값 전압 Vtp(e) 를 갖는다. 기록 후에는, P 채널형 불휘발성 메모리 소자 (15) 는, 디플레션형 PMOS 트랜지스터라고 하고, 임계값 전압 Vtp(d) 를 갖는다.
또, 기록 전에는, N 채널형 불휘발성 메모리 소자 (16) 는, 디플레션형 NMOS 트랜지스터라고 하고, 임계값 전압 Vtn(d) 를 갖는다. 기록 후에는, N 채널형 불휘발성 메모리 소자 (16) 는, 엔핸스먼트형 NMOS 트랜지스터라고 하고, 임계값 전압 Vtn(e) 를 갖는다.
[기록시의 동작]
이 때, 단자 (T1) 의 전압 (V1) 은 로우 레벨로 제어되어, PMOS 트랜지스터 (11) 가 온된다. 단자 (T3) 의 전압 (V3) 은 하이 레벨로 제어되어, NMOS 트랜지스터 (13) 가 온된다. 단자 (T2) 의 전압 (V2) 은 하이 레벨로 제어되어, PMOS 트랜지스터 (12) 가 오프된다. 단자 (T4) 의 전압 (V4) 은 로우 레벨로 제어되어, NMOS 트랜지스터 (14) 가 오프된다. 단자 (T5) 의 전압 (V5) 은 P 채널형 불휘발성 메모리 소자 (15) 의 임계값 전압 Vtp(e) 보다 절대값이 큰 부 (負) 의 전압 Vtp(e)-α 으로 제어되어, P 채널형 불휘발성 메모리 소자 (15) 에 드레인 전류가 흐르기 쉬워졌다.
여기서, 전원 전압이 전원 단자에 인가되면, 기록용 P 채널형 불휘발성 메모리 소자 (15) 의 소스·드레인 사이의 전압이 높아져, P 채널형 불휘발성 메모리 소자 (15) 에 드레인 전류가 흐른다. 그러면, 드레인 애벌란시 핫 일렉트론이, P 채널형 불휘발성 메모리 소자 (15) 와 N 채널형 불휘발성 메모리 소자 (16) 에서 공통으로 형성되는 플로팅 게이트에 주입된다. 이로써, 부의 전하인 핫 일렉트론이 플로팅 게이트에 비축되기 때문에, 도 3 에 나타내는 바와 같이, P 채널형 불휘발성 메모리 소자 (15) 의 임계값 전압은, 임계값 전압 Vtp(e) 로부터 임계값 전압 Vtp(d) 가 된다. 또, N 채널형 불휘발성 메모리 소자 (16) 의 임계값 전압은, 임계값 전압 Vtn(d) 로부터 임계값 전압 Vtn(e) 가 된다. 요컨대, P 채널형 불휘발성 메모리 소자 (15) 는 엔핸스먼트형 PMOS 트랜지스터로부터 디플레션형 PMOS 트랜지스터가 되고, N 채널형 불휘발성 메모리 소자 (16) 는 디플레션형 NMOS 트랜지스터로부터 엔핸스먼트형 NMOS 트랜지스터가 된다.
또, 전원 전압이 전원 단자에 인가되어도, N 채널형 불휘발성 메모리 소자 (16) 의 소스·드레인 사이에 전압이 인가되지 않도록 제어되고 있다.
그 후, 기록에 필요한 시간이 경과하면, 단자 (T1) 의 전압 (V1) 은 하이 레벨로 제어되어, PMOS 트랜지스터 (11) 가 오프된다. 단자 (T3) 의 전압 (V3) 은 로우 레벨로 제어되어, NMOS 트랜지스터 (13) 가 오프된다.
[판독 출력시 (전원 투입시) 의 동작]
여기서, 전원이 투입되면 판독 출력이 실시된다.
이 때, 단자 (T1) 의 전압 (V1) 은 하이 레벨로 제어되어, PMOS 트랜지스터 (11) 가 오프된다. 단자 (T3) 의 전압 (V3) 은 로우 레벨로 제어되어, NMOS 트랜지스터 (13) 가 오프된다. 단자 (T2) 의 전압 (V2) 은 로우 레벨로 제어되어, PMOS 트랜지스터 (12) 가 온된다. 단자 (T4) 의 전압 (V4) 은 하이 레벨로 제어되어, NMOS 트랜지스터 (14) 가 온된다. 단자 (T5) 의 전압 (V5) 은 접지 전압으로 제어된다.
여기서, 전원 전압이 전원 단자에 인가되면, 판독 출력용 N 채널형 불휘발성 메모리 소자 (16) 의 소스·드레인 사이의 전압이 높아진다. 기록시에, 드레인 애벌란시 핫 일렉트론이 플로팅 게이트에 주입되고 있으므로, 판독 출력용 N 채널형 불휘발성 메모리 소자 (16) 는 엔핸스먼트형 NMOS 트랜지스터가 되어 있다. 그러면, N 채널형 불휘발성 메모리 소자 (16) 가 엔핸스먼트형 NMOS 트랜지스터이고, P 채널형 불휘발성 메모리 소자 (15) 와 N 채널형 불휘발성 메모리 소자 (16) 에서 공통으로 형성되는 컨트롤 게이트의 전압이 접지 전압이므로, N 채널형 불휘발성 메모리 소자 (16) 는 오프된다. 따라서, N 채널형 불휘발성 메모리 소자 (16) 의 드레인은 풀업되어, 드레인 전압은 하이 레벨이 된다. 이 하이 레벨의 드레인 전압 (N 채널형 불휘발성 메모리 소자 (16) 의 판독 출력 결과) 은, 래치 (17) 에 의해 유지되고, 또, 판독 출력될 수 있다.
또, 전원 전압이 전원 단자에 인가되어도, P 채널형 불휘발성 메모리 소자 (15) 의 소스·드레인 사이에 전압은 인가되지 않는다.
그 후, 판독 출력에 필요한 시간이 경과하여, 하이 레벨의 드레인 전압 (N 채널형 불휘발성 메모리 소자 (16) 의 판독 출력 결과) 이 래치 (17) 에 의해 확실하게 유지되면, 단자 (T2) 의 전압 (V2) 은 하이 레벨로 제어되어, PMOS 트랜지스터 (12) 가 오프된다. 단자 (T4) 의 전압 (V4) 은 로우 레벨로 제어되어, NMOS 트랜지스터 (14) 가 오프된다.
또한, 기록시에, 드레인 애벌란시 핫 일렉트론이 플로팅 게이트에 주입되어 있지 않으면, N 채널형 불휘발성 메모리 소자 (16) 는 디플레션형 NMOS 트랜지스터가 되어 있다. 그러면, N 채널형 불휘발성 메모리 소자 (16) 가 디플레션형 NMOS 트랜지스터이고, 컨트롤 게이트의 전압이 접지 전압이므로, N 채널형 불휘발성 메모리 소자 (16) 는 온된다.
이상은 정상적인 전원 투입시의 동작이지만, 전원의 투입 방법에 따라서는 정상적인 동작이 되지 않는 경우도 있을 수 있다. N 채널형 불휘발성 메모리 소자만을 사용한 종래 기술에서는 오기록이 발생하는 경우가 있어, 과제였다. 이와 같은 경우에 대해 설명한다.
정상적인 동작이면 전원 투입시는 PMOS 트랜지스터 (11) 가 오프되어, NMOS 트랜지스터 (13) 도 오프된다. 그러나, 이들 둘의 트랜지스터가 온되었을 경우, 기록용 P 채널형 불휘발성 메모리 소자 (15) 의 소스·드레인 사이에는 전원 전압이 인가된다. 또한, 컨트롤 게이트를 제어하는 단자 (T5) 의 전압이 접지 전압에 가까우면, 기록용 P 채널형 불휘발성 메모리 소자 (15) 는 온된다. 그러나, P 채널형 불휘발성 메모리 소자에 채널이 형성되어 전류가 흘렀다고 해도, 판독 출력시의 드레인 전압으로는 충분하지 않기 때문에, 드레인 애벌란시 핫 일렉트론은 발생하기 어렵고, P 채널형 불휘발성 메모리 소자에 있어서는 오기록이 발생하기 어렵다. 드레인 애벌란시 핫 일렉트론이 발생했다고 해도 게이트의 전위가 소스 및 드레인보다 낮아, 전장의 방향으로서 핫 일렉트론이 플로팅 게이트를 향하도록 되지 않는 것이다. 이 점은 기록용 트랜지스터가 N 형인 경우와의 큰 상이이다. N 채널형 불휘발성 메모리 소자에 있어서는, 드레인 전압이 높지 않아도 채널에 있어서 핫 일렉트론이 발생하고, 이 때 게이트 전압이 드레인 전압보다 낮지 않으면, 핫 일렉트론이 플로팅 게이트에 주입되는 것이다.
즉, 본 실시형태에 있어서는, 전원 투입시의 오기록을 억제하는 것이 가능하다.
[판독 출력 완료 후의 동작]
이 때, 단자 (T1) 의 전압 (V1) 은 하이 레벨로 제어되어, PMOS 트랜지스터 (11) 가 오프된다. 단자 (T3) 의 전압 (V3) 은 로우 레벨로 제어되어, NMOS 트랜지스터 (13) 가 오프된다. 단자 (T2) 의 전압 (V2) 은 하이 레벨로 제어되어, PMOS 트랜지스터 (12) 가 오프된다. 단자 (T4) 의 전압 (V4) 은 로우 레벨로 제어되어, NMOS 트랜지스터 (14) 가 오프된다.
여기서, 전원 전압이 전원 단자에 인가되어도, P 채널형 불휘발성 메모리 소자 (15) 의 소스·드레인 사이에 전압은 인가되지 않는다. 또, N 채널형 불휘발성 메모리 소자 (16) 의 소스·드레인 사이에도 전압은 인가되지 않는다. 그러나, 판독 출력 완료 후에 있어서, 전술한 하이 레벨의 드레인 전압 (N 채널형 불휘발성 메모리 소자 (16) 의 판독 출력 결과) 은, 래치 (17) 에 의해 유지된 그대로이다.
또한, 래치 (17) 의 접속처는, N 채널형 불휘발성 메모리 소자 (16) 의 드레인이지만, 소스여도 되고, 적절히 회로 설계된다. 또, 래치 (17) 가 유지하는 신호가 안정되도록, PMOS 트랜지스터 (12) 의 드레인에 저항이 형성되어도 되고, 적절히 회로 설계가 실시된다.
[변형예 1]
도 2 와 도 4 를 비교한다. 컨트롤 게이트는, 도 2 에서는, 반도체 기판 (21) 에 형성된 N 형 확산층 (25) 이지만, 도 4 에 나타내는 바와 같이, 폴리 실리콘막 (25a) 이어도 된다. 이 때, 컨트롤 게이트가 되는 폴리 실리콘막 (25a) 은, 플로팅 게이트가 되는 폴리 실리콘막 (24) 상에 절연막 (28) 을 개재하여 형성된다.
[변형예 2]
도 2 와 도 5 를 비교한다. 도 5 에 나타내는 바와 같이, 저농도 (N-) 의 N 형 확산층 (26a) 을 추가해도 된다. 이 때, N 형 확산층 (26a) 은, 드레인이 되는 N 형 확산층 (26) 에 접해 채널 바로 앞에 형성된다. N 형 확산층 (26a) 은, 기판 (21) 의 표면 근방에 형성되어 있다. 이로써, 드레인 영역 근방의 전계가 완화되므로, 판독 출력시의 오기록이, 보다 발생하기 어려워진다. 또한, N 형 확산층 (26a) 의 농도는, 저농도 (N-) 보다 더욱 낮은 저농도 (N--) 여도 된다.
[변형예 3]
도 5 와 도 6 을 비교한다. 도 6 에 나타내는 바와 같이, N 형 확산층 (26b) 이 채널을 향하여 연장되어도 된다. 그러면, 판독 출력시의 오기록이, 변형예 2 와 동일하게 발생하기 어려워진다.
[변형예 4]
도 2 와 도 7 을 비교한다. 도 7 에 나타내는 바와 같이, 폴리 실리콘막 (24a) 과 드레인이 되는 N 형 확산층 (26) 사이의 부근의 절연막 (27a) 이 두꺼워져 있어도 된다. 이와 같이 하여도, 판독 출력시의 오기록이, 보다 발생하기 어려워진다.
[변형예 5]
도 2 와 도 8 을 비교한다. 도 8 에 나타내는 바와 같이, N 채널형 불휘발성 메모리 소자 (16) 의 영역의 폴리 실리콘막 (24b) 하의 절연막 (27b) (N 채널형 불휘발성 메모리 소자 (16) 의 게이트 절연막) 이, P 채널형 불휘발성 메모리 소자 (15) 의 영역의 폴리 실리콘막 (24b) 하의 절연막 (27) (P 채널형 불휘발성 메모리 소자 (15) 의 게이트 절연막) 보다 두꺼워져 있어도 된다. 이와 같이 하면, 판독 출력시의 오기록이, 보다 발생하기 어려워진다.
10 : 메모리 회로
11 ∼ 12 : PMOS 트랜지스터
13 ∼ 14 : NMOS 트랜지스터
15 : P 채널형 불휘발성 메모리 소자
16 : N 채널형 불휘발성 메모리 소자
17 : 래치
T1 ∼ T5 : 단자
V1 ∼ V5 : 인가되는 전압

Claims (8)

  1. 불휘발성 메모리 소자를 사용하여 데이터의 기록 및 판독 출력을 실시하는 메모리 회로로서,
    제 1 플로팅 게이트와 P 형의 소스 및 드레인을 가지며, 기록시에만 상기 P 형의 소스 및 드레인 사이에 전압이 인가되어 기록되는 기록용 P 채널형 불휘발성 메모리 소자와,
    상기 제 1 플로팅 게이트에서 연장된 제 2 플로팅 게이트와 N 형의 소스 및 드레인를 가지며, 판독 출력시에만 상기 N 형의 소스 및 드레인 사이에 전압이 인가되어 판독 출력되는 판독 출력용 N 채널형 불휘발성 메모리 소자와,
    상기 제 1 또는 제 2 플로팅 게이트에서 연장된 제 3 플로팅 게이트와,
    상기 제 3 플로팅 게이트 아래에 게이트 절연막을 통해 반도체 기판 표면에 형성된 N 형 확산층으로 이루어진 컨트롤 게이트를 구비하며,
    상기 제 1 내지 제 3 플로팅 게이트는 일체이며,
    상기 컨트롤 게이트의 전위에 의해 상기 제 1 내지 제 3 플로팅 게이트의 전위를 제어할 수 있는, 메모리 회로.
  2. 제 1 항에 있어서,
    전원 단자와 상기 P 채널형 불휘발성 메모리 소자의 소스 사이에 형성되어, 상기 기록시에만 온되는 제 1 스위치와,
    상기 전원 단자와 상기 N 채널형 불휘발성 메모리 소자의 드레인 사이에 형성되어, 상기 판독 출력시에만 온되는 제 2 스위치를 추가로 구비하는, 메모리 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 판독 출력의 완료 후에 상기 N 채널형 불휘발성 메모리 소자의 판독 출력 결과를 유지하는 래치를 추가로 구비하는, 메모리 회로.
  4. 제 3 항에 있어서,
    제 1 스위치는, 상기 기록시에 온되고, 상기 판독 출력시 및 상기 판독 출력의 완료 후에 오프되고,
    제 2 스위치는, 상기 기록시 및 상기 판독 출력의 완료 후에 오프되고, 상기 판독 출력시에 온되는, 메모리 회로.
  5. 제 1 항에 있어서,
    상기 컨트롤 게이트는, 상기 P 채널형 불휘발성 메모리 소자와 상기 N 채널형 불휘발성 메모리 소자가 형성되는 반도체 기판의 표면에서 내부에 걸쳐서 배치되어 있는, 메모리 회로.
  6. 불휘발성 메모리 소자를 사용하여 데이터의 기록 및 판독 출력을 실시하는 메모리 회로로서,
    제 1 플로팅 게이트와 P 형의 소스 및 드레인을 가지며, 기록시에만 상기 P 형의 소스 및 드레인 사이에 전압이 인가되어 기록되는 기록용 P 채널형 불휘발성 메모리 소자와,
    상기 제 1 플로팅 게이트에서 연장된 제 2 플로팅 게이트와 N 형의 소스 및 드레인을 가지며, 판독 출력시에만 상기 N 형의 소스 및 드레인 사이에 전압이 인가되어 판독 출력되는 판독 출력용 N 채널형 불휘발성 메모리 소자와,
    상기 제 1 플로팅 게이트와 상기 제 2 플로팅 게이트의 위에 절연막을 통해 형성된 폴리 실리콘 막으로 구성된 컨트롤 게이트를 구비하며,
    상기 제 1 내지 제 2 플로팅 게이트는 일체이며,
    상기 컨트롤 게이트의 전위에 의해 상기 제 1 내지 제 2 플로팅 게이트의 전위를 제어할 수 있는, 메모리 회로.
  7. 제 1 항에 있어서,
    상기 N 채널형 불휘발성 메모리 소자의 상기 드레인 근방에서 게이트 절연막이 두꺼워져 있는, 메모리 회로.
  8. 제 1 항에 있어서,
    상기 N 채널형 불휘발성 메모리 소자의 게이트 절연막의 두께가 상기 P 채널형 불휘발성 메모리 소자의 게이트 절연막의 두께보다 두꺼워져 있는, 메모리 회로.
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