TWI538058B - Memory circuit - Google Patents

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TWI538058B
TWI538058B TW101123717A TW101123717A TWI538058B TW I538058 B TWI538058 B TW I538058B TW 101123717 A TW101123717 A TW 101123717A TW 101123717 A TW101123717 A TW 101123717A TW I538058 B TWI538058 B TW I538058B
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Jun Osanai
Yoshitsugu Hirose
Kazuhiro Tsumura
Ayako Inoue
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Sii Semiconductor Corp
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Description

記憶體電路
本發明係關於使用非揮發性記憶體元件來進行資料之寫入及讀出的記憶體電路。
使用第9圖來說明習知的記憶體電路。第9圖係寫入用記憶體元件與讀出用記憶體元件共有一個浮動閘極的構造的記憶體單元的概略圖。
寫入時，以電晶體Q1呈OFF、電晶體Q2呈ON的方式進行控制。寫入控制電路92係對N通道型的非揮發性記憶體元件Q4的源極．汲極間施加電壓，將電子注入至浮動閘極，藉此對非揮發性記憶體元件Q4寫入資料。以實線所示之控制閘極及以虛線所示之浮動閘極均共通設在N通道型的非揮發性記憶體元件Q3及Q4，因此藉由非揮發性記憶體元件Q4被寫入，非揮發性記憶體元件Q3亦被寫入。
讀出時，以電晶體Q1呈ON、電晶體Q2呈OFF的方式進行控制。感測放大器91係對非揮發性記憶體元件Q3的源極．汲極間施加電壓，檢測非揮發性記憶體元件Q3是否呈ON，且輸出檢測結果(例如參照專利文獻1)。
〔先前技術文獻〕 〔專利文獻〕
[專利文獻1]日本特開平04-079271號公報
但是，以上說明之習知技術中，在電源接通時，電晶體Q2呈ON，對非揮發性記憶體元件Q4的源極．汲極間施加電壓，並且若控制閘極CG的電壓未被確定時，在未被寫入的記憶體元件Q4，會有雖非意圖但被施加進行寫入的電壓的可能性。亦即，若被施加如上所示之電壓時，對於原本為空乏型的記憶體元件Q4，電流容易流至通道，在該處所發生的通道熱電子會被注入至浮動閘極，會對記憶體元件Q4進行一點一點地成為增強型之所謂的誤寫入，而成為可靠性方面的課題。
本發明係鑑於上述課題所研創者，提供一種不易發生電源接通時的誤寫入的記憶體電路。
本發明為解決上述課題，提供一種記憶體電路，其係進行非揮發性記憶體元件中的資料的寫入及讀出的記憶體電路，其特徵為具備有：寫入用的P通道型非揮發性記憶體元件，其係僅在寫入時，在源極及汲極間被施加電壓；及讀出用的N通道型非揮發性記憶體元件，其係控制閘極及浮動閘極與前述P通道型非揮發性記憶體元件的控制閘極及浮動閘極分別共通，僅在讀出時，在源極及汲極間被 施加電壓。
在本發明之記憶體電路中，係在電源接通時，電源電壓被施加至電源端子，寫入用的P通道型非揮發性記憶體元件的源極．汲極間的電壓變高，此外，控制閘極電壓比電源電壓更為降低，浮動閘極電極的電位被拉至負側，即使假設在P通道型非揮發性記憶體元件形成通道而流通電流，若汲極電壓不充分時，並不會發生汲極突崩熱電子，因此在P通道型非揮發性記憶體元件不易發生誤寫入。因此，相較於N通道型非揮發性記憶體元件，可更為減少誤寫入，可使可靠性提升。
此外，寫入時，由於使用比N通道型非揮發性記憶體元件更為容易被寫入的P通道型非揮發性記憶體元件，因此可降低寫入時的電源電壓。
以下參照圖示，說明本發明之實施形態。
首先，說明記憶體電路的構成。第1圖係顯示記憶體電路的圖。第2圖係顯示非揮發性記憶體元件的剖面圖。
如第1圖所示，記憶體電路10係具備有：P通道型MOS電晶體(以下為PMOS電晶體)11~12、N通道型MOS電晶體(以下為NMOS電晶體)13~14、P通道型非揮發性記憶體元件15、N通道型非揮發性記憶體元件 16、及閂鎖器17。此外，記憶體電路10係具備有：端子T1~T5。
PMOS電晶體11的閘極係被連接在端子T1，源極及背閘極係被連接在電源端子。NMOS電晶體13的閘極係被連接在端子T3，源極及背閘極係被連接在接地端子。P通道型非揮發性記憶體元件15的控制閘極係被連接在端子T5，源極及汲極係被連接在PMOS電晶體11的汲極，汲極係被連接在NMOS電晶體13的汲極。
PMOS電晶體12的閘極係被連接在端子T2，源極及背閘極係被連接在電源端子。NMOS電晶體14的閘極係被連接在端子T4，源極及背閘極係被連接在接地端子。N通道型非揮發性記憶體元件16的控制閘極係被連接在端子T5，浮動閘極係被連接在P通道型非揮發性記憶體元件15的浮動閘極，源極及汲極係被連接在NMOS電晶體14的汲極，汲極係被連接在PMOS電晶體12的汲極與閂鎖器17的輸入端子與閂鎖器17的輸出端子。
接著說明非揮發性記憶體元件的構造。第2圖係顯示非揮發性記憶體元件的剖面圖。如第2圖所示，在P通道型非揮發性記憶體元件15及N通道型非揮發性記憶體元件16中，在基板21的表面設有N型井22。在N型井22的表面設有成為P通道型非揮發性記憶體元件15的源極．汲極的P型擴散層23。在P通道型非揮發性記憶體元件15的通道領域之上，透過閘極絕緣膜27設有作為浮動閘極的多晶矽膜24。在該多晶矽膜24之下，透過閘極絕 緣膜27，在基板21的表面設有作為控制閘極的N型擴散層25。作為控制閘極的N型擴散層25係與浮動閘極強力電容耦合，可藉由控制閘極的電位來控制浮動閘極的電位。此外，在該多晶矽膜24之下，透過絕緣膜27設有N通道型非揮發性記憶體元件16的通道領域。該通道領域係被設在作為基板21的表面的源極．汲極的N型擴散層26之間。
接著說明記憶體元件的動作。首先，以在非揮發性記憶體元件流通預定的汲極電流的方式，對控制閘極施加浮動閘極的電壓成為電源電壓與接地電壓的中間的電壓。若電源電壓與接地電壓的差足夠，則在汲極附近的基板內會發生汲極突崩熱電子。假設記憶體元件為N通道型非揮發性記憶體元件16，由於浮動閘極電壓低於汲極電壓，因此汲極突崩熱電子主要被注入至汲極。但是，若為P通道型非揮發性記憶體元件15，由於浮動閘極電壓高於汲極電壓，因此汲極突崩熱電子亦多數被注入至浮動閘極。因此，以上述的電壓施加條件，P通道型非揮發性記憶體元件15係比N通道型非揮發性記憶體元件16更為容易被寫入。若保持所被施加的電壓的大小關係，即使降低電源電壓，亦發生寫入。因此P通道型非揮發性記憶體元件15係可降低寫入時的電源電壓。
因此，在本發明中，P通道型非揮發性記憶體元件15係寫入用，僅在寫入時對源極．汲極間施加電壓而被寫入，N通道型非揮發性記憶體元件16係讀出用，僅在讀 出時，對源極．汲極間施加電壓而被讀出。
接著，說明記憶體電路10的動作。第3圖係顯示非揮發性記憶體元件的臨限值電壓變化的圖表。在各圖表中，縱軸係在記憶體元件流通的汲極電流，橫軸係控制閘極的電壓，在P通道型非揮發性記憶體元件中，係成為由電源電壓VDD所觀看的電壓，在N通道型非揮發性記憶體元件中，係成為由接地電壓VSS所觀看的電壓。
在此，在寫入前，P通道型非揮發性記憶體元件15係設為增強型PMOS電晶體，具有臨限值電壓Vtp(e)。在寫入後，P通道型非揮發性記憶體元件15係設為空乏型PMOS電晶體，具有臨限值電壓Vtp(d)。
此外，在寫入前，N通道型非揮發性記憶體元件16係設為空乏型NMOS電晶體，具有臨限值電壓Vtn(d)。在寫入後，N通道型非揮發性記憶體元件16係設為增強型NMOS電晶體，具有臨限值電壓Vtn(e)。
〔寫入時的動作〕
此時，端子T1的電壓V1係被控制成低位準，PMOS電晶體11呈ON。端子T3的電壓V3係被控制成高位準，NMOS電晶體13呈ON。端子T2的電壓V2係被控制成高位準，PMOS電晶體12呈OFF。端子T4的電壓V4係被控制成低位準，NMOS電晶體14呈OFF。端子T5的電壓V5係被控制成絕對值大於P通道型非揮發性記憶體元件15的臨限值電壓Vtp(e)的負的電壓Vtp(e)-α，汲極電流容 易流至P通道型非揮發性記憶體元件15。
在此，若電源電壓被施加至電源端子時，寫入用的P通道型非揮發性記憶體元件15的源極．汲極間的電壓會變高，汲極電流流至P通道型非揮發性記憶體元件15。如此一來，汲極突崩熱電子被注入至在P通道型非揮發性記憶體元件15與N通道型非揮發性記憶體元件16共通設置的浮動閘極。藉此，由於屬於負電荷的熱電子被蓄積在浮動閘極，因此如第3圖所示，P通道型非揮發性記憶體元件15的臨限值電壓係由臨限值電壓Vtp(e)變為臨限值電壓Vtp(d)。此外，N通道型非揮發性記憶體元件16的臨限值電壓係由臨限值電壓Vtn(d)變為臨限值電壓Vtn(e)。亦即，P通道型非揮發性記憶體元件15係由增強型PMOS電晶體變為空乏型PMOS電晶體，N通道型非揮發性記憶體元件16係由空乏型NMOS電晶體變為增強型NMOS電晶體。
此外，即使電源電壓被施加至電源端子，亦以對N通道型非揮發性記憶體元件16的源極．汲極間不施加電壓的方式進行控制。
之後，若經過寫入所需時間時，端子T1的電壓V1係被控制成高位準，PMOS電晶體11呈OFF。端子T3的電壓V3係被控制成低位準，NMOS電晶體13呈OFF。
〔讀出時(電源接通時)的動作〕
在此，若電源被接通，則讀出即被實施。
此時，端子T1的電壓V1係被控制成高位準，PMOS電晶體11呈OFF。端子T3的電壓V3係被控制成低位準，NMOS電晶體13呈OFF。端子T2的電壓V2係被控制成低位準，PMOS電晶體12呈ON。端子T4的電壓V4係被控制成高位準，NMOS電晶體14呈ON。端子T5的電壓V5係被控制成接地電壓。
在此，若電源電壓被施加至電源端子時，讀出用的N通道型非揮發性記憶體元件16的源極．汲極間的電壓會變高。寫入時，由於汲極突崩熱電子被注入至浮動閘極，因此讀出用的N通道型非揮發性記憶體元件16係成為增強型NMOS電晶體。如此一來，N通道型非揮發性記憶體元件16為增強型NMOS電晶體，在P通道型非揮發性記憶體元件15與N通道型非揮發性記憶體元件16共通設置的控制閘極的電壓為接地電壓，因此N通道型非揮發性記憶體元件16係呈OFF。因此，N通道型非揮發性記憶體元件16的汲極被拉起，汲極電壓係成為高位準。該高位準的汲極電壓(N通道型非揮發性記憶體元件16的讀出結果)係藉由閂鎖器17予以保持，而且可被讀出。
此外，即使電源電壓被施加至電源端子，電壓並未被施加至P通道型非揮發性記憶體元件15的源極．汲極間。
之後，經過讀出所需時間，若高位準的汲極電壓(N通道型非揮發性記憶體元件16的讀出結果)藉由閂鎖器17而被確實保持，端子T2的電壓V2係被控制成高位 準，PMOS電晶體12呈OFF。端子T4的電壓V4係被控制成低位準，NMOS電晶體14呈OFF。
其中，寫入時，若汲極突崩熱電子未被注入至浮動閘極，N通道型非揮發性記憶體元件16係成為空乏型NMOS電晶體。如此一來，N通道型非揮發性記憶體元件16為空乏型NMOS電晶體，控制閘極的電壓為接地電壓，因此N通道型非揮發性記憶體元件16係呈ON。
以上係正常的電源接通時的動作，但是亦有可能依電源的接通方法而未形成為正常動作。在僅使用N通道型非揮發性記憶體元件的習知技術中，會有發生誤寫入的情形，故成為課題。說明如上所示之情形。
若為正常的動作，電源接通時係PMOS電晶體11呈OFF，NMOS電晶體13亦呈OFF。但是，若該等二個電晶體呈ON時，在寫入用的P通道型非揮發性記憶體元件15的源極．汲極間係被施加電源電壓。此外，若控制控制閘極的端子T5的電壓接近接地電壓，則寫入用的P通道型非揮發性記憶體元件15係呈ON。但是，即使假設在P通道型非揮發性記憶體元件形成通道而流通電流，在讀出時的汲極電壓並不充分，因此汲極突崩熱電子不易發生，在P通道型非揮發性記憶體元件中，不易發生誤寫入。即使假設發生汲極突崩熱電子，閘極的電位低於源極及汲極，以電場方向而言，不會形成為熱電子朝向浮動閘極。此時係與寫入用的電晶體為N型時的較大相異處。在N通道型非揮發性記憶體元件中，即使汲極電壓不高，亦在通道 中在通道發生熱電子，此時若閘極電壓低於汲極電壓，熱電子即被注入至浮動閘極。
亦即，在本實施形態中，有抑制電源接通時之誤寫入的可能性。
〔讀出結束後的動作〕
此時，端子T1的電壓V1係被控制成高位準，PMOS電晶體11呈OFF。端子T3的電壓V3係被控制成低位準，NMOS電晶體13呈OFF。端子T2的電壓V2係被控制成高位準，PMOS電晶體12呈OFF。端子T4的電壓V4係被控制成低位準，NMOS電晶體14呈OFF。
在此，即使電源電壓被施加至電源端子，電壓並未被施加至P通道型非揮發性記憶體元件15的源極．汲極間。此外，電壓亦未被施加至N通道型非揮發性記憶體元件16的源極．汲極間。但是，在讀出結束後，前述的高位準的汲極電壓(N通道型非揮發性記憶體元件16的讀出結果)係維持藉由閂鎖器17被保持的狀態。
其中，閂鎖器17的連接對象為N通道型非揮發性記憶體元件16的汲極，但是亦可為源極，適當進行電路設計。此外，亦可以閂鎖器17所保持的訊號呈安定的方式，在PMOS電晶體12的汲極設有電阻，適當實施電路設計。
〔變形例1〕
將第2圖與第4圖作比較。控制閘極在第2圖中係被設在半導體基板21的N型擴散層25，但是亦可如第4圖所示，為多晶矽膜25a。此時，作為控制閘極的多晶矽膜25a係透過絕緣膜28而被設在作為浮動閘極的多晶矽膜24之上。
〔變形例2〕
將第2圖與第5圖作比較。如第5圖所示，亦可追加低濃度(N-)的N型擴散層26a。此時，N型擴散層26a係與作為汲極的N型擴散層26相接而被設在通道的跟前。N型擴散層26a係被設在基板21的表面近傍。藉此，汲極領域近傍的電場獲得緩和，因此讀出時的誤寫入更加不易發生。其中，N型擴散層26a的濃度可為比低濃度(N-)為更低的低濃度(N--)。
［變形例3〕
將第5圖與第6圖作比較。如第6圖所示，亦可N型擴散層26b朝向通道延伸存在。如此一來，讀出時的誤寫入與變形例2同樣地不易發生。
〔變形例4〕
將第2圖與第7圖作比較。如第7圖所示，亦可多晶矽膜24a與作為汲極的N型擴散層26之間的附近的絕緣膜27a變厚。藉此亦為讀出時的誤寫入更加不易發生。
〔變形例5〕
將第2圖與第8圖作比較。如第8圖所示，亦可N通道型非揮發性記憶體元件16的領域的多晶矽膜24b之下的絕緣膜27b(N通道型非揮發性記憶體元件16的閘極絕緣膜)，比P通道型非揮發性記憶體元件15的領域的多晶矽膜24b之下的絕緣膜27(P通道型非揮發性記憶體元件15的閘極絕緣膜)為更厚。若如上所示，讀出時的誤寫入更加不易發生。
10‧‧‧記憶體電路
11~12‧‧‧PMOS電晶體
13~14‧‧‧NMOS電晶體
15‧‧‧P通道型非揮發性記憶體元件
16‧‧‧N通道型非揮發性記憶體元件
17‧‧‧閂鎖器
21‧‧‧基板
22‧‧‧N型井
23‧‧‧P型擴散層
24、24a‧‧‧多晶矽膜
25、26、26a、26b‧‧‧N型擴散層
25a‧‧‧多晶矽膜
27‧‧‧閘極絕緣膜
27a、27b、28‧‧‧絕緣膜
91‧‧‧感測放大器
92‧‧‧寫入控制電路
Q1、Q2‧‧‧電晶體
Q3、Q4‧‧‧非揮發性記憶體元件
T1~T5‧‧‧端子
V1~V5‧‧‧所被施加的電壓
第1圖係顯示記憶體電路的圖。
第2圖係顯示非揮發性記憶體元件的剖面圖。
第3圖係顯示非揮發性記憶體元件的臨限值電壓的變化圖。
第4圖係顯示非揮發性記憶體元件的剖面圖。
第5圖係顯示非揮發性記憶體元件的剖面圖。
第6圖係顯示非揮發性記憶體元件的剖面圖。
第7圖係顯示非揮發性記憶體元件的剖面圖。
第8圖係顯示非揮發性記憶體元件的剖面圖。
第9圖係顯示習知的記憶體電路的圖。
10‧‧‧記憶體電路
11~12‧‧‧PMOS電晶體
13~14‧‧‧NMOS電晶體
15‧‧‧P通道型非揮發性記憶體元件
16‧‧‧N通道型非揮發性記憶體元件
17‧‧‧閂鎖器
T1~T5‧‧‧端子
V1~V5‧‧‧所被施加的電壓

Claims (8)

  1. 一種記憶體電路，其係使用非揮發性記憶體元件來進行資料的寫入及讀出的記憶體電路，其具備有：寫入用的P通道型非揮發性記憶體元件，其係具有第1浮動閘極、及P型源極及汲極，僅在寫入時，在前述P型源極及汲極間被施加電壓而被寫入；讀出用的N通道型非揮發性記憶體元件，其係具有由前述第1浮動閘極延伸存在的第2浮動閘極、及N型源極及汲極，僅在讀出時，在前述N型源極及汲極間被施加電壓而被讀出；第3浮動閘極，其係由前述第1或前述第2浮動閘極延伸存在；及由N型擴散層所構成的控制閘極，其係在前述第3浮動閘極之下透過閘極絕緣膜而被設在半導體基板表面，前述第1至第3浮動閘極為一體，可藉由前述控制閘極的電位，來控制前述第1至第3浮動閘極的電位。
  2. 如申請專利範圍第1項之記憶體電路，其中，另外具備有：第一開關，其係被設在電源端子與前述P通道型非揮發性記憶體元件的源極之間，僅在前述寫入時呈ON；及第二開關，其係被設在前述電源端子與前述N通道型非揮發性記憶體元件的汲極之間，僅在前述讀出時呈ON。
  3. 如申請專利範圍第1項或第2項之記憶體電路，其中，另外具備有閂鎖器，其係在前述讀出結束後保持前述N通道型非揮發性記憶體元件的讀出結果。
  4. 如申請專利範圍第2項之記憶體電路，其中，前述第一開關係在前述寫入時呈ON，在前述讀出時及前述讀出結束後呈OFF，前述第二開關係在前述寫入時及前述讀出結束後呈OFF，在前述讀出時呈ON。
  5. 如申請專利範圍第1項之記憶體電路，其中，前述控制閘極係配置在形成有前述P通道型非揮發性記憶體元件與前述N通道型非揮發性記憶體元件的半導體基板的內部。
  6. 一種記憶體電路，其係使用非揮發性記憶體元件來進行資料的寫入及讀出的記憶體電路，其具備有：寫入用的P通道型非揮發性記憶體元件，其係具有第1浮動閘極、及P型源極及汲極，僅在寫入時，在前述P型源極及汲極間被施加電壓而被寫入；讀出用的N通道型非揮發性記憶體元件，其係具有由前述第1浮動閘極延伸存在的第2浮動閘極、及N型源極及汲極，僅在讀出時，在前述N型源極及汲極間被施加電壓而被讀出；及由多晶矽膜所構成的控制閘極，其係透過絕緣膜而被設於前述第1浮動閘極與前述第2浮動閘極之上，前述第1至第2浮動閘極為一體， 可藉由前述控制閘極的電位，來控制前述第1至第2浮動閘極的電位。
  7. 如申請專利範圍第1項之記憶體電路，其中，在前述N通道型非揮發性記憶體元件的前述汲極的近傍，閘極絕緣膜變厚。
  8. 如申請專利範圍第1項之記憶體電路，其中，前述N通道型非揮發性記憶體元件的閘極絕緣膜的厚度係比前述P通道型非揮發性記憶體元件的閘極絕緣膜的厚度為更厚。
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