JP2013021266A

JP2013021266A - メモリ回路

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Publication number: JP2013021266A
Application number: JP2011155701A
Authority: JP
Inventors: Jun Osanai; 潤小山内; Hirotane Hirose; 嘉胤廣瀬; Kazuhiro Tsumura; 和宏津村; Ayako Inoue; 亜矢子井上
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2011-07-14
Filing date: 2011-07-14
Publication date: 2013-01-31
Anticipated expiration: 2031-07-14
Also published as: TW201320196A; CN102881328B; US20130016563A1; US8760926B2; TWI538058B; CN102881328A; KR20130027992A; JP5932257B2; KR101962965B1

Abstract

【課題】電源投入時における誤書き込みが発生しにくいメモリ回路を提供する。
【解決手段】メモリ回路１０は、書き込み時のみにソース・ドレイン間に電圧を印加されて書き込まれる、書き込み用のＰチャネル型不揮発性メモリ素子１５と、コントロールゲート及びフローティングゲートがＰチャネル型不揮発性メモリ素子１５のコントロールゲート及びフローティングゲートとそれぞれ共通にされ、読み出し時のみにソース・ドレイン間に電圧を印加されて読み出される、読み出し用のＮチャネル型不揮発性メモリ素子１６と、を備える。
【選択図】図１

Description

本発明は、不揮発性メモリ素子を用いてデータの書き込み及び読み出しを行うメモリ回路に関する。

従来のメモリ回路について図９を用いて説明する。図９は書き込み用のメモリ素子と読みだし用のメモリ素子とが一つのフローティングゲートを共有する構造のメモリセルの概略図である。

書き込み時には、トランジスタＱ１がオフしてトランジスタＱ２がオンするように制御する。書き込み制御回路９２は、Ｎチャネル型の不揮発性メモリ素子Ｑ４のソース・ドレイン間に電圧を印加し、電子をフローティングゲートに注入することで不揮発性メモリ素子Ｑ４にデータを書き込む。ともにＮチャネル型の不揮発性メモリ素子Ｑ３およびＱ４には実線で示されるコントロールゲート及び破線で示されるフローティングゲートが共通して設けられているので、不揮発性メモリ素子Ｑ４が書き込まれることで不揮発性メモリ素子Ｑ３も書き込まれることになる。

読み出し時には、トランジスタＱ１がオンしてトランジスタＱ２がオフするように制御する。センスアンプ９１は、不揮発性メモリ素子Ｑ３のソース・ドレイン間に電圧を印加し、不揮発性メモリ素子Ｑ３がオンするか否かを検出し、検出結果を出力する（例えば、特許文献１を参照）。

特開平０４−０７９２７１号公報

しかし、以上説明した従来の技術では、電源投入時にトランジスタＱ２がオンし、不揮発性メモリ素子Ｑ４のソース・ドレイン間に電圧が印加されるとともに、コントロールゲートＣＧの電圧が確定されないと、書き込まれていないメモリ素子Ｑ４には、意図しないにもかかわらず書き込みがなされる電圧が印加されてしまう可能性がある。即ち、このような電圧が印加されると、もともとディプレッション型であったメモリ素子Ｑ４には容易に電流がチャネルに流れ、そこで発生したチャネルホットエレクトロンがフローティングゲートに注入されてしまい、少しずつエンハンスメント型となる、いわゆる誤書き込みがメモリ素子Ｑ４に対してなされることになり、信頼性上の課題となっていた。

本発明は、上記課題に鑑みてなされ、電源投入時における誤書き込みが発生しにくいメモリ回路を提供する。

本発明は、上記課題を解決するため、不揮発性メモリ素子におけるデータの書き込み及び読み出しを行うメモリ回路において、書き込み時にのみソース・ドレイン間に電圧が印加される、書き込み用のＰチャネル型不揮発性メモリ素子と、コントロールゲート及びフローティングゲートが前記Ｐチャネル型不揮発性メモリ素子のコントロールゲート及びフローティングゲートとそれぞれ共通になっている、読み出し時にのみソース・ドレイン間に電圧が印加される、読み出し用のＮチャネル型不揮発性メモリ素子と、を備えることを特徴とするメモリ回路を提供する。

本発明に係るメモリ回路においては、電源投入時に、電源電圧が電源端子に印加され、書き込み用のＰチャネル型不揮発性メモリ素子のソース・ドレイン間の電圧が高くなり、さらに、コントロールゲート電圧が電源電圧より下がり、フローティングゲート電極の電位がマイナス側に引かれ、Ｐチャネル型不揮発性メモリ素子にチャネルが形成され電流が流れたとしても、ドレイン電圧が十分でないとドレインアバランシェホットエレクトロンは発生しないので、Ｐチャネル型不揮発性メモリ素子においては誤書き込みが生じにくい。そのためＮチャネル型不揮発性メモリ素子よりも誤書き込みを少なくすることができ、信頼性を向上させることが可能である。

また、書き込み時には、Ｎチャネル型不揮発性メモリ素子よりも書き込まれやすいＰチャネル型不揮発性メモリ素子が使用されるので、書き込み時の電源電圧を低くすることができる。

メモリ回路を示す図である。不揮発性メモリ素子を示す断面図である。不揮発性メモリ素子の閾値電圧の変化を示す図である。不揮発性メモリ素子を示す断面図である。不揮発性メモリ素子を示す断面図である。不揮発性メモリ素子を示す断面図である。不揮発性メモリ素子を示す断面図である。不揮発性メモリ素子を示す断面図である。従来のメモリ回路を示す図である。

以下、本発明の実施形態を、図面を参照して説明する。
まず、メモリ回路の構成について説明する。図１は、メモリ回路を示す図である。図２は、不揮発性メモリ素子を示す断面図である。

図１に示すように、メモリ回路１０は、Ｐチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳトランジスタ）１１〜１２、Ｎチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタ）１３〜１４、Ｐチャネル型不揮発性メモリ素子１５、Ｎチャネル型不揮発性メモリ素子１６、及び、ラッチ１７を備える。また、メモリ回路１０は、端子Ｔ１〜Ｔ５を備える。

ＰＭＯＳトランジスタ１１のゲートは、端子Ｔ１に接続され、ソース及びバックゲートは、電源端子に接続される。ＮＭＯＳトランジスタ１３のゲートは、端子Ｔ３に接続され、ソース及びバックゲートは、接地端子に接続される。Ｐチャネル型不揮発性メモリ素子１５のコントロールゲートは、端子Ｔ５に接続され、ソース及びドレインは、ＰＭＯＳトランジスタ１１のドレインに接続され、ドレインは、ＮＭＯＳトランジスタ１３のドレインに接続される。

ＰＭＯＳトランジスタ１２のゲートは、端子Ｔ２に接続され、ソース及びバックゲートは、電源端子に接続される。ＮＭＯＳトランジスタ１４のゲートは、端子Ｔ４に接続され、ソース及びバックゲートは、接地端子に接続される。Ｎチャネル型不揮発性メモリ素子１６のコントロールゲートは、端子Ｔ５に接続され、フローティングゲートは、Ｐチャネル型不揮発性メモリ素子１５のフローティングゲートに接続され、ソース及びドレインは、ＮＭＯＳトランジスタ１４のドレインに接続され、ドレインは、ＰＭＯＳトランジスタ１２のドレインとラッチ１７の入力端子とラッチ１７の出力端子とに接続される。

次に、不揮発性メモリ素子の構造を説明する。図２は不揮発性メモリ素子を示す断面図である。図２に示すように、Ｐチャネル型不揮発性メモリ素子１５及びＮチャネル型不揮発性メモリ素子１６において、基板２１の表面に、Ｎ型ウェル２２が設けられる。Ｎ型ウェル２２の表面に、Ｐチャネル型不揮発性メモリ素子１５のソース・ドレインとなるＰ型拡散層２３が設けられる。Ｐチャネル型不揮発性メモリ素子１５のチャネル領域の上に、フローティングゲートとなるポリシリコン膜２４がゲート絶縁膜２７を介して設けられる。このポリシリコン膜２４の下に、コントロールゲートとなるＮ型拡散層２５がゲート絶縁膜２７を介して基板２１の表面に設けられている。コントロールゲートであるＮ型拡散層２５はフローティングゲートと強く容量的に結合しており、コントロールゲートの電位によって、フローティングゲートの電位を制御できる。また、このポリシリコン膜２４の下に、Ｎチャネル型不揮発性メモリ素子１６のチャネル領域が絶縁膜２７を介して設けられる。このチャネル領域は、基板２１の表面のソース・ドレインとなるＮ型拡散層２６の間に設けられている。

続いて、メモリ素子の動作について説明する。まず、不揮発性メモリ素子において、所定のドレイン電流が流れるように、フローティングゲートの電圧が、電源電圧と接地電圧の中間となる電圧をコントロールゲートに印加する。電源電圧と接地電圧の差が十分であれば、ドレイン付近の基板内でドレインアバランシェホットエレクトロンが発生する。仮にメモリ素子がＮチャネル型不揮発性メモリ素子１６の場合、フローティングゲート電圧はドレイン電圧よりも低いので、ドレインアバランシェホットエレクトロンはドレインに主に注入される。しかし、Ｐチャネル型不揮発性メモリ素子１５の場合、フローティングゲート電圧はドレイン電圧よりも高いので、ドレインアバランシェホットエレクトロンはフローティングゲートにも多く注入される。よって、上記の電圧印加条件ではＰチャネル型不揮発性メモリ素子１５は、Ｎチャネル型不揮発性メモリ素子１６よりも、書き込まれやすいことになる。印加される電圧の大小関係が保たれれば、電源電圧を下げても書き込みは起こる。そのためＰチャネル型不揮発性メモリ素子１５は、書き込み時の電源電圧を低くすることが可能である。

そこで、本発明では、Ｐチャネル型不揮発性メモリ素子１５は、書き込み用であり、書き込み時のみにソース・ドレイン間に電圧を印加されて書き込まれ、Ｎチャネル型不揮発性メモリ素子１６は、読み出し用であり、読み出し時のみにソース・ドレイン間に電圧を印加されて読み出されるようになっている。

次に、メモリ回路１０の動作について説明する。図３は、不揮発性メモリ素子の閾値電圧の変化を示す図である。
ここで、書き込み前では、Ｐチャネル型不揮発性メモリ素子１５は、エンハンスメント型ＰＭＯＳトランジスタであるとし、閾値電圧｜Ｖｔｐ（ｅ）｜を有する。ここで縦の棒に挟まれた値は絶対値を取ることを意味している。書き込み後では、Ｐチャネル型不揮発性メモリ素子１５は、ディプレッション型ＰＭＯＳトランジスタであるとし、閾値電圧｜Ｖｔｐ（ｄ）｜を有する。

また、書き込み前では、Ｎチャネル型不揮発性メモリ素子１６は、ディプレッション型ＮＭＯＳトランジスタであるとし、閾値電圧｜Ｖｔｎ（ｄ）｜を有する。書き込み後では、Ｎチャネル型不揮発性メモリ素子１６は、エンハンスメント型ＮＭＯＳトランジスタであるとし、閾値電圧｜Ｖｔｎ（ｅ）｜を有する。

［書き込み時の動作］
この時、端子Ｔ１の電圧Ｖ１はローレベルに制御され、ＰＭＯＳトランジスタ１１がオンする。端子Ｔ３の電圧Ｖ３はハイレベルに制御され、ＮＭＯＳトランジスタ１３がオンする。端子Ｔ２の電圧Ｖ２はハイレベルに制御され、ＰＭＯＳトランジスタ１２がオフする。端子Ｔ４の電圧Ｖ４はローレベルに制御され、ＮＭＯＳトランジスタ１４がオフする。端子Ｔ５の電圧Ｖ５はＰチャネル型不揮発性メモリ素子１５の閾値電圧｜Ｖｔｐ（ｅ）｜よりもやや高い電圧｜Ｖｔｐ（ｅ）＋α｜に制御され、Ｐチャネル型不揮発性メモリ素子１５にドレイン電流が流れやすくなっている。

ここで、電源電圧が電源端子に印加されると、電源電圧に基づき、書き込み用のＰチャネル型不揮発性メモリ素子１５のソース・ドレイン間の電圧が高くなり、Ｐチャネル型不揮発性メモリ素子１５にドレイン電流が流れる。すると、ドレインアバランシェホットエレクトロンが、Ｐチャネル型不揮発性メモリ素子１５とＮチャネル型不揮発性メモリ素子１６とで共通に設けられるフローティングゲートに注入される。よって、図３に示すように、Ｐチャネル型不揮発性メモリ素子１５の閾値電圧は、閾値電圧｜Ｖｔｐ（ｅ）｜から閾値電圧｜Ｖｔｐ（ｄ）｜になる。また、Ｎチャネル型不揮発性メモリ素子１６の閾値電圧は、閾値電圧｜Ｖｔｎ（ｄ）｜から閾値電圧｜Ｖｔｎ（ｅ）｜になる。つまり、Ｐチャネル型不揮発性メモリ素子１５は、エンハンスメント型ＰＭＯＳトランジスタからディプレッション型ＰＭＯＳトランジスタになる。また、Ｎチャネル型不揮発性メモリ素子１６は、ディプレッション型ＮＭＯＳトランジスタからエンハンスメント型ＮＭＯＳトランジスタになる。

また、電源電圧が電源端子に印加されても、Ｎチャネル型不揮発性メモリ素子１６のソース・ドレイン間に電圧は印加されない。
その後、書き込みに必要な時間が経過すると、端子Ｔ１の電圧Ｖ１はハイレベルに制御され、ＰＭＯＳトランジスタ１１がオフする。端子Ｔ３の電圧Ｖ３はローレベルに制御され、ＮＭＯＳトランジスタ１３がオフする。

［読み出し時（電源投入時）の動作］
ここで、電源が投入されると、読み出しが実施される。
この時、端子Ｔ１の電圧Ｖ１はハイレベルに制御され、ＰＭＯＳトランジスタ１１がオフする。端子Ｔ３の電圧Ｖ３はローレベルに制御され、ＮＭＯＳトランジスタ１３がオフする。端子Ｔ２の電圧Ｖ２はローレベルに制御され、ＰＭＯＳトランジスタ１２がオンする。端子Ｔ４の電圧Ｖ４はハイレベルに制御され、ＮＭＯＳトランジスタ１４がオンする。端子Ｔ５の電圧Ｖ５は接地電圧に制御される。

ここで、電源電圧が電源端子に印加されると、電源電圧に基づき、読み出し用のＮチャネル型不揮発性メモリ素子１６のソース・ドレイン間の電圧が高くなる。書き込み時に、ドレインアバランシェホットエレクトロンがフローティングゲートに注入されているので、読み出し用のＮチャネル型不揮発性メモリ素子１６はエンハンスメント型ＮＭＯＳトランジスタになっている。すると、Ｎチャネル型不揮発性メモリ素子１６がエンハンスメント型ＮＭＯＳトランジスタであり、Ｐチャネル型不揮発性メモリ素子１５とＮチャネル型不揮発性メモリ素子１６とで共通に設けられるコントロールゲートの電圧が接地電圧であるので、Ｎチャネル型不揮発性メモリ素子１６はオフする。よって、Ｎチャネル型不揮発性メモリ素子１６のドレインはプルアップされ、ドレイン電圧はハイレベルになる。このハイレベルのドレイン電圧（Ｎチャネル型不揮発性メモリ素子１６の読み出し結果）は、ラッチ１７によって保持され、また、読み出されることができる。

また、電源電圧が電源端子に印加されても、Ｐチャネル型不揮発性メモリ素子１５のソース・ドレイン間に電圧は印加されない。
その後、読み出しに必要な時間が経過し、ハイレベルのドレイン電圧（Ｎチャネル型不揮発性メモリ素子１６の読み出し結果）がラッチ１７によって確実に保持されると、端子Ｔ２の電圧Ｖ２はハイレベルに制御され、ＰＭＯＳトランジスタ１２がオフする。端子Ｔ４の電圧Ｖ４はローレベルに制御され、ＮＭＯＳトランジスタ１４がオフする。

なお、書き込み時に、ドレインアバランシェホットエレクトロンがフローティングゲートに注入されていなければ、Ｎチャネル型不揮発性メモリ素子１６はディプレッション型ＮＭＯＳトランジスタになっている。すると、Ｎチャネル型不揮発性メモリ素子１６がディプレッション型ＮＭＯＳトランジスタであり、コントロールゲートの電圧が接地電圧であるので、Ｎチャネル型不揮発性メモリ素子１６はオンする。

以上は正常な電源投入時の動作であるが、電源の投入の仕方によっては正常な動作とならないこともありえる。Ｎチャネル型不揮発性メモリ素子のみを用いた従来の技術では誤書き込みが生じることがあり、課題であった。このような場合について説明する。

正常な動作であれば電源投入時はＰＭＯＳトランジスタ１１がオフし、ＮＭＯＳトランジスタ１３もオフする。しかし、これら二つのトランジスタがオンしてしまった場合、書き込み用のＰチャネル型不揮発性メモリ素子１５のソース・ドレイン間には電源電圧が印加される。さらにコントロールゲートを制御する端子Ｔ５の電圧が接地電圧に近ければ、書き込み用のＰチャネル型不揮発性メモリ素子１５はオンしてしまう。しかし、Ｐチャネル型不揮発性メモリ素子にチャネルが形成され電流が流れたとしても、読み出し時のドレイン電圧では十分でないのでドレインアバランシェホットエレクトロンは発生しにくく、Ｐチャネル型不揮発性メモリ素子においては誤書き込みが生じにくい。ドレインアバランシェホットエレクトロが発生したとしてもゲートの電位がソースおよびドレインよりも低く、電場の向きとしてホットエレクトロンがフローティングゲートに向かうようにならないのである。この点は書き込み用のトランジスタがＮ型である場合との大きな相違である。Ｎチャネル型不揮発性メモリ素子においては、ドレイン電圧が高くなくてもチャネルにおいてチャネルでホットエレクトロンが発生し、このときゲート電圧がドレイン電圧よりも低くなければ、ホットエレクトロンがフローティングゲートに注入されてしまうのである。
即ち、本実施形態においては、電源投入時の誤書き込みを抑制することが可能性である。

［読み出し完了後の動作］
この時、端子Ｔ１の電圧Ｖ１はハイレベルに制御され、ＰＭＯＳトランジスタ１１がオフする。端子Ｔ３の電圧Ｖ３はローレベルに制御され、ＮＭＯＳトランジスタ１３がオフする。端子Ｔ２の電圧Ｖ２はハイレベルに制御され、ＰＭＯＳトランジスタ１２がオフする。端子Ｔ４の電圧Ｖ４はローレベルに制御され、ＮＭＯＳトランジスタ１４がオフする。

ここで、電源電圧が電源端子に印加されても、Ｐチャネル型不揮発性メモリ素子１５のソース・ドレイン間に電圧は印加されない。また、Ｎチャネル型不揮発性メモリ素子１６のソース・ドレイン間にも電圧は印加されない。しかし、読み出し完了後において、前述のハイレベルのドレイン電圧（Ｎチャネル型不揮発性メモリ素子１６の読み出し結果）は、ラッチ１７によって保持されたままである。

なお、ラッチ１７の接続先は、Ｎチャネル型不揮発性メモリ素子１６のドレインであるが、ソースでもよく、適宜回路設計される。また、ラッチ１７が保持する信号が安定するように、ＰＭＯＳトランジスタ１２のドレインに抵抗が設けられてもよく、適宜回路設計が実施される。

［変形例１］
図２と図４とを比較する。コントロールゲートは、図２では、半導体基板２１に設けられたＮ型拡散層２５であるが、図４に示すように、ポリシリコン膜２５ａであっても良い。この時、コントロールゲートとなるポリシリコン膜２５ａは、フローティングゲートとなるポリシリコン膜２４の上に絶縁膜２８を介して設けられる。

［変形例２］
図２と図５とを比較する。図５に示すように、低濃度（Ｎ−）のＮ型拡散層２６ａを追加しても良い。この時、Ｎ型拡散層２６ａは、ドレインとなるＮ型拡散層２６に接してチャネルの手前に設けられる。Ｎ型拡散層２６ａは、基板２１の表面近傍に設けられている。これにより、ドレイン領域近傍の電界が緩和されるので、読み出し時での誤書き込みが、より発生しにくくなる。なお、Ｎ型拡散層２６ａの濃度は、低濃度（Ｎ−）よりもさらに低い低濃度（Ｎ−−）でも良い。

［変形例３］
図５と図６とを比較する。図６に示すように、Ｎ型拡散層２６ｂがチャネルに向かって延在しても良い。すると、読み出し時での誤書き込みが、変形例２同様に発生しにくくなる。

［変形例４］
図２と図７とを比較する。図７に示すように、ポリシリコン膜２４ａとドレインとなるＮ型拡散層２６との間の付近の絶縁膜２７ａが厚くなっていても良い。このようにしても、読み出し時での誤書き込みが、より発生しにくくなる。

［変形例５］
図２と図８とを比較する。図８に示すように、Ｎチャネル型不揮発性メモリ素子１６の領域のポリシリコン膜２４ｂの下の絶縁膜２７ｂ（Ｎチャネル型不揮発性メモリ素子１６のゲート絶縁膜）が、Ｐチャネル型不揮発性メモリ素子１５の領域のポリシリコン膜２４ｂの下の絶縁膜２７（Ｐチャネル型不揮発性メモリ素子１５のゲート絶縁膜）よりも厚くなっていても良い。このようにすると、読み出し時での誤書き込みが、より発生しにくくなる。

１０メモリ回路
１１〜１２ＰＭＯＳトランジスタ
１３〜１４ＮＭＯＳトランジスタ
１５Ｐチャネル型不揮発性メモリ素子
１６Ｎチャネル型不揮発性メモリ素子
１７ラッチ
Ｔ１〜Ｔ５端子
Ｖ１〜Ｖ５印加される電圧

Claims

不揮発性メモリ素子を用いてデータの書き込み及び読み出しを行うメモリ回路であって、
書き込みの時にのみソースおよびドレイン間に電圧を印加されて書き込まれる、書き込み用のＰチャネル型不揮発性メモリ素子と、
コントロールゲートおよびフローティングゲートが前記Ｐチャネル型不揮発性メモリ素子のコントロールゲートおよびフローティングゲートとそれぞれ共通であり、読み出しの時にのみソースおよびドレイン間に電圧を印加されて読み出される、読み出し用のＮチャネル型不揮発性メモリ素子と、
を備えるメモリ回路。
電源端子と前記Ｐチャネル型不揮発性メモリ素子のソースとの間に設けられ、前記書き込みの時にのみオンする第一のスイッチと、
前記電源端子と前記Ｎチャネル型不揮発性メモリ素子のドレインとの間に設けられ、前記読み出しの時にのみオンする第二のスイッチと、
をさらに備える請求項１記載のメモリ回路。
前記読み出しの完了後に前記Ｎチャネル型不揮発性メモリ素子の読み出し結果を保持するラッチ、
をさらに備える請求項１または２記載のメモリ回路。
前記第一のスイッチは、前記書き込みの時にオンし、前記読み出しの時及び前記読み出しの完了後にオフし、
前記第二のスイッチは、前記書き込みの時及び前記読み出しの完了後にオフし、前記読み出し時にオンする請求項３記載のメモリ回路。
前記コントロールゲートは、前記Ｐチャネル型不揮発性メモリ素子と前記Ｎチャネル型不揮発性メモリ素子とが形成される半導体基板の内部に配置されている請求項１記載のメモリ回路。
前記コントロールゲートは、前記フローティングゲートの上に設けられた絶縁膜の上に配置されている請求項１記載のメモリ回路。
前記Ｎチャネル型不揮発性メモリ素子の前記ドレインの近傍でゲート絶縁膜が厚くなっている請求項１記載のメモリ回路。
前記Ｎチャネル型不揮発性メモリ素子のゲート絶縁膜の厚さが前記Ｐチャネル型不揮発性メモリ素子のゲート絶縁膜の厚さよりも厚くなっている請求項１記載のメモリ回路。