CN102881328A - 存储器电路 - Google Patents

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Abstract

本发明所提供的是一种存储器电路，其中错误写入在加电时不太可能发生。存储器电路(10)包括：用于写入的P沟道非易失性存储器元件(15)，仅在写操作期间才在其源极与漏极之间施加电压以便写入数据；以及用于读取的N沟道非易失性存储器元件(16)，具有共同设置到P沟道非易失性存储器元件(15)的控制栅极和浮置栅极的控制栅极和浮置栅极，并且仅在读取期间才在其源极与漏极之间施加电压以便读取数据。

Description

存储器电路
技术领域
本发明涉及用于借助于非易失性存储器元件来写入和读取数据的存储器电路。
背景技术
参照图9来描述常规存储器电路。图9是存储器单元结构的示意图，其中用于写入的存储器元件和用于读取的存储器元件共享单个浮置栅极。
在写操作中，晶体管Q1控制成截止，而晶体管Q2控制成导通。写控制电路92在N沟道非易失性存储器元件Q4的源极与漏极之间施加电压，以便将电子注入浮置栅极中，由此在非易失性存储器元件Q4中写入一个数据。N沟道非易失性存储器元件Q3和Q4设置成共享由实线所示的控制栅极以及由虚线所示的浮置栅极。因此，在非易失性存储器元件Q4中写入该一个数据时，也在非易失性存储器元件Q3中写入数据。
在读操作中，晶体管Q1控制成导通，而晶体管Q2控制成截止。读出放大器（sense amplifier）91在非易失性存储器元件Q3的源极与漏极之间施加电压，以便检测非易失性存储器元件Q3是否导通，并且将检测结果作为输出发送(参见例如日本专利申请公开No.H 04-079271)。
发明内容
但是，在上述常规技术中，在加电时，如果晶体管Q2导通以在非易失性存储器元件Q4的源极与漏极之间施加电压并且控制栅极CG的电压不是固定的，则其上没有写入数据的存储器元件Q4可能施加有用于写入数据的非预计电压。具体来说，当施加这种电压时，电流易于流经最初是耗尽型的存储器元件Q4的沟道，并且沟道中生成的沟道热电子被注入浮置栅极中，结果是存储器元件Q4逐渐改变成增强型，也就是说，所谓的错误写入在存储器元件Q4中发生，从而引起可靠性问题。
本发明鉴于上述问题而作出，并且提供一种存储器电路，其中错误写入在加电时不太可能发生。
为了解决上述问题，本发明提供一种用于写入和读取非易失性存储器元件的数据的存储器电路，该存储器电路包括：用于写入的P沟道非易失性存储器元件，仅在写操作期间才在其源极与漏极之间施加电压；以及用于读取的N沟道非易失性存储器元件，具有共同设置到P沟道非易失性存储器元件的控制栅极和浮置栅极的控制栅极和浮置栅极，并且仅在读操作期间才在其源极与漏极之间施加电压。
按照本发明的存储器电路，在加电时，即使电源电压施加到电源端子并且用于写入的P沟道非易失性存储器元件的源－漏极电压变高，以及即使控制栅极电压变为低于电源电压并且浮置栅极电极的电位偏移到负值侧以使得在P沟道非易失性存储器元件中形成沟道以准许电流流动，也不会生成漏极雪崩热电子，除非漏极电压是足够的。因此，错误写入在P沟道非易失性存储器元件中不太可能发生。因此，与使用N沟道非易失性存储器元件的情况相比，错误写入的发生能够减少，并且因此可靠性能够增强。
此外，在写操作中，使用其中数据比N沟道非易失性存储器元件中更易于写入的P沟道非易失性存储器元件。相应地，写操作期间的电源电压能够降低。
附图说明
附图中：
图1是示出存储器电路的简图；
图2是示出非易失性存储器元件的截面图；
图3是示出非易失性存储器元件的阈值电压的变化的图表；
图4是示出非易失性存储器元件的截面图；
图5是示出非易失性存储器元件的截面图；
图6是示出非易失性存储器元件的截面图；
图7是示出非易失性存储器元件的截面图；
图8是示出非易失性存储器元件的截面图；以及
图9是示出常规存储器电路的简图。
具体实施方式
下面参照附图来描述本发明的一个实施例。
首先描述存储器电路的配置。图1是示出存储器电路的简图。图2是示出非易失性存储器元件的截面图。
如图1所示，存储器电路10包括P沟道MOS晶体管(以下称作PMOS晶体管)11和12、N沟道MOS晶体管(以下称作NMOS晶体管)13和14、P沟道非易失性存储器元件15、N沟道非易失性存储器元件16以及锁存器（latch）17。存储器电路10还包括端子T1至T5。
PMOS晶体管11具有连接到端子T1的栅极以及连接到电源端子的源极和背栅极。NMOS晶体管13具有连接到端子T3的栅极以及连接到接地端子的源极和背栅极。P沟道非易失性存储器元件15具有连接到端子T5的控制栅极、连接到PMOS晶体管11的漏极的源极和漏极以及连接到NMOS晶体管13的漏极的漏极。
PMOS晶体管12具有连接到端子T2的栅极以及连接到电源端子的源极和背栅极。NMOS晶体管14具有连接到端子T4的栅极以及连接到接地端子的源极和背栅极。N沟道非易失性存储器元件16具有连接到端子T5的控制栅极、连接到P沟道非易失性存储器元件15的浮置栅极的浮置栅极、连接到NMOS晶体管14的漏极的源极和漏极以及连接到PMOS晶体管12的漏极和连接到锁存器17的输入和输出端子的漏极。
接下来描述非易失性存储器元件的结构。图2是示出非易失性存储器元件的截面图。如图2所示，在P沟道非易失性存储器元件15和N沟道非易失性存储器元件16中，N型阱22设置在衬底21的表面上。在N型阱22的表面上，设置与P沟道非易失性存储器元件15的源极和漏极对应的P型扩散层23。在P沟道非易失性存储器元件15的沟道区之上，与浮置栅极对应的多晶硅膜24通过栅极绝缘膜27的媒介作用来设置。在多晶硅膜24之下，与控制栅极对应的N型扩散层25通过栅极绝缘膜27的媒介作用设置在衬底21的表面上。与控制栅极对应的N型扩散层25具有到浮置栅极的强电容耦合，并且浮置栅极的电位能够通过控制栅极的电位来控制。此外，在多晶硅膜24之下，N沟道非易失性存储器元件16的沟道区通过绝缘膜27的媒介作用来设置。这个沟道区设置在衬底21的表面上与对应于N沟道非易失性存储器元件16的源极和漏极的N型扩散层26之间。
接下来描述存储器元件的操作。首先，某个电压施加到控制栅极，使得浮置栅极具有电源电压与接地电压之间的中间电压，以便具有在非易失性存储器元件中流动的预定漏极电流。当电源电压与接地电压之间存在充分差异时，在衬底中的漏极附近生成漏极雪崩热电子。如果存储器元件是N沟道非易失性存储器元件16，则浮置栅极电压低于漏极电压，并且因此漏极雪崩热电子主要注入漏极中。但是，因为存储器元件是P沟道非易失性存储器元件15，则浮置栅极电压高于漏极电压，并且因此许多漏极雪崩热电子也注入浮置栅极中。因此，在上述电压施加条件下，写操作在P沟道非易失性存储器元件15中比在N沟道非易失性存储器元件16中更易于发生。只要保持所施加电压的幅值关系，则写操作甚至在电源电压降低时也发生。相应地，借助于P沟道非易失性存储器元件15，写操作期间的电源电压能够降低。
按照本发明，P沟道非易失性存储器元件15因而用于写入，并且仅在写操作期间才在其源极与漏极之间施加电压以写入数据，以及N沟道非易失性存储器元件16用于读取，并且仅在读操作期间才在其源极与漏极之间施加电压以读取数据。
接下来描述存储器元件10的操作。图3示出说明非易失性存储器元件的阈值电压的变化的图表。在图表中，纵坐标是流经存储器元件之一的漏极电流，以及横坐标是从P沟道非易失性存储器元件的电源电压Vdd以及从N沟道非易失性存储器元件的接地电压Vss所测量的控制栅极电压。
在写入之前，P沟道非易失性存储器元件15是增强PMOS晶体管，并且具有阈值电压Vtp(e)<0。在写入之后，P沟道非易失性存储器元件15是耗尽PMOS晶体管，并且具有阈值电压Vtp(d)>0。
此外，在写入之前，N沟道非易失性存储器元件16是耗尽NMOS晶体管，并且具有阈值电压Vtn(d)<0。在写入之后，N沟道非易失性存储器元件16是增强NMOS晶体管，并且具有阈值电压Vtn(e)>0。
[写入期间的操作]
在这种情况下，端子T1的电压V1控制成低电平，并且PMOS晶体管11导通。端子T3的电压V3控制成高电平，并且NMOS晶体管13导通。端子T2的电压V2控制成高电平，并且PMOS晶体管12截止。端子T4的电压V4控制成低电平，并且NMOS晶体管14截止。端子T5的电压V5控制成电压Vtp(e)-α，其绝对值比P沟道非易失性存储器元件15的阈值电压Vtp(e)略大。相应地，漏极电流易于流经P沟道非易失性存储器元件15。
当电源电压施加到电源端子时，用于写入的P沟道非易失性存储器元件15的源－漏极电压变高，并且漏极电流流经P沟道非易失性存储器元件15。然后，漏极雪崩热电子被注入共同设置到P沟道非易失性存储器元件15和N沟道非易失性存储器元件16的浮置栅极中。由于具有负电荷的热电子存储在浮置栅极中，如图3所示，所以P沟道非易失性存储器元件15的阈值电压从阈值电压Vtp(e)改变成阈值电压Vtp(d)。此外，N沟道非易失性存储器元件16的阈值电压从阈值电压Vtn(d)改变成阈值电压Vtn(e)。换言之，P沟道非易失性存储器元件15从增强PMOS晶体管改变成耗尽PMOS晶体管，同时N沟道非易失性存储器元件16从耗尽NMOS晶体管改变成增强NMOS晶体管。
另外，即使电源电压施加到电源端子，在N沟道非易失性存储器元件16的源极与漏极之间也没有施加电压。
然后，在经过了写入所需的时间期间之后，端子T1的电压V1控制成高电平，并且PMOS晶体管11截止。端子T3的电压V3控制成低电平，并且NMOS晶体管13截止。
[加电时在读取期间的操作]
然后，当接通电力时，执行读取。
在这种情况下，端子T1的电压V1控制成高电平，并且PMOS晶体管11截止。端子T3的电压V3控制成低电平，并且NMOS晶体管13截止。端子T2的电压V2控制成低电平，并且PMOS晶体管12导通。端子T4的电压V4控制成高电平，并且NMOS晶体管14导通。端子T5的电压V5控制成接地电压。
当电源电压施加到电源端子时，用于读取的N沟道非易失性存储器元件16的源－漏极电压变高。由于漏极雪崩热电子在写入期间已经注入浮置栅极中，所以用于读取的N沟道非易失性存储器元件16成为增强NMOS晶体管。在这种情况下，N沟道非易失性存储器元件16是增强NMOS晶体管，并且共同设置到P沟道非易失性存储器元件15和N沟道非易失性存储器元件16的控制栅极具有接地电压，并且因此N沟道非易失性存储器元件16截止。相应地，N沟道非易失性存储器元件16的漏极被拉起使得漏极电压变为高电平。处于高电平的这个漏极电压(N沟道非易失性存储器元件16的读取结果)由锁存器17来保持，并且能够被读取。
另外，即使电源电压施加到电源端子，在P沟道非易失性存储器元件15的源极与漏极之间也没有施加电压。
然后，在经过了读取所需的时间期间并且高电平的漏极电压(N沟道非易失性存储器元件16的读取结果)由锁存器17可靠地保持之后，端子T2的电压V2控制成高电平，并且PMOS晶体管12截止。端子T4的电压V4控制成低电平，并且NMOS晶体管14截止。
注意，在漏极雪崩热电子在写入期间没有注入浮置栅极中的情况下，N沟道非易失性存储器元件16变为耗尽NMOS晶体管。在这种情况下，N沟道非易失性存储器元件16是耗尽NMOS晶体管，控制栅极具有接地电压，并且因此N沟道非易失性存储器元件16导通。
以上描述针对在加电时执行的正常操作。但是，取决于如何接通电力，操作不一定是正常的。在仅使用N沟道非易失性存储器元件的常规技术中，错误写入可发生，这是一个问题。下面描述这种情况。
在正常操作中，在加电时，PMOS晶体管11截止，并且NMOS晶体管13也截止。但是，如果这两个晶体管导通，则电源电压施加在用于写入的P沟道非易失性存储器元件15的源极与漏极之间。另外，如果用于控制控制栅极的端子T5的电压接近接地电压，则用于写入的P沟道非易失性存储器元件15导通。但是，即使在P沟道非易失性存储器元件中形成沟道并且电流流经其中，漏极雪崩热电子也不太可能生成，因为用于读取的漏极电压不足以生成漏极雪崩热电子，并且因此错误写入在P沟道非易失性存储器元件中不太可能发生。即使生成漏极雪崩热电子，栅电极的电位也比源极和漏极要低，并且因此由于电场的方向，热电子没有导向浮置栅极。这一点是与用于写入的晶体管是N型晶体管的情况的极大差别。在N沟道非易失性存储器元件中，甚至当漏极电压不高时，在沟道中也生成热电子。在这种情况下，当栅极电压不低于漏极电压时，热电子被注入浮置栅极。
换言之，在这个实施例中，加电时的错误写入被抑制。
[读取完成之后的操作]
在这种情况下，端子T1的电压V1控制成高电平，并且PMOS晶体管11截止。端子T3的电压V3控制成低电平，并且NMOS晶体管13截止。端子T2的电压V2控制成高电平，并且PMOS晶体管12截止。端子T4的电压V4控制成低电平，并且NMOS晶体管14截止。
甚至当电源电压施加到电源端子，在P沟道非易失性存储器元件15的源极与漏极之间也没有施加电压。此外，在N沟道非易失性存储器元件16的源极与漏极之间也没有施加电压。但是，在完成读取之后，处于高电平的上述漏极电压(N沟道非易失性存储器元件16的读取结果)仍然由锁存器17保持。
注意，锁存器17的连接目的地是N沟道非易失性存储器元件16的漏极，但是可进行适当电路设计，使得连接目的地改变成其源极。另外，可进行适当电路设计，使得电阻器设置到PMOS晶体管12的漏极，以便使将要由锁存器17来保持的信号稳定。
[修改示例1]
将图2与图4进行比较。图2中，控制栅极是设置在半导体衬底21中的N型扩散层25。但是，控制栅极可以是多晶硅膜25a，如图4所示。在这种情况下，与控制栅极对应的多晶硅膜25a通过绝缘膜28的媒介作用设置在与浮置栅极对应的多晶硅膜24之上。
[修改示例2]
将图2与图5进行比较。如图5所示，可添加具有低浓度(由N-表示)的N型扩散层26a。在这种情况下，N型扩散层26a设置成与对应于漏极并且在沟道前面的N型扩散层26相接触。N型扩散层26a设置在衬底21的表面附近。这减轻了漏区附近的电场，并且错误写入在读取中变得更不太可能发生。注意，N型扩散层26a可具有比低浓度(N-)更低的浓度(N--)。
[修改示例3]
将图5与图6进行比较。如图6所示，N型扩散层26b可朝沟道延伸。在这种情况下，与修改示例2相似，错误写入在读取中变得不太可能发生。
[修改示例4]
将图2与图7进行比较。如图7所示，厚绝缘膜27a可围绕多晶硅膜24a与对应于漏极的N型扩散层26之间的区域来形成。同样在这种情况下，错误写入在读取中变得更不太可能发生。
[修改示例5]
将图2与图8进行比较。如图8所示，设置在N沟道非易失性存储器元件16的区域中的多晶硅膜24b之下的绝缘膜27b(N沟道非易失性存储器元件16的栅极绝缘膜)，可比设置在P沟道非易失性存储器元件15的区域中的多晶硅膜24b之下的绝缘膜27(P沟道非易失性存储器元件15的栅极绝缘膜)要厚。通过这种结构，错误写入在读取中变得更不太可能发生。

Claims (8)

1. 一种用于通过使用非易失性存储器元件来写入和读取数据的存储器电路，包括：
用于写入的P沟道非易失性存储器元件，仅在写操作期间才在其源极与漏极之间施加电压以便写入数据；以及
用于读取的N沟道非易失性存储器元件，具有共同设置到所述P沟道非易失性存储器元件的控制栅极和浮置栅极的控制栅极和浮置栅极，并且仅在读操作期间才在其源极与漏极之间施加电压以便读取数据。
2. 如权利要求1所述的存储器电路，还包括：
第一开关，设置在电源端子与所述P沟道非易失性存储器元件的源极之间，并且仅在所述写操作期间才导通；以及
第二开关，设置在所述电源端子与所述N沟道非易失性存储器元件的源极之间，并且仅在所述读操作期间才导通。
3. 如权利要求1所述的存储器电路，还包括用于在完成所述读取之后保持所述N沟道非易失性存储器元件的读取的结果的锁存器。
4. 如权利要求3所述的存储器电路，其中：
所述第一开关在所述写操作期间导通，而在所述读操作期间以及在所述读操作完成之后截止；以及
所述第二开关在所述写操作期间以及所述读操作完成之后截止，而在所述读操作期间导通。
5. 如权利要求1所述的存储器电路，其中，所述控制栅极从表面布置到其中形成所述P沟道非易失性存储器元件和所述N沟道非易失性存储器元件的半导体衬底内部。
6. 如权利要求1所述的存储器电路，其中，所述控制栅极布置在所述浮置栅极上设置的绝缘膜上。
7. 如权利要求1所述的存储器电路，还包括在所述N沟道非易失性存储器元件的漏极附近较厚的栅极绝缘膜。
8. 如权利要求1所述的存储器电路，其中，所述N沟道非易失性存储器元件包括比所述P沟道非易失性存储器元件的栅极绝缘膜厚的栅极绝缘膜。
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