TW201432694A - 半導體記憶電路 - Google Patents

Abstract

本發明係一種半導體記憶電路，其課題為提供對於長期信賴性與讀出特性優越之低消耗電流之半導體記憶電路。解決手段為將第一反相器的輸出連接於可電性寫入之第一非揮發性記憶體的源極，而將第一非揮發性記憶體的汲極連接於第二反相器之輸入，將第二反相器之輸出連接於第二非揮發性記憶體的源極，將第二非揮發性記憶體的汲極連接於第一反相器之輸入，將第二非揮發性記憶體的汲極作為輸出之半導體記憶電路。

Description

半導體記憶電路

本發明係有關具有非揮發性記憶體的半導體記憶電路。

半導體電路裝置係為了調整電壓而經常具有阻抗分壓電路者。作為使用有此電路之一例，可舉出通常稱作電壓偵測器之電壓檢測電路裝置者。此係由基準電壓，放大器，阻抗分壓電路，輸出電晶體所構成，經由電壓較設定之檢測電壓值為高或低而輸出Hi/Lo之電路裝置。當以半導體晶圓處理而製造此電路時，因製造工程之散亂而基準電壓則產生有不均。因此，作為由呈可任意地調整阻抗分壓電路之分壓比者，可作為呈將檢測電壓值設定為一定值。另外，由控制阻抗分壓電路之分壓比者，因可控制檢測電壓值之故，有著可容易得到任意之檢測電壓值的優點。

作為調整阻抗分壓電路之分壓比而經常所使用，但為調整用熔絲。對於各構成阻抗分壓電路之多數的阻抗體並 聯地配置熔絲，以雷射切斷此熔絲而進行調整。與未切斷之熔絲並聯之阻抗體係由熔絲而短路之故，而成為未作為阻抗體而發揮機能，而與切斷之熔絲並聯之阻抗體係切斷有熔絲，也就是因成為OPEN狀態之故而作為阻抗體而作用者。

其他，使用可電性寫入之EPROM之情況為多。與阻抗體並聯地配置電晶體，而經由EPROM之記憶資訊，由使並聯地配置之電晶體作為ON/OFF者而進行調整。EPROM的優點係在組裝於封裝或電路板之後亦可進行電性寫入的點。熔絲的情況係必須雷射照射之故，而必須於組裝成封裝之前進行。

接著，然而對於EPROM雖對於EPROM亦有種種方式，但經常被使用的是具有浮動閘極，經由存積於浮動閘極之電荷，利用臨界值電壓VT產生變化之情況，記憶資料的1/0之MOS電晶體構造之構成。在以下，EPROM係指作此構造之構成。

使用EPROM之情況的要求事項係作為代表性的構成而可舉出消耗電流小之情況，未產生有資料變化之情況，電路小之情況。

對於EPROM之資料的寫入係賦予高電壓於汲極/源極間，流動在源極/汲極間的電荷則成為熱載子，所謂利用熱載子注入者為多。此寫入方式之特徵係賦予高電壓於源極/汲極間者。

此方式之情況，有著在資料的讀出或保持中施加有位 於汲極之某程度的電壓時，在讀出或保持中亦有產生有寫入者。因此提案有如專利文獻1之手法。此等特徵係施加電壓於EPROM，流動一瞬間電流而讀出資料，將此資料記憶於閂鎖電路之構成。閂鎖電路係電源作為ON之期間係因持續記憶資料之故，僅將電源作為ON之瞬間施加電壓於EPROM，之後係可作為呈未施加電壓者。因此，EPROM之記憶資料產生變化的情況減少，信賴性則提升。

接著，對於專利文獻2加以介紹。此係將EPROM排列成2個串聯，一方呈作為ON，而另一方呈作為OFF者。因其中一方作為OFF之故，於電源間未流動有電流。另外，與專利文獻1作比較而為簡單的電路構成之故，而有面積小的優點。

〔專利文獻〕

[專利文獻1]日本特開平7-122090號公報

[專利文獻2]日本特開2003-257186號公報

作為以往例，在圖17之專利文獻1的方法中，有著對於閂鎖電路讀出資料時之問題。如專利文獻2所述，特別是對於電源電壓開啟之後的讀出有著課題。另外，應用於在先前技術所述之電壓偵測器之情況，因電源電壓之端子與檢測電壓的端子為共用之情況為多，而電源電壓本身 並不安定之故，特別是容易引起此問題。

專利文獻2之情況，閂鎖電路的問題係雖可迴避，但EPROM任何一方之汲極電壓變高而有各產生有些微的寫入而EPROM的資料產生變化之問題。

電壓偵測器之情況，當然檢測電壓之許可範圍廣者為佳。例如，以檢測電壓5V，輸出則1/0切換之電壓偵測器之情況，對於檢測端子許可施加之電壓係1V~10V者較4V~6V，製品的競爭力為高。如先前所敘述地，因電源電壓與檢測電壓的端子為共用之情況為多之故，要求有電源電壓的許可範圍為廣。因此，要求電源電壓即使高，資料亦不會產生變化者。專利文獻2的方式係電源電壓越高，對於作為OFF之EPROM的浮動閘極亦容易注入有電荷之故，而EPROM之資料產生變化的問題則明顯化。

使用EPROM之調整電路係目前亦在一部分的領域係被使用，但因有如上述之問題而存在有未被使用之領域。

為了解決上述課題，而在本發明之阻抗分壓電路中，採用以下的構成。

即，作為將第一反相器的輸出連接於可電性寫入之第一非揮發性記憶體的源極，而將第一非揮發性記憶體的汲極連接於第二反相器之輸入，將第二反相器之輸出連接於第二非揮發性記憶體的源極，將第二非揮發性記憶體的汲極連接於第一反相器之輸入，將第二非揮發性記憶體的汲 極作為輸出之半導體記憶電路。

如根據本發明之半導體記憶電路，讀出時之消耗電流僅為洩漏電流之故而非常小。在讀出中，對於EPROM之源極/汲極間加上比較大的電壓情況，係存積電荷於下段的閘極或其他的寄生電容之瞬間，或者抽出所存積之電荷之瞬間的所謂僅遷移狀態時。如遷移狀態結束時，因自動未加上電壓之故，而無需另外控制加上於EPROM之電壓。另外，可得到在保持讀出狀態而持續使用，亦未有錯誤寫入記憶資訊之效果。

1‧‧‧第一反相器

2‧‧‧第一EPROM

3‧‧‧第二反相器

4‧‧‧第二EPROM

5‧‧‧並聯電晶體

6‧‧‧阻抗

7‧‧‧第一OR

8‧‧‧第二OR

9‧‧‧第一N通道電晶體

10‧‧‧第二N通道電晶體

11‧‧‧電容

12‧‧‧二極體

13‧‧‧P通道電晶體

14‧‧‧AND

15‧‧‧反相器

16‧‧‧N通道電晶體

101‧‧‧N型源極

102‧‧‧控制閘極

103‧‧‧浮動閘極

104‧‧‧N型汲極

105‧‧‧Pwell

圖1係本發明之半導體記憶電路

圖2係EPROM之構造剖面圖

圖3係顯示電壓偵測器之構成的概略圖

圖4係使用阻抗分壓電路與EPROM之調整電路之構成圖。

圖5係將EPROM之控制閘極固定於VDD之情況的本發明之半導體記憶電路

圖6係將EPROM之控制閘極連接於源極之情況的本發明之半導體記憶電路

圖7係組裝寫入電路之本發明之半導體記憶電路

圖8係圖7之詳細圖

圖9係組裝電容之本發明之半導體記憶電路

圖10係於圖7組裝電容之本發明之半導體記憶電路

圖11係組裝二極體之本發明之記憶電路

圖12係於與VDD之間組裝P通道電晶體之本發明之記憶電路

圖13係於圖7追加寫入禁止信號的情況之本發明之記憶電路

圖14係組裝與圖7另外方式之寫入電路的情況之本發明之記憶電路

圖15係於圖7組裝阻抗之本發明之記憶電路

圖16係使用P通道之EPROM情況之本發明之半導體記憶電路

圖17係以往之半導體記憶電路

以下，依據圖面加以說明實施例。

〔實施例1〕

圖1係成為本發明之基本的電路。此係將第一反相器1之輸出B連接於第一EPROM2之源極，而將第一EPROM之汲極C連接於第二反相器3之輸入，將第二反相器之輸出D連接於第二EPROM4之源極，將第二EPROM4之汲極A連接於第一反相器1之輸入，將此A作為輸出之半導體記憶電路。

EPROM係為非揮發性記憶體之一種，圖2係EPROM之構造剖面圖。由N型源極101，控制閘極102，浮動閘極103，N型汲極104，Pwel1105所成。

N通道電晶體之情況，一般而言，源極係VSS側，汲極係VDD側。圖1之第一EPROM係因B的電位亦可成為VDD或VSS之故，成為切換源極與汲極者。此係在表示源極時產生有哪個為源極，必須思考其每次電位，說明則變為非常難以理解。因此，在本說明書中無關於電壓，方便上在圖1中作為EPROM的左側為源極，右側為汲極者。也就是，作為第一EPROM2之源極係為B，汲極係為C，第二EPROM4之源極係為D，汲極係為A者。

在以先前技術所述之電壓偵測器之情況，將電源電壓VDD之端子與檢測電壓的端子作為共用，多為由檢測兼電源電壓端子，VSS端子，輸出端子之計3端子所成者。於圖3顯示此電壓偵測器之構成的一例。於檢測兼電源電壓端子與VSS端子間配置阻抗分壓電路，將從此所分壓之電位與基準電位，以比較電路作比較，由反相器將其結果作整形而從輸出端子輸出Hi/Lo之構成。

圖3所示之「阻抗分壓電路+調整電路」係成為圖4所示之構成。更且，圖4記載之EPROM電路則相當於圖1之本發明的半導體記憶電路。與構成阻抗分壓電路之阻抗6並聯地配置有並聯電晶體5，並聯電晶體5之輸入則連接於圖1之電路的輸出A。

經由A的電位而決定並聯電晶體5之ON/OFF。在 此，方便上將電晶體5作為N通道。A的電位為VDD時，因並聯電晶體5則作為ON之故，阻抗6係被加以短路而未作為阻抗而作動。A的電位為VSS時，因電晶體5則作為OFF之故，阻抗6係作為阻抗而作動。如此，經由來自各EPROM電路之輸出A，可改變阻抗分壓電路之分壓比者。以上係將本發明之半導體記憶電路使用於電壓偵測器之阻抗分壓電路的調整情況之實施例。

在以下，對於圖1之半導體記憶電路的動作加以說明。反相器係於VDD側由P通道電晶體，於VSS側由N通道電晶體所構成之一般的構成。EPROM係為N通道型，以寫入存積有電子於浮動閘極而通道成為不易反轉之故，對於寫入前之臨界值VT成為衰減，在寫入後臨界值VT成為增強之一般的情況加以說明。在與臨界值VT提升閘極電壓時，源極與汲極間的通道從OFF切換為ON時之閘極的電壓。在EPROM中係相當於控制閘極之電壓。

在本發明中，2個EPROM之任何一方則呈成為衰減，而另一方則呈為增強地進行寫入。在以下中，方便上，電晶體的VT係作為1V，衰減之EPROM的VT係作為-2V，增強之EPROM的VT係作為2V。在此，電晶體係指構成第一，第二反相器之電晶體與並聯電晶體5之所有。

首先，對於第一EPROM為衰減，第二EPROM為增強時加以說明。

VDD為0V~1V之間係第一EPROM以外的元件係因 VDD則較VT為小之故，位於OFF狀態。A的電位係因第二EPROM作為OFF之故，經由從第二EPROM之汲極/Pwell接合、第一反相器之閘極寄生電容，第二EPROM之汲極至第一反相器之輸入的配線之寄生電容而決定。因有在第二EPROM之汲極/Pwell接合之接合洩漏之故，A係長期而言係安定於VSS。因而，如注意寄生電容呈未成為於VDD側時，A的電位係成為VSS。

VDD為1~2V時，第二EPROM以外係成為呈可作為ON。第二EPROM係因OFF狀態之故，無關於D的電位而A的電位係成為VSS。第一反相器之輸入因為為VSS之故，第一反相器之輸出B係成為VDD。第一EPROM之VT係因為為-2V之故，C的電位係與B的電位成為相等。C的電位係因與B相同而成為VDD之故，第二反相器之輸出D係成為VSS。如此，D與A的電位係相等而成為VSS。

當VDD成為2V以上時，第二EPROM亦成為呈可作為ON。但如上述，第二EPROM之源極與汲極的電位係因相等而為VSS之故，第二EPROM則即使作為ON，VDD為1~2V時未有任何變化。

以上，如敘述，此電路之輸出A係無關於VDD的電壓而成為VSS。

接著，對於第一EPROM為增強，第二EPROM為衰減時加以說明。

VDD為0V~1V之間係僅第二EPROM為ON，而其他 的元件係因VDD則較VT為小之故，位於OFF狀態。第二EPROM雖作為ON，但其前段之第二反相器係因N通道，P通道同時作為OFF之故，A的電位係依存於各種的要素。在此，對於將A具有於輸入之電晶體5而加以考慮。當此電晶體亦作為VT=1V時，VDD則0V~1V時，無關於A的電位而為OFF狀態。因而，VDD為0V~1V之間係無需作多餘考慮。

VDD為1V~2V時，僅第一EPROM為OFF，其他的元件係作為ON。C的電位係經由從第一EPROM之汲極/Pwell接合、第二反相器之閘極寄生電容，第一EPROM之汲極至第二反相器之輸入的配線之寄生電容而決定。因有在第一EPROM之汲極/Pwell接合之接合洩漏之故，C係長期而言係安定於VSS。因而，如注意寄生電容呈未成為於VDD側時，C的電位係成為VSS。

C的電位係因為為VSS之故，第二反相器之輸出D係成為VDD。第二EPROM係因VT為-2V之故，A的電位係相等於D。因而，此電路之輸出A係成為VDD。A的電位係因為為VDD之故，第一反相器之輸出B係成為VSS。

當VDD成為2V以上時，第一EPROM亦成為呈可作為ON。但如上述，第一EPROM之源極與汲極的電位係因相等而為VSS之故，第一EPROM則即使作為ON，VDD為1~2V時未有任何變化。

彙整以上時，第一EPROM則衰減，而第二EPROM 則增強時，電晶體5係經常成為OFF。

第一EPROM則增強，而第二EPROM則衰減時，VDD的電壓則成為不足電晶體的VT時，電晶體5係成為OFF，而VDD的電壓則成為電晶體的VT以上時，電晶體5係成為ON。

如此，經由對於第一EPROM，第二EPROM之任一方進行寫入之時，得到當VDD的電壓則成為VT以上時，自動地讀出有資料，電晶體5作為ON/OFF之電路。

本發明之電路係相當於一種的閂鎖電路，但因與某瞬間讀出保存於EPROM之資料，如閂鎖地保存此資料之專利文獻1之方式完全不同之故，未產生有在專利文獻1產生的課題。

另外，寫入資訊在任何的情況，因亦未於所有的EPROM之源極/汲極間產生有大的電位差之故，未產生有熱載子。也就是未引起寫入。另外，流動於2個EPROM之電流係僅為僅供給電荷於連接有汲極之反相器的閘極電容或其他的寄生電容之電荷部分之故，為流動有固定的電流。在遷移狀態中，因亦只流動有僅供給電荷於此等容量之電流之故，電流值係非常小。如此，從對於EPROM之源極/汲極間未有電位差，而流動的電流亦非常小的情況，未引起有EPROM之資料產生變化者。

在圖1中係從VSS得到EPROM之Pwell電位，但此係因加上有背柵之故，有著將EPROM之Pwell電位作為與各EPROM之源極等電位之情況。在此情況中，得到與 在本實施例所敘述之內容同樣的效果。

在本實施例中，將電晶體的VT作為1V，將衰減的EPROM之VT作為-2V，將增強之EPROM之VT作為2V，但對於此值並無意思而為方便者。

在本實施例中，對於EPROM為N通道之情況已作過說明，但對於將EPROM作為P通道之情況亦為可能。此係因在本實施例，從至此敘述的內容可容易想像之故，省略詳細的說明。

在圖4中，A則直接連結於為了將阻抗6作為短路之並聯電晶體5的輸入，但即使作為其間藉由反相器等之電路而變換信號，以及將並聯電晶體5作為P通道，本專利的本質係亦無變化。

在本實施例中，方便上對於利用於阻抗分壓電路之調整的情況加以說明，但本發明並非限定於此用途者。在此例中，對於作為記憶體元件而使用EPROM之情況加以說明，但本發明係對於可電性寫入之記憶體元件全面而言為有效的電路。

〔實施例2〕

依照圖5而加以說明。圖5係將圖1之EPROM之控制閘極的電位固定為VDD位準之構成。以下中，使用數位的信號0、1加以說明。

VT則衰減的N通道EPROM之作用係前段的輸出為1時，輸出1之情況，前段的輸出為0時，輸出0的情況。 在作用中無需作為OFF。VT則因將衰減的N通道EPROM之控制閘極固定為VDD時，更作為ON之方向之故，成為達成此作用者。

在實施例1所說明之VT則增強的N通道EPROM之作用係一直作為OFF，或者VDD位準則較電晶體的VT為低時作為OFF，而VDD位準則較電晶體之VT為高時作為ON。如將增強的N通道EPROM之VT，作為較電晶體的VT為提高時，即使將控制閘極的電位作為VDD，亦可達成此作用者。

以上，即使將N通道EPROM的控制閘極固定為VDD位準，亦與在實施例1所說明之電路動作同樣的情況做過說明。

前段的反相器輸出1時，對於N通道EPROM係加上背柵。因此，VT則自衰減的N通道EPROM之輸出係為1則稍微鈍挫，也就是輸出較VDD稍微低的電壓。當此N通道EPROM之控制閘極的電壓為高時，更接近於1，也就是成為呈可輸出接近於VDD電位之電位者。

VDD位準成為較電晶體之VT為高而圖1之電路的各配線的電位安定之後，VT則當增強的N通道EPROM作為ON時，圖1的電路係因輸出入則成為1圓之故，電路動作則更安定。

在此實施例中，對於EPROM為N通道之情況已敘述過，但以P通道而構成2個EPROM之情況，在N通道與P通道中，係因動作成為相反之故，由將控制閘極之電位 固定為VSS者，可得到進行同樣動作之電路。此係因可從N通道之EPROM情況容易地想像之故，省略詳細之說明。

〔實施例3〕

依照圖6而加以說明。圖6係將圖1之EPROM之控制閘極連接於各EPROM之源極的構成。

VT則衰減的N通道EPROM之作用係前段的輸出為1時，輸出1之情況，前段的輸出為0時，輸出0的情況。

前段的反相器輸出1時，對於N通道EPROM係加上背柵。因此，VT則自衰減的N通道EPROM之輸出係為1則稍微鈍挫，也就是輸出較VDD稍微低的電壓。當此N通道EPROM之控制閘極的電壓為高時，更接近於1，也就是成為呈可輸出接近於VDD電位之電位者。

前段的反相器輸出0時，對於N通道EPROM係因為加上背柵之故，控制閘極的電位即使為VSS，VT則衰減的N通道EPROM係可直接輸出0者。

如此，了解到VT則衰減的N通道EPROM之控制閘極係如成為與前段之反相器之輸出相同位準即可者。前段的反相器的輸出係連接於N通道EPROM之源極。

在實施例1所說明之VT則增強的N通道EPROM之作用係一直作為OFF，或者VDD位準則較電晶體的VT為低時作為OFF，而VDD位準則較電晶體之VT為高時作為ON。當作為另外的表現時，增強的N通道EPROM 係可表現為至少VDD位準則較電晶體之VT為低時係作為OFF之情況。

前段的反相器則輸出1時，如將增強的N通道EPROM的VT作為較電晶體之VT為高，該EPROM之控制閘極則與源極加以連接時，控制閘極的電位係成為VDD。該EPROM之VT係因較電晶體之VT為大之故，VDD位準則較電晶體之VT為低時，此EPROM係作為OFF。

前段的反相器則輸出0時，當增強的N通道EPROM的控制閘極則與源極加以連接時，控制閘極的電位係成為VSS位準。此時，該EPROM係作為OFF。

如以上，即使將EPROM之控制閘極連接於各EPROM之源極的情況，亦了解到進行與在實施例1所述之構成相同的動作者。

在此實施例中係對於EPROM為N通道之情況做過敘述，但對於以P通道而構成2個EPROM之情況，係因可從上述N通道的EPROM情況容易地想像之故，省略詳細說明。

EPROM之控制閘極的最佳的控制係經由適用之處理或EPROM的特性，而有改變之情況。在實施例2的圖5，實施例3的圖6之說明，敘述過控制閘極之控制的具體例，但除此以外的情況，例如對於未配置控制閘極之情況，僅以寄生電容而控制之情況，將控制閘極連接於汲極的情況，將控制閘極連接於VSS的情況，在資料讀出時 與寫入時而變更控制閘極之電位的情況，組合以上之情況，此等係屬於最佳化之構成，並非失去有本發明之新穎性者。

〔實施例4〕

依照圖7而加以說明。圖7係對於圖1之EPROM電路組裝寫入用的電路之構成。說明經由信號T，U，W而選擇性地加以寫入之情況。以下中，使用數位的信號0、1加以說明。

T=0，U=1，W=1之情況

第一N通道電晶體9與第二N通道電晶體10係成為ON。因而，A與C的電位係VSS，也就是成為0。OR係2個輸入則雙方同為0時，輸出0，而除此以外的輸入時，輸出1的構成。在此，因A=0，T=0之故，第一OR7之輸出係成為0。構成第一反相器之P通道電晶體係作為ON，而構成第一反相器之N通道電晶體係作為OFF。因而，B係成為VDD。C係因為VSS之故，對於第一EPROM2之源極/汲極間係施加有大的電壓而進行寫入。第二OR8之輸入係因U=1之故，第二OR之輸出係成為1，構成第二反相器之P通道電晶體係作為OFF。C係因為0之故，構成第二反相器之N通道電晶體係作為OFF。如此，構成第二反相器之P通道電晶體與N通道電晶體之雙方則作為OFF。因而，對於第二EPROM4之源極/汲極間係成為呈未加上高電壓者，未進行對於第二EPROM 之寫入。

T=1，U=0，W=1之情況

第一N通道電晶體9與第二N通道電晶體10係成為ON。因而，A與C的電位係VSS，也就是成為0。第一OR之輸入係因成為1與0之故，第一OR之輸出係成為1。A係因為0之故，構成第一反相器之P通道電晶體，N通道電晶體之雙方則作為OFF。因此，對於第一EPROM之源極/汲極間係未加上高電壓而未進行有寫入。第二OR之輸入係因成為0與0之故，第二OR之輸出係成為0。構成第二反相器之P通道電晶體係作為ON，N通道電晶體係作為OFF之故，D的電位係成為VDD。A係因為VSS之故，對於第二EPROM之源極/汲極間係施加有大的電壓而進行寫入。

T=0，U=0，W=0之情況

第一N通道電晶體與第二N通道電晶體係作為OFF。第一OR電路之一個輸入之T則因為0之故，第一OR係在輸出1個與輸入A相同位準。第二OR電路之一個輸入之U則因為0之故，第二OR係在輸出1個與輸入C相同位準。因而，此情況，圖5的電路係成為與在實施例1所述之圖1的電路等效。此情況係因為讀出或保持之狀態之故，而藉由阻抗將T，U，W的3配線連接於VSS側時，因對於T，U，W盡可能不放入特別的信號而未產生有寫入之故，信賴性為高。

T=0，U=0，W=0之情況

動作機構係與進行圖1之說明之實施例1相同，但因追加有對於圖1未有之元件之故，由以下驗證動作。

圖8係為了容易了解而將圖7之OR分解為電晶體之詳細圖，作為電路之機能係與圖7完全同等者。OR係將2個N通道電晶體，於VSS側並聯地配置，而將2個P通道電晶體，於VDD側串聯地配置，由反相器而使輸出反轉之構成。OR之1個輸入係連接於N通道電晶體，P通道電晶體之各1個之閘極，OR之另1個的輸入係連接於剩餘之N通道電晶體，P通道電晶體之各1個之閘極。此構造係作為CMOS之OR極為一般的構成。

首先，對於第一EPROM為衰減，第二EPROM為增強時加以說明。

條件係T=U=W=0。因第二EPROM為OFF而第二N通道電晶體亦為OFF之故，A係直接上哪裡均未導通。此情況，由第二EPROM與第二N通道電晶體之N型汲極/Pwell接合洩漏與寄生電容而決定A的電位。因有在汲極/Pwell接合之接合洩漏之故，A係長期而言係安定於VSS。因而，如注意寄生電容呈未成為於VDD側時，A的電位係亦瞬間成為VSS。也就是，A=0。因A=0之故而第一OR電路的輸入係2個同為0。因而，第一OR電路之輸出係為0。第一反相器係因構成之N通道電晶體為OFF，P通道電晶體為ON之故，B=1。因第一EPROM係為ON之故，C=1。因第二EPROM之2個輸入係0與1之故，輸出為1。因構成第二反相器之N通道電晶體係為 ON，而P通道電晶體係為OFF之故，成為D=0。因D=0，A=0之故而對於作為OFF之第二EPROM之源極/汲極間係未加上電壓。因而，VDD則更上升，第二EPROM即使作為ON，狀態亦未有變化。對於第一EPROM為增強，第二EPROM為衰減時，亦為同樣之內容之故而省略。

在此例中，為了簡單而對於第一EPROM敘述時，作為呈對於C與VSS間係配置N通道電晶體，以另外的輸入T而控制構成第一反相器之P通道電晶體之ON/OFF之構成。經由此，作為可將連接於EPROM之VDD側的P通道電晶體與連接於EPROM之VSS側的N通道電晶體雙方作為ON者，賦予大的電壓於EPROM之源極/汲極間而實現寫入。

如作為呈於C與VDD間配置電晶體，以另外的輸入可控制構成第一反相器之N通道電晶體時，成為與上述同樣地，賦予大的電壓於EPROM之源極/汲極間而實現寫入者。此係因可從在本實施例敘述的內容容易地想像之故，省略詳細的說明。

在本實施例中，對於EPROM為N通道之情況已敘述過，但在P通道之情況亦為相同。

〔實施例5〕

依照圖9而加以說明。此係於圖1之電路，附加電容11於C與VSS之間與A與VSS之間的電路。

如在實施例1說明地，例如，第一EPROM之VT為增強而作為OFF之情況，第二反相器之輸入係以二極體洩漏或寄生電容而決定。經由於C與VSS之間設置電容之時，於第一EPROM作為OFF時，C的位準則更確實地成為VSS或接近於VSS之構成。經由此，第二反相器之輸入則更確實地成為0。

第一EPROM之VT則為衰減而作為ON之情況，第一反相器之輸出為1時，C的位準係成為1。此係即使未附加有電容於C與VSS間而亦未有變化。對於A與VSS間的電容亦與上述相同。

上述係EPROM作為OFF之情況，對於此EPROM之汲極則呈成為0地，組合電路之情況加以說明。EPROM則作為OFF之情況，此EPROM之汲極則呈成為1地，組合電路之情況，係成為於C與VDD間，A與VDD間附加電容者。內容係因與上述相同之故，省略詳細說明。

圖10係以寫入用之電路之在圖7與上述相同的目的，附加電容11者。因個別控制構成反相器之N通道與P通道之輸入之故，於各VSS之間附加電容。由此，達成與上述說明內容相同的作用。

［實施例6〕

依照圖11而加以說明。此係於C與VSS間，A與VSS間，相反方向地放入二極體之構成。例如，EPROM作為OFF時，將此汲極作為輸入之反相器的輸入係直接 上未連接於VSS或VDD。因此，儲留於輸入配線之電容或閘極的電容之電荷則不易抽出。此電荷係主要藉由EPROM之N型汲極/Pwell之接合而於Pwell，並且於VSS抽出。

實際作為製品而使用時係有著VDD則急遽掉落，之後，急遽啟動之情況。在如此情況，對於為了恰當地進行動作，有必要抽出隨著此動作而留滯的電荷。由設置二極體於C與VSS間，A與VSS間者，可得到抽出此電荷之速度提昇的較果。

因二極體係連接於相反方向之故，對於EPROM作為ON時之動作係無關係。

上述係EPROM作為OFF之情況，對於此EPROM之汲極則呈成為0地，組合電路之情況加以說明。EPROM則作為OFF之情況，此EPROM之汲極則呈成為1地，組合電路之情況，係成為於C與VDD間，A與VDD間附加二極體於相反方向者。內容係因與上述相同之故，省略詳細說明。

〔實施例7〕

依照圖12而加以說明。此係在圖1的電路中，於VDD與半導體記憶電路之間追加P通道電晶體13者。P通道電晶體係經由X而加以控制。對於寫入或讀出時係在X=0，P通道電晶體係作為呈作為ON。在實際的製品中係經常有對於電源進入有雜訊情況。由設置P通道電晶體於 VDD與半導體記憶電路之間者，可提高雜訊耐性者。

進行寫入，構成本發明之半導體記憶電路之2個EPROM的單方則衰減，而另一方則增強時之動作係如在實施例1所敘述之。但，經常有於進行寫入之前欲進行製品之測定情況。如此情況，當EPROM為N通道時，N通道之EPROM係因一般而言寫入前係為衰減之故，本發明之半導體記憶電路的輸出A係成為不一定。

因此，在寫入前進行測定之情況係將P通道電晶體13作為OFF。如此作為，因A經常成為0之故，成為可進行測定。

〔實施例8〕

EPROM係一般而言在生產者側進行寫入，而流通至消費者以後係未進行寫入之例子為多。因而，當作為呈設置寫入禁止用的電路，經由來自此電路之輸出而控制時，信賴性則更提昇。

依照圖13而加以說明。圖13係對於圖7追加來自寫入禁止用之電路的輸出Z的構成。進入於寫入禁止模式之前係成為Z=1，而當進入於寫入禁止模式時，成為Z=0者。

將圖7之T、U、W與Z作為AND14之輸入，將來自AND14之輸出連接於在圖7之T、U、W之所連接處。藉由反相器15而使Z反轉，將來自將此等與A作為輸入之AND的輸出，作為來自半導體記憶電路的輸出A’。 AND電路係2個輸入則僅1時輸出1，而除此以外時係輸出0之一般的電路。

Z=1時，來自將T、U、W具有於輸入之AND的輸出係成為與T、U、W相同。因而，成為與在先前實施例4說明之寫入相同的動作。也就是，進入於寫入禁止模式之前係成為可寫入。

Z=0時，來自將T、U、W具有於輸入之AND的輸出係無關於T、U、W的值而成為0。如在先前的實施例4所述地，此係因讀出狀態之故而無法寫入。

A’係因輸入有Z的反轉的值於AND之故，Z=1時，A’係無關於A而成為A’=0。此係因意味即使為在寫入之前，而亦決定來自半導體記憶電路之輸出之故，有著於寫入前而可做製品之測定的優點。

Z=0時，A’係成為與A相同。因而，當進入於寫入禁止模式時，A’係因應對於EPROM之寫入，輸出有1或0。

在此係作為進入於寫入禁止模式之前係成為Z=1，而當進入於寫入禁止模式時，成為Z=0之構成，使用圖13而說明過利用方法，但此係方便上之構成。當然與此等相反，進入於寫入禁止模式之前，Z=0，而進入之後Z=1亦可。此情況，電路之構成雖有改變，但此係從圖7至圖13追加之AND或反相器則僅改變於其他邏輯者。對於此變化，因無新穎性而省略說明。

〔實施例9〕

依照圖14而加以說明。此係於構成圖1之反相器1，3與VDD之間追加P通道電晶體13，於反相器1，3與VSS之間追加N通道電晶體16，於EPROM之源極與VSS之間追加N通道電晶體，於EPROM之汲極與VDD之間追加P通道電晶體之構成。反相器1，3與VDD之間的P通道電晶體係輸入信號Q，而反相器1，3與VSS之間的N通道電晶體係輸入以反相器15而使信號Q反轉之信號。

第一EPROM之源極與VSS之間的N通道電晶體係輸入信號R，而第一EPROM之汲極與VDD之間的P通道電晶體係輸入以反相器15而使信號R反轉之信號。

第二EPROM之源極與VSS之間的N通道電晶體係輸入信號S，而第二EPROM之汲極與VDD之間的P通道電晶體係輸入以反相器15而使信號S反轉之信號。

Q=1，R=0，S=1時，反相器1，3係該反相器與VDD之間的P通道電晶體則作為OFF，而該反相器與VSS之間的N通道電晶體則作為OFF。第一EPROM之源極與VSS之間的N通道電晶體，和汲極與VDD之間的P通道電晶體之雙方則作為OFF。第二EPROM之源極與VSS之間的N通道電晶體，和汲極與VDD之間的P通道電晶體之雙方則作為ON。在此狀態中，如加大VDD之電壓時，產生僅寫入於第二EPROM。

Q=1，R=1，S=0時，反相器1，3係該反相器與VDD 之間的P通道電晶體則作為OFF，而該反相器與VSS之間的N通道電晶體則作為OFF。第一EPROM之源極與VSS之間的N通道電晶體，和汲極與VDD之間的P通道電晶體之雙方則作為ON。第二EPROM之源極與VSS之間的N通道電晶體，和汲極與VDD之間的P通道電晶體之雙方則作為OFF。在此狀態中，如加大VDD之電壓時，產生僅寫入於第一EPROM。

Q=R=S=0時，連結2個EPROM之源極與VSS之間之N通道電晶體則作為OFF，而連結EPROM之汲極與VDD之間之P通道電晶體則作為OFF。連結反相器1，3與VSS間之N通道電晶體則作為ON，而連結反相器1，3與VDD間之P通道電晶體則作為ON。此係與在實施例1所述之電路等效。也就是，Q=R=S=0時，成為在實施例1所述之讀出狀態。

切換配置於前述EPROM之源極與VSS間，汲極與VDD間的電晶體的配置，而於EPROM之源極與VDD間配置P通道電晶體，於汲極與VSS間配置N通道電晶體，亦可得到同樣的效果，對於此等係因可從前述容易地推測之故，省略詳細的說明。一般而言，將賦予於源極與汲極之電壓的高低，在寫入與讀出時作為相反時，可得到在寫入中之VT移動變大之效果。

〔實施例10〕

依照圖15而加以說明。此係於圖7追加阻抗之構 成。於EPROM與其下段的電路之輸入之間的A與C配置此阻抗。對於EPROM之源極/汲極間加上比較大的電壓情況，係存積電荷於下段的閘極或其他的寄生電容之瞬間，或者抽出所存積之電荷之瞬間的所謂僅遷移狀態時。特別是電容大的情況係因為下段之閘極電容之故，由在此之前配置阻抗者，抑制在遷移狀態之電壓的峰值。也就是，因抑制瞬間加上於EPROM之源極/汲極間的電壓之故，對於錯誤寫入之信賴性則提昇。

配置如圖15之寫入用之N通道電晶體之情況係在汲極之後配置阻抗者則更可抑制在遷移狀態之電壓的峰值。但於此配置阻抗時，因在寫入時，此阻抗則作為寄生阻抗而作動之故，寫入電壓則其部分變高。或者寫入時間變長。因此，對於欲降低寫入電壓之情況，係寫入時，呈未載置有阻抗地，並非在EPROM之汲極之後，而如圖15在寫入用電晶體之後配置者為佳。對於較寫入電壓，重視讀出時之信賴性之情況係在EPROM之汲極之後配置。此選擇係依存於記憶電路之用途或處理特性。

另外，對於B與D亦配置阻抗時，更可抑制在遷移狀態之電壓的峰值。但對於欲降低寫入電壓之情況，係僅A與C者為佳。理由係與前述相同。

對於圖14之情況係因可未利用反相器1，3而寫入之故，對於A，B，C，D所有加以配置，抑制在遷移狀態之電壓的峰值，亦可降低寫入電壓。在此情況，於EPROM與寫入用電晶體之間配置阻抗時，亦可更抑制在遷移狀態 之電壓的峰值。當配置於寫入用電晶體與反相器1，3之間時，在遷移狀態之電壓的峰值則若干上升，更可以低電壓進行寫入。

對於圖1之情況，係由僅於A與C放入阻抗者，信賴性則提昇。更且，當於A，B，C，D全部配置阻抗時，信賴性則更提昇。內容係因與前述相同之故，省略詳細說明。

〔實施例11〕

依照圖16而加以說明。圖16係將圖1之EPROM作為P通道之情況的圖。動作本身的構成係可從實施例1容易地類推，但因在實施例1中未敘述之現象可積極的利用之故，於以下敘述之。

反相器1，3之輸入係連接於前段之P通道的EPROM之汲極，而汲極係形成為VDD位準之Nwell。因此，EPROM作為關閉之情況，可將反相器的輸入電位作為VDD位準者。具有VDD位準於輸入之反相器的輸出係成為0。

資料之寫入後，也就是構成圖16之電路的2個P通道之EPROM之中，一方的VT則呈成為衰減，而另一方的VT則呈成為增強地進行寫入之後，具有反相器之輸出0於源極之P通道的EPROM之VT則為衰減之情況，此0則成為下段之反相器的輸入，而此反相器之輸出則成為1。具有此等於源極之P通道的EPROM之VT係為增強。

加上於衰減之P通道的EPROM之電位係從上述，源極與汲極則為0，而Nwell則成為VDD位準。此時，在P通道的EPROM中係引起有一般而言稱作能帶間穿隧之現象，注入電子於閘極電極。

P通道的EPROM之情況，一般而言，寫入前為增強，寫入後為衰減。因而，經由此現象，經由寫入後之EPROM而寫入進展於深的方向。此則未在實施例1中敘述，可利用於使用P通道的EPROM之情況的現象。經由此，可實現更有信賴性之EPROM電路。在N通道中雖亦引起稱作此能帶間穿隧之現象，但一般而言，比較於P通道而非常小。

1‧‧‧第一反相器

2‧‧‧第一EPROM

3‧‧‧第二反相器

4‧‧‧第二EPROM

Claims (7)

1. 一種半導體記憶電路，其特徵為將第一反相器的輸出連接於可電性寫入之第一非揮發性記憶體的源極，而將前述第一非揮發性記憶體的汲極連接於第二反相器之輸入，將前述第二反相器之輸出連接於第二非揮發性記憶體的源極，將前述第二非揮發性記憶體的汲極連接於前述第一反相器之輸入，將前述第二非揮發性記憶體的前述汲極作為輸出者。
2. 如申請專利範圍第1項記載之半導體記憶電路，其中，前述第一及第二非揮發性記憶體的控制閘極之電位，固定為VDD位準，或VSS位準者。
3. 如申請專利範圍第1項記載之半導體記憶電路，其中，前述第一及第二非揮發性記憶體的控制閘極，連接於各非揮發性記憶體的源極者。
4. 如申請專利範圍第1項乃至第3項任一項記載之半導體記憶電路，其中，更具有：控制構成前述第一及第二反相器之各個電晶體的動作之電路，和前述第一及第二非揮發性記憶體的輸出，與連接下段之前述反相器之配線，與配置於VSS或VDD之間的電晶體，可將前述第一及第二非揮發性記憶體的汲極，藉由前述電晶體而連接於VSS或VDD者。
5. 如申請專利範圍第1項乃至第3項任一項記載之半導體記憶電路，其中，更且，於前述第一及第二反相器 之至少一方的輸入與VSS或VDD之間，附加電容者。
6. 如申請專利範圍第1項乃至第3項任一項記載之半導體記憶電路，其中，更且，於前述第一及第二反相器之至少一方的輸入與VSS或VDD之間，設置相反方向之PN接合者。
7. 如申請專利範圍第1項乃至第3項任一項記載之半導體記憶電路，其中，於前述第一及第二非揮發性記憶體的前述源極側之配線與前述汲極側之配線之至少一方，串聯地配置阻抗者。