CN101552034A - 抗辐射加固fpga芯片中抗单粒子翻转的存储单元电路 - Google Patents

Abstract

抗辐射加固FPGA芯片中抗单粒子翻转的存储单元电路，包括两个反相器和两个晶体管，两个反相器交叉连接，通过控制两个晶体管的栅极电压和衬底电位来实现对两个晶体管源极端和漏极端的电阻值的调节，两个晶体管源极端和漏极端电阻的阻值不大于50Ω或不小于1,000Ω。反相器设计方面，在现有的由PMOS管和NMOS管构成的电路中加入了电阻，电阻连接在PMOS晶体管和NMOS晶体管的漏极端之间。本发明通过在反相器中加入电阻，实现了存储单元的抗单粒子翻转，并且本发明的存储电路具有噪声小，功耗低和占用面积小，版图和工艺上容易在抗辐射FPGA芯片设计中实现的优点。

Description

抗辐射加固FPGA芯片中抗单粒子翻转的存储单元电路

技术领域

本发明涉及一种存储单元电路，特别是一种在FPGA芯片中实现的可有效防止单粒子翻转效应的存储单元电路。

背景技术

现场可编程逻辑器件(FPGA)已经成为一种众所周知的可以被用户编程来实现特殊逻辑功能的集成电路(IC)。可编程逻辑器件有很多不同的类型，例如，可编程逻辑阵列(PLA)、复杂可编程逻辑器件(CPLD)。有一种可编程逻辑器件叫做现场可编程逻辑阵列(FPGA)，由于其在存储容量、灵活性、开发时间及成本上的优势而受到设计者的欢迎。一个典型的FPGA包括一个可编程逻辑块阵列(CLB)、包围在CLB周围的一圈可编程输入/输出块(IOB)。CLB和IOB由可编程互联资源相连。CLB、IOB和互联资源典型的编程方法是通过下载配置数据码流到内部配置存储器单元，这些配置存储器单元定义CLB、IOB和互联资源是如何被配置的。配置码流是从外部存储器读的，常用的外部存储器有EEPROM、EPROM、PROM等类似的存储器，当然其它类型的存储器也可使用。每一个存储器单元的状态决定了FPGA的功能。

在制造应用于空间中的抗辐射加固SRAM型FPGA时，最关注的问题就是配置存储器CSRAM的可靠性。人造卫星或者其它计算机设备的存储器件有可能工作在极易受辐射影响的环境中。工作在空间环境下，卫星中的存储单元受到高能粒子的撞击，受影响产生辐射感应软错误，通常叫做单粒子翻转(SEU)。沿着一个单高能粒子通过集成电路的路径，产生电子空穴对，特别的如果受影响的是一个存储单元，那么就引起了软错误或者SEU。SEU通常由α粒子(氦核子)、β粒子或者其它电离核子射线撞击集成电路的低电容结点产生，当高能粒子在存储器单元中产生了临界量的电荷，这个存储器的逻辑状态就发生了翻转。SEU效应能改变任何可变存储单元的内容，如果该位内容不仅仅是简单的存储数据，例如在FPGA中它还控制逻辑功能，那么这种翻转会导致毁灭性的后果。随着晶体管沟道长度、栅氧厚度和宽度的减小，SEU的严重性增加。

FPGA中的SRAM可以被作为CSRAM或者USRAM，CSRAM是配置SRAM，常常用来存储FPGA的配置码。它在物理上分布在整个芯片上，散布在FPGA电路的间隙部分。CSRAM控制可编程开关等可编程资源的状态，从而实现不同的逻辑功能，是FPGA芯片可编程特性的来源。配置存储器结构有别于一般静态随机存储器，每一位都同时始终处于工作状态，当CSRAM的值改变时，FPGA芯片所执行的逻辑功能也就随之而改变。CSRAM必须被辐射加固，但是CSRAM数量巨大，有数以百万计的配置码流，导致一般CSRAM占总芯片面积的25％以上，控制85％以上的互联逻辑。

在FPGA中，控制SEU条件的一种方法是三模冗余(TMR)，即利用三组存储器单元和配置逻辑来代替一组，在这三组中至少有两组的结果控制FPGA的操作。但是采用三模冗余技术增加了相当大的成本。

另外，还有一些主要从存储单元的设计着手增加存储器单元SEU弹性的方法。为了提高存储器抗单粒子失效的能力，国外设计了多种存储单元结构。其基本的思想是在被粒子轰击时给受到影响的存储数据单元增加一个适当的反馈回路，以维持存储单元中的存储数据，并且合理设计这些增加的晶体管，使其不影响锁存器的性能。其典型的参考原理如图1所示，存储器单元10是一个带有交叉连接的第一反相器12和第二反相器14组成的锁存器。第一电阻13、第二电阻15分别连接到第一反相器12、第二反相器14的输出端。为了提高存储单元抗SEU能力，第一电阻13、第二电阻15各自阻值约为1MΩ。正常工作时，假设第二反相器14的漏端存储为高电平“1”，第一反相器12的漏端存储为“0”。当发生单粒子翻转时，假设重粒子撞击在第二反相器14的截止管的漏端，会使该晶体管存储的“1”电平发生放电，逻辑电平变为“0”，此时有两种可能：第一种情况是第二反相器14受到重粒子的撞击以后出现的电流会很快的耗散掉，第二反相器14发生的逻辑电平改变还没有来得及经过第一反相器12传输到第二反相器14的输入端，使反相器的逻辑电平的改变加强，这样就不会发生单粒子翻转。另一种情况是反相器14受到重粒子的撞击以后产生的电流需要持续一段时间，第二反相器14发生逻辑翻转后的信号很快经过第一反相器12传输到第二反相器14的输入端，加强了信号的改变，就会发生单粒子翻转。本电路在两个反相器之间加电阻就是为了增加两个反相器之间的RC延迟，增强存储单元的抗单粒子翻转的能力。但是由于随着集成电路规模的提高，特别是在FPGA中有大量的存储单元，存储单元的面积占到整个FPGA芯片25％以上，用CMOS工艺实现电阻占用面积大，而且精度不高，同时会降低存储单元写的速度。

为了克服图1所示电路中存在的上述缺点，美国专利US6735110B1，名称为MEMEORY CELLS ENHANCED FOR RESISITANCE TO SINGLEEVEVT UPSET的公开了一种抗SEU存储单元电路，分别如图2、图3和图4所示，图2和图3中用第一晶体管103和第二晶体管104替代图1中第二电阻15和第一电阻13的实现方式，同时，反相器采用常规的PMOS管和NMOS管的搭建方式，需要调节第一晶体管103和第二晶体管104的源极端和漏极端之间电阻的阻值不大于1000Ω或不小于100,000Ω，才能实现抗单粒子翻转的能力。因此，需要的PMOS管的宽长比大，在FPGA芯片中很难实现，而且电阻噪声和功耗比较大，所以不能满足空间环境中抗辐射FPGA芯片需要。图4中，又提出另一种可供选择的结构，用第一电感143和第二电感144替代图1中第二电阻15和第一电阻13的实现方式，电感通过限制单粒子翻转引起的瞬态电流脉冲，来增强图4所示电路的抗单粒子翻转的能力，但是由于采用CMOS工艺制作电感相对比较困难，因此该种电路在工程上很少采用。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供了一种面积小、噪声性能好、功耗低、工艺上更容易实现的抗辐射加固FPGA芯片中抗单粒子翻转的存储单元电路。

本发明的技术解决方案是：抗辐射加固FPGA芯片中抗单粒子翻转的存储单元电路，包括第一反相器、第二反相器、第一晶体管和第二晶体管，第一晶体管的源极端和漏极端中的一端连接至第一反相器的输出端，另一端连接至第二反相器的输入端；第二晶体管的源极端和漏极端中的一端连接至第一反相器的输入端，另一端连接至第二反相器的输出端；第一反相器的输入端和第二反相器的输入端作为存储单元电路的数据输入输出端口，第一晶体管和第二晶体管通过栅极端电压偏置和衬底电位控制实现存储单元电路的抗单粒子翻转，所述的第一反相器包括第一PMOS晶体管、第一NMOS晶体管和第一电阻，第一PMOS晶体管的源极端接电源，第一PMOS晶体管的漏极端和第一电阻的一端相连，第一电阻的另一端接第一NMOS晶体管的漏极端，第一电阻的任意一端均可作为第一反相器的输出端，第一NMOS晶体管的源极端接地，第一PMOS晶体管的栅极端和第一NMOS晶体管的栅极端相连作为第一反相器的输入端，所述的第一电阻的阻值比第一PMOS晶体管的源极端和漏极端之间电阻的阻值至少大一个数量级；所述的第二反相器包括第二PMOS晶体管、第二NMOS晶体管和第二电阻，第二PMOS晶体管的源极端接电源，第二PMOS晶体管的漏极端和第二电阻的一端相连，第二电阻的另一端接第二NMOS晶体管的漏极端，第二电阻的任意一端均可作为第二反相器的输出端，但选取位置应与第一电阻相同，第二NMOS晶体管的源极端接地，第二PMOS晶体管的栅极端和第二NMOS晶体管的栅极端相连作为第二反相器的输入端，所述的第二电阻的阻值比第二PMOS晶体管的源极端和漏极端之间电阻的阻值至少大一个数量级。

所述的第一电阻或第二电阻的阻值范围为500Ω～2000Ω。

所述的第一晶体管或第二晶体管为PMOS晶体管。

所述的第一晶体管或第二晶体管的衬底处于浮空状态或接偏置电压源。

所述的第一晶体管的栅极端和第二晶体管的栅极端进行栅极端电压偏置控制时应满足第一晶体管或第二晶体管的源极端和漏极端之间电阻的阻值不大于50Ω或不小于1,000Ω。

本发明与现有技术相比的优点在于：

1、本发明存储单元电路把第一晶体管和第二晶体管分别连接在第一反相器和第二反相器输入输出之间，第一电阻和第二电阻分别连在第一反相器和第二反相器中PMOS晶体管和NMOS晶体管的漏极端之间，该电路一方面可以通过调节第一反相器和第二反相器之间的第一晶体管和第二晶体管栅极电压和衬底偏置，从而调节第一晶体管和第二晶体管的源极端和漏极端之间电阻的大小，只需要把第一晶体管和第二晶体管的源极端和漏极端之间电阻调节在阻值不大于50Ω或不小于1,000Ω就可以实现抗单粒子翻转的能力，不需要很大尺寸的晶体管，节省面积，而且降低了静态功耗。另一方面由于在第一反相器和第二反相器的单粒子翻转敏感区域分别加入了第一电阻和第二电阻，增加了存储单元受到重粒子撞击以后的引起的电流脉冲时间，从而增强了抗单粒子翻转的能力。同时，由于第一电阻的电阻值比第一反相器的PMOS晶体管的源漏电阻值大，第二电阻的电阻值比第二反相器的PMOS晶体管的源漏电阻值大，而通过PMOS晶体管必定会产生压降，所以在第一反相器和第二反相器的输入端的电压一定不会被拉到电源电压，提高存储单元N+扩散区的抗单粒子翻转能力；

2、第一电阻或第二电阻的阻值范围为500Ω～2000Ω，可提高存储单元抗单粒子翻转的能力，有效降低噪声，减小功耗和占用面积，而且版图和工艺上更容易在FPGA芯片设计中实现；

3、本发明存储单元电路中，第一晶体管和第二晶体管采用PMOS晶体管，容易在FPGA芯片中实现大电阻，降低了成本；

4、本发明存储单元电路中，第一晶体管和第二晶体管的衬底处于浮空状态或接偏置电压源，可以方便的调节第一晶体管和第二晶体管的源极端和漏极端之间的电阻值；

5、本发明存储单元电路中，写数据时第一晶体管和第二晶体管可以实现不大于50Ω的电阻，提高了存储单元写数据的速度；在存储单元读数据或者不读也不写数据时，第一晶体管和第二晶体管可以实现不低于1,000Ω的高电阻，进一步提高存储单元抗单粒子翻转的性能。

附图说明

图1为抗单粒子翻转电路的参考原理图；

图2为现有的第一种FPGA芯片中抗单粒子翻转的存储电路设计原理图；

图3为现有的第二种FPGA芯片中抗单粒子翻转的存储电路设计原理图；

图4为现有的第三种FPGA芯片中抗单粒子翻转的存储电路设计原理图；

图5为本发明FPGA芯片中抗单粒子翻转的存储电路设计一种原理图；

图6为本发明FPGA芯片中抗单粒子翻转的存储电路设计另一种原理图。

具体实施方式

如图5所示，为本发明FPGA芯片中抗单粒子翻转的存储电路设计原理图。图5所示电路图是经过改进的辐射加固CMOS SRAM存储器单元，包括第一反相器501、第二反相器502、第一晶体管503和第二晶体管504，第一晶体管503的源极端和漏极端中的一端连接至第一反相器501的输出端505，另一端连接至第二反相器502的输入端506；第二晶体管504的源极端和漏极端中的一端连接至第一反相器501的输入端508，另一端连接至第二反相器502的输出端507；第一反相器501的输入端508和第二反相器502的输入端506作为存储单元电路的数据输入输出端口，第一晶体管503和第二晶体管504通过栅极端电压偏置和衬底电位控制实现存储单元电路的抗单粒子翻转，交叉耦合的第一反相器501和第二反相器502之间的电阻由第一晶体管503和第二晶体管504形成，第一晶体管503或第二晶体管504均为PMOS晶体管，且其衬底处于浮空状态或接偏置电压源。通过调节衬底电位，调节晶体管的阈值电压，从而也可以调节第一晶体管503或第二晶体管504的源极端和漏极端之间的电阻值。

与传统的电路设计相比，本发明在反相器电路中加入了电阻，如图5所示，第一反相器501包括第一PMOS晶体管510、第一NMOS晶体管511和第一电阻514，第一PMOS晶体管510的源极端接电源，漏极端和第一电阻514的一端相连作为第一反相器501的输出端505，第一电阻514的另一端接第一NMOS晶体管511的漏极端516，第一NMOS晶体管511的源极端接地，第一PMOS晶体管510的栅极端和第一NMOS晶体管511的栅极端相连作为第一反相器501的输入端508。同理第二反相器502中，第二PMOS晶体管512的源极端接电源，漏极端和第二电阻515的一端相连作为第二反相器502的输出端507，第二电阻515的另一端接第二NMOS晶体管513的漏极端517，第二NMOS晶体管513的源极端接地，第二PMOS晶体管512的栅极端和第二NMOS晶体管513的栅极端相连作为第二反相器502的输入端506。第一电阻514和第二电阻515增加了存储单元受到重粒子撞击以后的引起的电流脉冲传输时间，从而增强了抗单粒子翻转的能力。

存储器的单粒子翻转和存储器敏感区域的面积大小，工艺水平、临界电荷的大小以及撞击存储器的重粒子的能量大小密切相关。本发明通过调用SPICE模型库，建立重粒子撞击存储器的信号模型，对存储器的单粒子翻转效应进行的仿真，经过仿真和单粒子翻转试验，综合优化第一晶体管503和第二晶体管504的尺寸和第一反相器501中的第一电阻514和第二反相器502中的第二电阻515的电阻值。实验数据表明，当第一晶体管503和第二晶体管504阻值不大于50Ω或者不小于1000Ω，第一电阻514和第二电阻515的电阻值范围在500Ω～2000Ω之间，同时保证第一电阻514和第二电阻515的电阻值比第一PMOS晶体管510和第二PMOS晶体管512的源漏电阻值大至少一个数量级(10倍)时，就可以有效的提高本发明存储单元的抗单粒子翻转能力，特别是当第一晶体管503和第二晶体管504的阻值为50Ω或1000Ω时，第一电阻514和第二电阻515的电阻值为800Ω时，本发明的存储单元抗单粒子翻转的能力最强。当采用上述电阻值时，第一晶体管503、第二晶体管504、第一电阻514和第二电阻515的尺寸在FPGA芯片中的版图布局中可以很容易的实现。另外，在写数据时，第一晶体管503和第二晶体管504采用不大于50Ω的电阻，可提高存储单元写数据的速度；在存储单元读数据或者不读也不写数据的时候，第一晶体管503和第二晶体管504采用不低于1,000Ω的高电阻，可以提高存储单元抗单粒子翻转的能力。

带电粒子在节点516和517击中N+扩散区时，如果有一个点的电压是VDD，该点的电压被拉到地电位。第一电阻514或者第二电阻515的电阻值决定把击中的点的电压拉到地的电流的大小。由于第一电阻514和第二电阻515的电阻值比第一PMOS晶体管510和第二PMOS晶体管512的源极端和漏极端电阻值大，通过第一PMOS晶体管510和第二PMOS晶体管512在节点508和506没有合适的压降能够使该点电压被拉到VDD。第一电阻514和第二电阻515可以设置比第一PMOS晶体管510和第二PMOS晶体管512的源极端和漏极端之间电阻的阻值至少大一个数量级(10倍)来阻止在节点508和506上任何可能的压降。相反的，第一电阻514和第二电阻515的电阻值可以设置在比较低的范围内，仅仅保持节点508和506的电压高于第一反相器501和第二反相器502的开关阈值电压。第一电阻514和第二电阻515提高了N+扩散区的抗单粒子翻转的能力。

如果第一PMOS晶体管510或者第二PMOS晶体管512中的一个或者两个被粒子击中，第一反相器501或/和第二反相器502的输出端的逻辑状态发生改变，由于在第一反相器501和第二反相器502之间加入第一晶体管503和第二晶体管504，并且在上述两个反相器内的P沟道晶体管和N沟道晶体管之间加了第一电阻514和第二电阻515，使得存储器的逻辑状态可以恢复至原来的状态。第一电阻514和第二电阻515可以阻止击中N+扩散区时在第一反相器的输入端508和第二反相器的输入端506的压降，增加响应P+扩散区被击中后的RC延迟时间，因此当SEU传输引起电压改变时，增加了由当前状态恢复为原来逻辑状态的时间。

同理，当第一NMOS晶体管511或者第二NMOS晶体管513中的一个或者两个被粒子击中时，第一电阻514和第二电阻515也可以提供电阻势垒，用以限制由于粒子击中第一NMOS晶体管511或者第二NMOS晶体管513时在第一反相器的输入端508和第二反相器的输入端506的压降，提高存储单元抗单粒子翻转能力。

图6是本发明的另一种实现方式，参照图5，图6中仅是第一电阻514和第二电阻515的放置位置发生了变化，从而造成了第一反相器501和第二反相器502的输出端产生变化。因为在图6中第一反相器501的第一PMOS晶体管的漏极端516和第二反相器502的第二PMOS晶体管的漏极端517也是单粒子翻转的敏感区域，在原理上是通过保护该敏感区域，来增强电路的抗单粒子翻转的能力。需要说明的是，除了放置位置的变化之外，图6中对第一电阻514和第二电阻515的要求与图5中并无区别。

本发明说明书中未作详细描述的内容属本领域专业技术人员的公知技术。

Claims (10)

1、抗辐射加固FPGA芯片中抗单粒子翻转的存储单元电路，包括第一反相器(501)、第二反相器(502)、第一晶体管(503)和第二晶体管(504)，第一晶体管(503)的源极端和漏极端中的一端连接至第一反相器(501)的输出端(505)，另一端连接至第二反相器(502)的输入端(506)；第二晶体管(504)的源极端和漏极端中的一端连接至第一反相器(501)的输入端(508)，另一端连接至第二反相器(502)的输出端(507)；第一反相器(501)的输入端(508)和第二反相器(502)的输入端(506)作为存储单元电路的数据输入输出端口，第一晶体管(503)和第二晶体管(504)通过栅极端电压偏置和衬底电位控制实现存储单元电路的抗单粒子翻转，其特征在于：所述的第一反相器(501)包括第一PMOS晶体管(510)、第一NMOS晶体管(511)和第一电阻(514)，第一PMOS晶体管(510)的源极端接电源，第一PMOS晶体管(510)的漏极端和第一电阻(514)的一端相连作为第一反相器(501)的输出端(505)，第一电阻(514)的另一端接第一NMOS晶体管(511)的漏极端(516)，第一NMOS晶体管(511)的源极端接地，第一PMOS晶体管(510)的栅极端和第一NMOS晶体管(511)的栅极端相连作为第一反相器(501)的输入端(508)，所述的第一电阻(514)的阻值比第一PMOS晶体管(510)的源极端和漏极端之间电阻的阻值至少大一个数量级；所述的第二反相器(502)包括第二PMOS晶体管(512)、第二NMOS晶体管(513)和第二电阻(515)，第二PMOS晶体管(512)的源极端接电源，第二PMOS晶体管(512)的漏极端和第二电阻(515)的一端相连作为第二反相器(502)的输出端(507)，第二电阻(515)的另一端接第二NMOS晶体管(513)的漏极端(517)，第二NMOS晶体管(513)的源极端接地，第二PMOS晶体管(512)的栅极端和第二NMOS晶体管(513)的栅极端相连作为第二反相器(502)的输入端(506)，所述的第二电阻(515)的阻值比第二PMOS晶体管(512)的源极端和漏极端之间电阻的阻值至少大一个数量级。

2、根据权利要求1所述的抗辐射加固FPGA芯片中抗单粒子翻转的存储单元电路，其特征在于：所述的第一电阻(514)或第二电阻(515)的阻值范围为500Ω～2000Ω。

3、根据权利要求1或2所述的抗辐射加固FPGA芯片中抗单粒子翻转的存储单元电路，其特征在于：所述的第一晶体管(503)或第二晶体管(504)为PMOS晶体管。

4、根据权利要求1或2所述的抗辐射加固FPGA芯片中抗单粒子翻转的存储单元电路，其特征在于：所述的第一晶体管(503)或第二晶体管(504)的衬底处于浮空状态或接偏置电压源。

5、根据权利要求1或2所述的抗辐射加固FPGA芯片中抗单粒子翻转的存储单元电路，其特征在于：所述的第一晶体管(503)的栅极端和第二晶体管(504)的栅极端进行栅极端电压偏置控制时应满足第一晶体管(503)或第二晶体管(504)的源极端和漏极端之间电阻的阻值不大于50Ω或不小于1,000Ω。

6、抗辐射加固FPGA芯片中抗单粒子翻转的存储单元电路，包括第一反相器(501)、第二反相器(502)、第一晶体管(503)和第二晶体管(504)，第一晶体管(503)的源极端和漏极端中的一端连接至第一反相器(501)的输出端(505)，另一端连接至第二反相器(502)的输入端(506)；第二晶体管(504)的源极端和漏极端中的一端连接至第一反相器(501)的输入端(508)，另一端连接至第二反相器(502)的输出端(507)；第一反相器(501)的输入端(508)和第二反相器(502)的输入端(506)作为存储单元电路的数据输入输出端口，第一晶体管(503)和第二晶体管(504)通过栅极端电压偏置和衬底电位控制实现存储单元电路的抗单粒子翻转，其特征在于：所述的第一反相器(501)包括第一PMOS晶体管(510)、第一NMOS晶体管(511)和第一电阻(514)，第一PMOS晶体管(510)的源极端接电源，第一PMOS晶体管(510)的漏极端和第一电阻(514)的一端相连，第一电阻(514)的另一端接第一NMOS晶体管(511)的漏极端(516)并作为第一反相器(501)的输出端(505)，第一NMOS晶体管(511)的源极端接地，第一PMOS晶体管(510)的栅极端和第一NMOS晶体管(511)的栅极端相连作为第一反相器(501)的输入端(508)，所述的第一电阻(514)的阻值比第一PMOS晶体管(510)的源极端和漏极端之间电阻的阻值至少大一个数量级；所述的第二反相器(502)包括第二PMOS晶体管(512)、第二NMOS晶体管(513)和第二电阻(515)，第二PMOS晶体管(512)的源极端接电源，第二PMOS晶体管(512)的漏极端和第二电阻(515)的一端相连，第二电阻(515)的另一端接第二NMOS晶体管(513)的漏极端(517)并作为第二反相器(502)的输出端(507)，第二NMOS晶体管(513)的源极端接地，第二PMOS晶体管(512)的栅极端和第二NMOS晶体管(513)的栅极端相连作为第二反相器(502)的输入端(506)，所述的第二电阻(515)的阻值比第二PMOS晶体管(512)的源极端和漏极端之间电阻的阻值至少大一个数量级。

7、根据权利要求6所述的抗辐射加固FPGA芯片中抗单粒子翻转的存储单元电路，其特征在于：所述的第一电阻(514)或第二电阻(515)的阻值范围为500Ω～2000Ω。

8、根据权利要求6或7所述的抗辐射加固FPGA芯片中抗单粒子翻转的存储单元电路，其特征在于：所述的第一晶体管(503)或第二晶体管(504)为PMOS晶体管。

9、根据权利要求6或7所述的抗辐射加固FPGA芯片中抗单粒子翻转的存储单元电路，其特征在于：所述的第一晶体管(503)或第二晶体管(504)的衬底处于浮空状态或接偏置电压源。

10、根据权利要求6或7所述的抗辐射加固FPGA芯片中抗单粒子翻转的存储单元电路，其特征在于：所述的第一晶体管(503)的栅极端和第二晶体管(504)的栅极端进行栅极端电压偏置控制时应满足第一晶体管(503)或第二晶体管(504)的源极端和漏极端之间电阻的阻值不大于50Ω或不小于1,000Ω。

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