KR20180113615A - 워드라인 조정 방식 - Google Patents

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KR20180113615A
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Abstract

메모리, 및 메모리를 동작시키기 위한 방법이 제공된다. 메모리는, 트랜지스터를 갖는 메모리 셀, 및 메모리 셀에 커플링되는 워드라인에 출력을 제공하는 워드라인 드라이버를 포함한다. 워드라인 드라이버는, 트랜지스터의 파라미터를 보상하기 위해 워드라인의 전압 레벨을 조정한다. 방법은, 트랜지스터를 갖는 메모리 셀에 액세스하기 위해 워드라인 전압을 어써팅하는 단계, 및 트랜지스터의 파라미터를 보상하기 위해 워드라인 전압을 조정하는 단계를 포함한다. 다른 메모리가 제공된다. 메모리는, 메모리 셀, 및 메모리 셀에 커플링되는 워드라인에 출력을 제공하는 워드라인 드라이버를 포함한다. 워드라인 드라이버는, 워드라인의 피드백에 기반하여 워드라인의 전압 레벨을 조정한다.

Description

워드라인 조정 방식
[0001] 본 출원은, "WORDLINE ADJUSTMENT SCHEME"이라는 명칭으로 2016년 3월 30일자로 출원된 미국 특허 출원 제15/085,942호를 우선권으로 주장하며, 상기 미국 특허 출원은 그 전체가 인용에 의해 본원에 명백히 포함된다.
[0002] 본 개시내용은 일반적으로 전자 회로들에 관한 것으로, 더 상세하게는, 개선된 워드라인 조정 방식(wordline adjustment scheme)을 갖는 메모리에 관한 것이다.
[0003] 메모리는 무선 통신 디바이스들에 필수적인 컴포넌트이다. 예컨대, 메모리는, 셀 폰에서 애플리케이션 프로세서의 부분으로서 포함될 수 있다. 이러한 무선 통신 디바이스들에서 더 많은 프로세싱 능력에 대한 요구들이 계속 증가함에 따라, 낮은 전력 소모가 일반적인 설계 요건이 되었다. 그러한 디바이스들에서 전력 소모를 감소시키기 위해, 현재 다양한 기법들이 이용된다. 하나의 그러한 기법은, 메모리들의 동작 전압을 감소시키는 것을 수반한다.
[0004] 그러나, 낮은 전압으로 메모리들을 동작시키는 것은, SNM(static noise margin) 문제를 악화시킬 수 있다. SNM은, 메모리 셀이 저장된 데이터를 교란(disturb)시키지 않으면서 견딜 수 있는 전압 잡음의 최대량인 것으로 이해된다. 따라서, 최소 동작 전압은 SNM에 의해 제한될 수 있다. 따라서, 하나의 설계 난제는, 보다 더 낮은 메모리 동작 전압을 허용하기 위해 SNM 문제를 해결하는 것이다.
[0005] 메모리의 양상들이 개시된다. 메모리는, 트랜지스터를 갖는 메모리 셀, 및 메모리 셀에 커플링되는 워드라인에 출력을 제공하는 워드라인 드라이버를 포함한다. 워드라인 드라이버는, 트랜지스터의 파라미터를 보상하기 위해 워드라인의 전압 레벨을 조정하도록 구성된다.
[0006] 메모리를 동작시키는 양상들이 개시되며, 방법은, 트랜지스터를 갖는 메모리 셀에 액세스하기 위해 워드라인 전압을 어써팅(assert)하는 단계, 및 트랜지스터의 파라미터를 보상하기 위해 워드라인 전압을 조정하는 단계를 포함한다.
[0007] 메모리의 추가적인 양상들이 개시된다. 메모리는, 메모리 셀, 및 메모리 셀에 커플링되는 워드라인에 출력을 제공하는 워드라인 드라이버를 포함한다. 워드라인 드라이버는, 워드라인의 피드백에 기반하여 워드라인의 전압 레벨을 조정하도록 구성된다.
[0008] 다음의 상세한 설명으로부터 장치 및 방법들의 다른 양상들이 당업자들에게 용이하게 명백해질 것이며, 여기서, 장치 및 방법들의 다양한 양상들은 예시로서 도시되고 설명된다는 것이 이해된다. 인식될 바와 같이, 이러한 양상들은 다른 형태들 및 상이한 형태들로 구현될 수 있으며, 이들의 몇몇 세부사항들은 다양한 다른 측면들에서 수정이 가능하다. 따라서, 도면들 및 상세한 설명은 제한적인 것으로서가 아닌 사실상 예시적인 것으로서 간주되어야 한다.
[0009] 이제, 장치 및 방법들의 다양한 양상들이, 첨부된 도면들을 참조하여 제한으로서가 아니라 예로서 상세한 설명에 제시될 것이다.
[0010] 도 1은, 메모리의 예시적인 실시예의 블록도이다.
[0011] 도 2는, 도 1의 메모리를 포함하는 애플리케이션 프로세서의 예시적인 실시예의 블록도이다.
[0012] 도 3은, SRAM에 대한 메모리 셀의 예시적인 실시예의 개략도이다.
[0013] 도 4는, SRAM의 예시적인 실시예의 기능 블록도이다.
[0014] 도 5는, 워드라인의 전압 레벨을 출력 및 조정하는 기입 드라이버의 예시적인 실시예의 회로도이다.
[0015] 도 6은, 메모리 셀의 트랜지스터의 파라미터의 상이한 경우들에 대한 워드라인 전압 레벨들의 도면이다.
[0016] 도 7은, 예시적인 트랜지스터의 물리적 구현의 사시도이다.
[0017] 도 8은, 도 4의 SRAM의 동작들의 흐름도이다.
[0018] 첨부된 도면들과 관련하여 아래에 기재되는 상세한 설명은, 본 발명의 다양한 예시적인 실시예들의 설명으로서 의도되며, 본 발명이 실시될 수 있는 유일한 실시예들만을 표현하도록 의도되지 않는다. 상세한 설명은 본 발명의 철저한 이해를 제공하려는 목적으로 특정 세부사항들을 포함한다. 그러나, 본 발명이 이러한 특정 세부사항들 없이도 실시될 수 있다는 것은 당업자들에게 명백할 것이다. 일부 예시들에서, 본 발명의 개념들을 불명료하게 하는 것을 피하기 위해, 잘 알려진 구조들 및 컴포넌트들은 블록도 형태로 도시된다. 두문자어들 및 다른 설명적 용어들은 단지 편의상 그리고 명확성을 위해 사용될 수 있고, 본 발명의 범위를 제한하도록 의도되지 않는다.
[0019] 본 개시내용 전반에 걸쳐 제시되는 다양한 메모리들 및 메모리로부터 판독하고 그리고/또는 메모리에 기입하기 위한 방법들이 다양한 장치들 내에 포함될 수 있다. 예로서, 본원에 개시된 메모리들의 다양한 양상들은, 독립형(stand-alone) 메모리로서 또는 독립형 메모리에서 구현될 수 있다. 그러한 양상들은 또한, 임의의 집적 회로(IC) 또는 시스템, 또는 집적 회로 또는 시스템의 임의의 부분(예컨대, 집적 회로 또는 집적 회로의 부분에 상주하는 모듈들, 컴포넌트들, 회로들 등), 또는 임의의 중간 제품에 포함될 수 있고, 여기서, 집적 회로 또는 시스템은, 다른 집적 회로들 또는 시스템들(예컨대, 비디오 카드, 마더보드 등) 또는 임의의 최종 제품(예컨대, 모바일 폰, PDA(personal digital assistant), 데스크톱 컴퓨터, 랩톱 컴퓨터, 팜-사이즈(palm-sized) 컴퓨터, 태블릿 컴퓨터, 워크 스테이션, 게임 콘솔, 미디어 플레이어, 컴퓨터 기반 시뮬레이터들, 랩톱들을 위한 무선 통신 부착장치들(attachments) 등)과 결합된다. 본원에 개시된 방법들의 다양한 양상들은 유사하게, 독립형 메모리에서 구현되거나 임의의 집적 회로 또는 시스템, 또는 집적 회로 또는 시스템의 임의의 부분, 또는 임의의 중간 제품 또는 최종 제품, 또는 임의의 단계, 프로세스, 알고리즘 등, 또는 그러한 독립형 메모리, 집적 회로 또는 시스템(또는 그의 부분), 중간 제품 또는 최종 제품에 의해 수행되는 이들의 임의의 조합에 포함될 수 있다.
[0020] "예시적인"이라는 단어는, 예, 예증 또는 예시로서 기능하는 것을 의미하도록 본원에서 사용된다. "예시적인" 것으로서 본원에 설명된 어떠한 실시예도 다른 실시예들에 비해 바람직하거나 또는 유리한 것으로 해석될 필요는 없다. 마찬가지로, 장치 또는 방법의 "실시예"라는 용어는, 본 발명의 모든 실시예들이 설명된 컴포넌트들, 구조, 특징들, 기능성, 프로세스들, 이점들, 이득들, 또는 동작 모드들을 포함하는 것을 요구하지 않는다.
[0021] "연결된", "커플링된"이라는 용어들 또는 이들의 임의의 변형은, 2개 이상의 엘리먼트들 사이의 직접 또는 간접의 임의의 연결 또는 커플링을 의미하고, 함께 "연결된" 또는 "커플링된" 2개의 엘리먼트들 사이의 하나 이상의 중간 엘리먼트들의 존재를 포괄할 수 있다. 엘리먼트들 사이의 커플링 또는 연결은 물리적이거나, 논리적이거나, 또는 이들의 조합일 수 있다. 본원에서 사용되는 바와 같이, 2개의 엘리먼트들은, 몇몇 비-제한적이고 비-포괄적인 예들로서, 하나 이상의 와이어들, 케이블들, 및/또는 인쇄 전기 연결들의 사용에 의해서뿐만 아니라, 전자기 에너지, 이를테면 라디오 주파수 영역, 마이크로파 영역, 및 광학(가시적 및 비가시적 둘 모두) 영역의 파장들을 갖는 전자기 에너지의 사용에 의해 함께 "연결된" 또는 "커플링된" 것으로 간주될 수 있다.
[0022] "제1", "제2" 등과 같은 지정을 사용하는 본원에서의 엘리먼트에 대한 임의의 참조는 일반적으로, 그러한 엘리먼트들의 양 또는 순서를 제한하지 않는다. 오히려, 이러한 지정들은 2개 또는 그 초과의 엘리먼트들 또는 엘리먼트의 인스턴스(instance)들 간을 구별하는 편리한 방법으로써 본원에서 사용된다. 따라서, 제1 및 제2 엘리먼트들에 대한 참조는, 오직 2개의 엘리먼트들만이 이용될 수 있거나 또는 제1 엘리먼트가 제2 엘리먼트에 선행해야 한다는 것을 의미하지 않는다.
[0023] 본원에서 사용되는 바와 같이, 맥락이 명확하게 달리 표시하지 않으면, 단수 형태들은 복수 형태들을 또한 포함하도록 의도된다. 추가로, "구비하다", "구비하는", "포함하다" 및/또는 "포함하는"이라는 용어들이 본원에서 사용된 경우, 나타낸 특성들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 특정할 뿐, 하나 이상의 다른 특성들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 이들의 그룹들의 존재 또는 부가를 배제하지 않는다는 것이 이해될 것이다.
[0024] 메모리의 다양한 양상들이 이제 정적 랜덤 액세스 메모리(SRAM)의 맥락에서 제시될 것이다. SRAM은, 데이터를 리테이닝(retain)하기 위해 전력을 요구하는 휘발성 메모리이다. 그러나, 당업자들이 용이하게 인식할 바와 같이, 그러한 양상들은 다른 메모리들 및/또는 회로 구성들로 확장될 수 있다. 따라서, SRAM에 대한 모든 참조들은, 메모리의 예시적인 양상들을, 그러한 양상들이 광범위한 애플리케이션들로 확장될 수 있다라는 점을 포함해서 단지 예시하도록 의도된다. 일부 예들에서, 설명된 SRAM은, 다른 집적 회로(IC) 블록들, 이를테면, 프로세서들과 함께 기판 상에 임베딩(embed)될 수 있다. 임베딩된 SRAM의 하나의 그러한 예는, 무선 통신 애플리케이션들을 위한 애플리케이션 프로세서이다.
[0025] 도 1은, 메모리(100)의 예시적인 실시예의 블록도이다. 메모리(100)는, 주변(peripheral) 회로들이 데이터(예컨대, 프로그램 명령들 및 명령에 의해 동작되는 데이터)를 기입 및 판독하기 위한 매체를 제공한다. 이후에 사용되는 바와 같이, "데이터"라는 용어는 프로그램 명령들, 데이터, 및 메모리(100)에 저장될 수 있는 임의의 다른 정보를 포함하는 것으로 이해될 것이다. 메모리(100)는, 메모리(100)의 동작을 제어하기 위한 동작 제어(102)를 위한 입력을 포함한다. 예컨대, 메모리(100)는, 판독, 기입, 또는 다양한 테스트 모드들에서 동작할 수 있다. 메모리(100)는 또한 (예컨대, 어드레스 입력(104)을 통한) 어드레스를 위한 입력 및 특정된 어드레스에서 메모리(100)에 기입될 (예컨대, 판독 데이터/기입 데이터(106)를 통한) 기입 데이터를 위한 입력을 포함한다. 메모리는 특정된 어드레스에서 메모리(100)로부터 판독되는 (예컨대, 판독 데이터/기입 데이터(106)를 통한) 판독 데이터를 위한 출력을 더 포함한다. 메모리(100)에 데이터를 기입할 때, 주변 회로는, 동작 제어(102)를 기입 모드로 셋팅하고, 그 어드레스에서 메모리(100)에 기입될 기입 데이터와 함께 어드레스를 메모리(100)에 전송한다. 메모리(100)로부터 데이터를 판독할 때, 주변 회로는, 판독/기입 인에이블(enable) 제어를 판독 모드로 셋팅하고, 어드레스를 메모리(100)에 전송한다. 이에 대한 응답으로, 메모리(100)는, 그 어드레스의 판독 데이터를 주변 회로에 전송한다.
[0026] 도 2는, 도 1의 메모리를 포함하는 애플리케이션 프로세서의 예시적인 실시예의 블록도이다. 도 1의 메모리(100)가 포함되는 IC 기판의 예로서 애플리케이션 프로세서(202)가 제공된다. 당업자에 의해 인지되는 바와 같이, 메모리(100)의 애플리케이션들은 그에 제한되지 않는다. 일부 예들에서, 애플리케이션 프로세서(202)는, 메모리(100) 및 다양한 프로세서 코어들이 포함되는 IC 기판에 포함될 수 있다. 프로세서 코어는, 회로들의 집합체일 수 있고 그리고 명령 실행 유닛을 포함할 수 있다. 프로세서 코어들 중 하나는, 주변 회로(206)로서 동작하거나 이를 포함할 수 있다. 일부 예들에서, 주변 회로(206)는, 메모리(100)의 주변에 있고 그리고 메모리(100)에 액세스할 수 있는 임의의 적절한 회로를 포함하도록 광범위하게 해석될 수 있다. 도 1에 설명된 바와 같이, 주변 회로(206)는, 동작 제어(102) 및 어드레스 입력(104)을 통해 판독 또는 기입 동작을 실행하도록 메모리(100)에 명령할 수 있다. 주변 회로(206)는 추가로, 판독 데이터/기입 데이터(106)를 통해, 메모리(100)로부터 판독 데이터를 수신하거나 기입 데이터를 메모리(100)에 제공할 수 있다.
[0027] 메모리(100)는, 예로서, SRAM과 같은 임의의 적절한 저장 매체일 수 있다. 그러나, 당업자들이 용이하게 인식할 바와 같이, 메모리(100)가 반드시 SRAM으로 제한되지는 않는다. SRAM은 "셀들", "메모리 셀들" 또는 "비트셀들"로 알려진 저장 엘리먼트들의 어레이를 포함한다. 각각의 메모리 셀은, 1 비트의 데이터(예컨대, 로직 1 또는 로직 0)를 저장하도록 구성된다. 도 3은, SRAM에 대한 메모리 셀의 예시적인 실시예의 회로도이다. 메모리 셀(300)은, 6-트랜지스터(6T) 구성으로 구현된다. 그러나, 당업자들이 용이하게 인식할 바와 같이, 셀은 4-트랜지스터(4T) 또는 임의의 다른 적절한 트랜지스터 구성으로 구현될 수 있다.
[0028] 2개의 인버터들(302, 304)을 갖는 메모리 셀(300)이 도시된다. 제1 인버터(302)는, p-채널 트랜지스터(306) 및 n-채널 트랜지스터(308)를 포함한다. 제2 인버터(304)는, p-채널 트랜지스터(310) 및 n-채널 트랜지스터(312)를 포함한다. 설명된 실시예에서, 인버터들(302 및 304)은 VDD에 의해 전력이 공급되고, 리턴(return) VSS(예컨대, 접지)를 갖는다. 제1 및 제2 인버터들(302, 304)은, 교차-커플링된 래치(latch)를 형성하도록 상호연결된다. 제1 n- 채널 액세스 트랜지스터(314)는 제1 인버터(302)로부터의 출력 노드(316)를 비트라인(bitline)(BL)에 커플링시키고, 제2 n- 채널 액세스 트랜지스터(318)는 제2 인버터(304)로부터의 출력 노드(320)를 비트라인(BLB)(비트라인(BLB)의 값은 비트라인(BL)과 반대 또는 역임)에 커플링시킨다. 액세스 트랜지스터들(314, 318)의 게이트들은 워드라인(WL)에 커플링된다.
[0029] 판독 동작은, 비트라인들(BL 및 BLB)을, 메모리 셀(300)에 있는 저장된 데이터를 교란시키지 않도록 결정되는 미리결정된 레벨로 사전충전 또는 충전함으로써 개시될 수 있다. (충전 회로는 명확성을 위해 도시되지 않는다). 이어서, 워드라인(WL)이 어써팅되어, 교차-커플링된 인버터들(302, 304)이 액세스 트랜지스터들(314 및 318)을 통해 비트라인들(BL 및 BLB)에 각각 연결된다. 예로서, 메모리 셀(300)은, 로우(low) 레벨(예컨대, 접지)을 출력 노드(316)에 그리고 하이(high) 레벨(예컨대, VDD)을 출력 노드(320)에 저장함으로써 로직 1을 저장할 수 있다. 이러한 상태들은 교차-커플링된 인버터들(302, 304)에 의해 유지된다. 워드라인(WL)을 어써팅할 시, 인버터(302)는, 액세스 트랜지스터(314) 및 출력 노드(316)를 통해 비트라인(BL)을 방전시킨다. 비트라인(BLB)은, 액세스 트랜지스터(318) 및 출력 노드(320)를 통해 인버터(304)에 의해 하이 레벨에서 유지된다. 따라서, 비트라인 쌍(BL 및 BLB) 상의 전압 차이는 비트라인(BL)의 풀링-다운(pulling-down)에 의해 설정된다.
[0030] 비트라인들(BL 및 BLB)은 감지 증폭기(SA)에 피딩(feed)되며, 감지 증폭기(SA)는, 감지 증폭기(SA) 상에서 반송되는 데이터(예컨대, 전압 차이)를 감지하고 그리고 판독 데이터로서 로직 레벨(예컨대, 로직 1)을 주변 회로(206)에 출력한다. 본 개시내용에서, 기입 동작이 예로서 사용된다(그러나, 본 개시내용의 범위가 반드시 그에 제한되는 것은 아님). 따라서, 명확성을 위해 SA는 도시되지 않는다.
[0031] 기입 동작은, 비트라인들(BL 및 BLB)을 메모리 셀(300)에 기입될 값으로 셋팅하고 워드라인(WL)을 어써팅함으로써 개시될 수 있다. 즉, 기입 데이터는, 비트라인들(BL 및 BLB) 상에 드라이빙(drive)된다. 워드라인(WL)은, 기입될 값(예컨대, 기입 데이터)이 비트라인들(BL 및 BLB)에 제공되기 전에 또는 그 후에 어써팅될 수 있다. 예로서, 로직 1은, 비트라인(BL)을 로직 레벨 0으로 그리고 비트라인(BLB)을 로직 레벨 1로 셋팅함으로써 메모리 셀(300)에 기입될 수 있다. 비트라인(BL)에서의 로직 레벨 0은 액세스 트랜지스터(314)를 통해 제2 인버터(304)의 입력에 인가되고, 이는 결국, 제2 인버터(304)의 출력 노드(320)를 VDD로 강제한다. 제2 인버터(304)의 출력 노드(320)는 제1 인버터(302)의 입력에 인가되고, 이는 결국, 제1 인버터(302)의 출력 노드(316)를 VSS로 강제한다. 로직 레벨 0은, 비트라인들(BL 및 BLB)의 값들을 인버팅함으로써 메모리 셀(300)에 기입될 수 있다. 기입 드라이버는, 기입 데이터가 교차-커플링된 인버터들(302, 304)의 이전 상태를 오버라이딩(override)할 수 있도록, 메모리 셀(300) 내의 풀-업 트랜지스터들(306 및 310)보다 강하게 설계된다.
[0032] 일단 판독 또는 기입 동작이 완료되면, 워드라인은 디-어써팅(de-assert)되고, 이에 의해, 액세스 트랜지스터들(314 및 318)로 하여금 2개의 인버터들(302 및 304)로부터 비트라인들(BL 및 BLB)을 분리하게 한다. 전력이 메모리 셀(300)에 인가되는 한, 2개의 인버터들(302, 304) 사이의 교차-커플링은 인버터 출력들의 상태를 유지시킨다.
[0033] 워드라인의 전압 레벨을 조정하기 위한 장치들 및 방법들이 다양한 양상들이 SRAM의 기입 동작과 관련하여 제시될 것이다. 그러나, 당업자들이 용이하게 인식할 바와 같이, 본 개시내용 및 본 개시내용의 여러 응용들 전반에 걸쳐 제시되는 워드라인의 전압 레벨을 조정하기 위한 방법들 및 장치의 다양한 양상들은 그에 제한되지 않는다. 예컨대, 제시된 양상들은, 기입 동작들 이외에 그리고 SRAM 이외의 메모리들에 적용될 수 있다. 따라서, 제시되는 장치 또는 방법에 대한 특정 애플리케이션에 대한 모든 참조들은 단지 장치 또는 방법의 예시적인 양상들을 (그러한 양상들이 광범위한 애플리케이션들의 차이를 가질 수 있다는 점을 포함해서) 예시하도록 의도된다.
[0034] 도 4는, SRAM의 예시적인 실시예의 기능 블록도이다. SRAM의 다양한 양상들이 이제 기입 동작의 맥락에서 제시될 것이다. 따라서, 제시의 명확성을 위해, 기입 동작에 대한 연결들만이 도시된다. 당업자들은, 판독 동작을 지원하기 위해 부가적인 연결들이 요구된다는 것을 용이하게 인식할 것이다.
[0035] SRAM(400)은, 예컨대 SNM을 개선하기 위해, 워드라인 상의 전압 레벨을 조정하기 위한 개선된 방식을 구현하도록 구성된다. SRAM(400)은, 어드레스들을 디코딩하고 판독 및 기입 동작들을 수행하기 위한 지원 회로를 갖는 코어(402)를 포함한다. 코어(402)는, 수평 행들 및 수직 열들의 연결들을 공유하도록 배열되는 메모리 셀들(300)을 포함한다. 구체적으로, 메모리 셀들(300)의 각각의 수평 행은 워드라인(WL)을 공유하고 그리고 메모리 셀들(300)의 각각의 수직 열은 한 쌍의 비트라인들(BL 및 BLB)을 공유한다. 코어(402)의 사이즈(즉, 셀들의 개수)는, 특정 애플리케이션, 속도 요건들, 레이아웃 및 테스팅 요건들, 및 시스템에 부과된 전체 설계 제약들을 포함하는 다양한 팩터들에 의존하여 변할 수 있다. 통상적으로, 코어(402)는 수천 또는 수백만 개의 메모리 셀들을 포함할 것이다.
[0036] 도 4에 도시된 SRAM의 예시적인 실시예에서, 코어(402)는, 2n개의 수평 행들 및 2m(x)개의 수직 열들로 배열되는 (2n × 2m(x))개의 메모리 셀들(300)로 구성되고, 여기서, 2m은 행 당 워드들의 수이고, x는 워드 당 비트들의 수이다. 주변 디바이스(도시되지 않음)는, (n+m) 비트 폭인 어드레스를 사용하여 코어(402) 내의 임의의 워드(즉, x개의 셀들)에 랜덤하게 액세스할 수 있다. 다시 말해서, SRAM(400)은, 판독 동작을 위해 x-비트들의 판독 데이터를 출력하고 그리고 기입 동작을 위해 x-비트들의 기입 데이터를 코어(402)에 기입한다.
[0037] 이러한 예에서, 어드레스의 n-비트들은 행 디코더(404)의 입력에 제공되고 그리고 어드레스의 m-비트들은 열 디코더(406)의 입력에 제공된다. 행 디코더(404)는, n-비트 어드레스를 2n개의 워드라인 출력들로 변환한다. 상이한 워드라인(WL)은, 각각 상이한 n-비트 행 어드레스에 대해 행 디코더(404)에 의해 어써팅된다. 결과적으로, 어써팅된 워드라인(WL)을 갖는 수평 행에서의 2m(x)개의 메모리 셀들(300) 각각은, 도 3과 관련하여 위에 설명된 바와 같이, 자신의 액세스 트랜지스터들을 통해 한 쌍의 2m(x)개의 비트라인들(BL 및 BLB)에 연결된다. 행 디코더(404)는, WL 워드라인들 각각 상에 전압 레벨을 출력하기 위한 워드라인 드라이버들(405)(1:2n)을 포함할 수 있다. 워드라인 드라이버들(405)(1:2n)에 관련된 특징들이 도 5에 제공된다. 기입 데이터는, 도 3에 설명된 바와 같이, x개의 멀티플렉서들(408)을 통해, 선택된 쌍들의 비트라인들(BL 및 BLB) 상에 드라이빙되고, 어써팅된 워드라인(WL)을 갖는 메모리 셀들에 기입된다.
[0038] 열 디코더(406)는, 어드레스 입력들의 각각의 상이한 조합에 대해 어써팅된 출력들 중 상이한 출력을 갖는 2m개의 출력들(WM1-WM2m)을 제공한다. 출력들은 x개의 멀티플렉서들(408)에 제공된다. 각각의 멀티플렉서는 2m:1 멀티플렉서이며, 이는, 열 디코더(406)로부터의 출력들에 기반하여 2m개의 비트라인 쌍들 사이에서 기입 드라이버(410)로부터의 x개의 입력들 중 하나를 스위칭한다. 예로서, 행 당 4개의 128-비트 워드들을 저장하는 코어는, 128개의 4:1 멀티플렉서들(예컨대, 이러한 예에서는 x가 4임)을 요구한다. 각각의 멀티플렉서 입력은, 기입 드라이버(410)로부터의 128개의 출력들 중 하나에 커플링된다. 디코딩된 m-비트 어드레스 기반하여, 각각의 멀티플렉서는, 기입 드라이버(410)로부터의 자신의 입력을 4개의 비트라인 쌍들 중 하나에 커플링시킨다. 4개의 비트라인 쌍들은 4개의 메모리 셀들에 커플링되며, 메모리 셀들 각각은 상이한 워드에 대한 대응하는 비트를 행으로 저장한다. 예컨대, 4개의 메모리 셀들 중 제1 메모리 셀은 제1 워드의 LSB(least significant bit)를 저장할 수 있고, 4개의 메모리 셀들 중 제2 메모리 셀은 제2 워드의 LSB를 저장할 수 있고, 4개의 메모리 셀들 중 제3 메모리 셀은 제3 워드의 LSB를 저장할 수 있고, 그리고 4개의 메모리 셀들 중 제4 메모리 셀은 제4 워드의 LSB를 저장할 수 있다. 따라서, 기입 드라이버(410)는 주변 디바이스(도시되지 않음)로부터 수신되는 기입 데이터를 x개의 쌍들의 비트라인들(BL 및 BLB) 상에 드라이빙하며, x개의 멀티플렉서들 각각이 한 쌍의 비트라인들(BL 및 BLB)을 제공한다.
[0039] 도 5는, 워드라인의 전압 레벨을 출력 및 조정하는 기입 드라이버의 예시적인 실시예의 회로도이다. SNM을 개선하기 위한(그리고 그에 따라 메모리의 최소 동작 전압을 더 낮추기 위한) 하나의 방식은, 워드라인 전압을 조정하는 것이다. 예컨대, 워드라인 전압(예컨대, 워드라인(WL)이 액세스 메모리 셀(300)에 어써팅될 때의 전압 레벨)은, 기입에 대한 SNM을 개선하기 위해 더 낮게 조정될 수 있다. 일부 예들에서, 도 4에 설명된 바와 같이, 어써팅된 워드라인은, 2m(x)개의 메모리 셀들(300)에 커플링되며, 이들 중 x개의 메모리 셀들(300)이 기입을 위해 선택될 수 있다. 따라서, 선택된 x개의 메모리 셀들(300)에 기입 데이터가 공급된다. 비선택된 메모리 셀들(300)은, 의사-판독(pseudo-read) 조건에 놓일 수 있다. 예컨대, 비선택된 메모리 셀(300)에 대한 비트라인 쌍(BL 및 BL_B)은, 워드라인(WL)의 어써션(assertion) 시에 저장된 데이터를 교란시키지 않는 전압 레벨, 이를테면 VDD로 사전충전될 수 있다. 이 방식은 특정 조건들 하에서는 잡음에 더 취약할 수 있다. 예컨대, 비선택된 메모리 셀(300)은 노드(316)에 로직 0을 저장할 수 있다. 기입 동작에서, 비트라인 쌍(BL 및 BL_B)은 비선택된 메모리 셀(300)에 대해 VDD로 충전된다. 더 빠른 n-타입 트랜지스터와 같은 일부 조건들 하에서, 액세스 트랜지스터(314)는 정상보다 강할 수 있으며, 잡음은, 비트라인(BL) 상의 VDD 레벨로 하여금 더 강한 액세스 트랜지스터(314)를 통해 노드(316)에 저장된 로직 0을 오버라이팅(overwrite)하게 할 수 있다. 따라서, (예컨대, 기입에 대한) 일부 예들에서, SRAM(400)은, 더 느린 n-타입 트랜지스터의 경우보다 더 빠른 n-타입 트랜지스터의 경우에, 잡음에 더 취약하다.
[0040] 따라서, 워드라인 전압을 조정하거나 낮추는 것은 SNM을 개선할 수 있다. 워드라인의 전압 레벨이 낮아짐에 따라, 더 빠른 n-타입 트랜지스터의 효과가 완화될 수 있다. 예컨대, 비트라인(BL) 상의 VDD는, 액세스 트랜지스터(314)의 드라이브가 더 낮은 워드라인(WL)에 의해 약화될 것이기 때문에, 노드(316)에 저장된 로직 0을 낮춰진 워드라인(WL)으로 잘못 오버라이팅할 수 없을 것이다. 그러나, 다른 문제들이 발생할 수 있다. 예컨대, 더 느린 n-타입 트랜지스터(및 더 빠른 p-타입 트랜지스터)의 조건 하에서, 선택된 메모리 셀(300)에 저장된 데이터를 오버라이팅하는 것은 더 어려울 수 있다. 따라서, 워드라인을 조정하거나 낮추는 것은 기입 성능에 영향을 줄 수 있다.
[0041] 회로도(500)는, 일부 조건들(예컨대, 더 빠른 n-타입 트랜지스터)의 경우의 SNM을, 다른 조건들(예컨대, 더 느린 n-타입 트랜지스터)의 경우의 메모리 셀의 기입 능력을 열화시키지 않고도 동일한 레벨로 개선하는 기입 드라이버(405)의 예시적인 실시예를 도시한다. 워드라인 드라이버(405)는, 전압 공급부(VDD)에 의해 전력이 공급되는 버퍼(502), 및 전압 조정 회로(405_1)를 포함한다. 일부 예들에서, 버퍼(502)는 인버터를 포함할 수 있다. 버퍼(502)는, 디코딩된 n-비트 어드레스에 대한 응답으로, 워드라인(WL) 상에 VDD의 워드라인 전압을 출력한다.
[0042] 전압 조정 회로(405_1)는, 메모리 셀(300)의 (기준) 트랜지스터의 파라미터를 보상하기 위한 조정량(VADJ)만큼 워드라인 전압을 조정하도록 구성된다. 따라서, 일부 예들에서, 조정량(VADJ)은, 메모리 셀(300)의 (기준) 트랜지스터의 파라미터에 따라 또는 그에 대한 응답으로 변할 수 있다. 일부 예들에서, (기준) 트랜지스터는 액세스 트랜지스터들(314 또는 318)일 수 있다. 일부 예들에서, 파라미터는, (기준) 트랜지스터의 속도를 포함할 수 있다. 예컨대, 더 빠른 속도의 경우, 더 느린 속도의 경우와 비교하여, 더 높은 트랜스컨덕턴스(transconductance) 및/또는 더 낮은 임계 전압(VTH)을 갖는 (기준) 트랜지스터를 포함할 수 있다. 일부 예들에서, (기준) 트랜지스터의 파라미터는 부가적으로 온도를 고려할 수 있다.
[0043] 전압 조정 회로(405_1)는, 워드라인(WL)에 커플링되는 n-타입 풀-다운(pull-down) 트랜지스터(514)를 포함한다. 풀-다운 트랜지스터(514)는, 워드라인(WL) 상의 워드라인 전압을 조정하거나 풀 다운하도록 구성된다. 일부 예들에서, 풀-다운 트랜지스터(514)는, 더 느린 속도의 (기준) 트랜지스터의 경우보다 더 빠른 속도의 n-타입 트랜지스터의 경우에 워드라인(WL) 상의 전압 레벨을 더 풀 다운하도록(그리고 더 느린 n-타입 트랜지스터의 경우에 워드라인 전압을 덜 풀 다운하도록) 구성된다. 전압 조정 회로(405_1)는, 풀-다운 트랜지스터(514)를 바이어싱하기 위한 n-타입 패스게이트(passgate) 트랜지스터(512)를 더 포함한다. 패스게이트 트랜지스터(512)는, 워드라인 전압을 조정하는 것 또는 풀 다운하는 것을 제어하기 위해, 풀-다운 트랜지스터(514)의 게이트와 워드라인(WL)을 커플링시킨다. 패스게이트 트랜지스터(512)가 턴 온(turn on)될 때, 워드라인(550)의 피드백은 패스게이트 트랜지스터(512) 및 풀-다운 트랜지스터(514)를 통해 워드라인 전압 레벨을 피드 백한다. 그러한 상태에서, 워드라인(WL)은, 풀-다운 트랜지스터의 게이트에 전기적으로 연결된다. 따라서, 조정량(VADJ)은, 워드라인(WL)의 현재 전압 레벨에 기반한다. 따라서, 워드라인 드라이버는, 워드라인의 피드백에 기반하여 워드라인(WL)의 전압 레벨을 조정하도록 구성된다.
[0044] 조정량(VADJ)은, 메모리 셀(300)의 (기준) 트랜지스터의 파라미터에 따라 변한다. 일부 예들에서, 전압 조정 회로(405_1)는, (기준) 트랜지스터의 더 느린 속도의 경우보다 더 빠른 속도의 경우에 조정량(VADJ)이 더 크도록 구성된다. 그러한 방식으로, 더 느린 속도의 (기준) 트랜지스터의 경우에, 워드라인 전압을 조정하거나 낮추는 것의 영향이 감소된다.
[0045] 예컨대, 메모리 셀(300)의 (기준) 트랜지스터는, 메모리 셀(300)의 n-타입 트랜지스터, 이를테면 액세스 트랜지스터(314 또는 318)일 수 있다. 더 빠른 속도의 n-타입 트랜지스터의 경우, (예컨대, 기입에 대한) SNM을 개선하기 위해 더 높은 조정량(VADJ)이 필요할 수 있다. 위에 제시된 바와 같이, 더 높은 조정량(VADJ)만큼 워드라인(WL)을 낮춤으로써, 비선택된 메모리 셀들(300)은 잡음에 덜 취약하다(그렇지 않다면, 잡음은, 더 빠른 속도의 n-타입 액세스 트랜지스터(314 또는 318)로 인해, 저장된 데이터의 교란을 야기할 수 있음).
[0046] 더 느린 속도의 n-타입 트랜지스터의 경우에, 더 낮은 조정량(VADJ)이 적용될 수 있다. 메모리 셀들(300)을 기입하기 위해, 비트라인 쌍들(BL 및 BL_B) 상의 기입 데이터는 메모리 셀들(300)에 저장된 데이터를 극복(overcome)한다. 더 느린 속도의 n-타입 트랜지스터의 경우에 조정량(VADJ)을 감소시킴으로써, 그러한 기입 프로세스가 방해받지 않는다. 전압 조정 회로(405_1)의 동작에 관한 부가적인 세부사항들이 도 6에 제시된다.
[0047] 전압 조정 회로(405_1)는 추가로, 디스에이블링(disable)되도록(예컨대, 워드라인 전압을 조정하지 않거나 풀 다운하지 않도록) 구성될 수 있다. 전압 공급부(VDD)에 의해 전력이 공급되는 제어 회로(520)는, 전압 조정 회로(405_1)를 인에이블링하기 위해 WL_ADJ 신호를 어써팅한다. 따라서, 어써팅된 WL_ADJ 신호는 VDD 레벨일 수 있고, 패스게이트 트랜지스터(512)의 게이트에 제공되어 패스게이트 트랜지스터(512)를 턴 온시킨다. 인버터(542)는 WL_ADJ 신호를 수신하고, WL_ADJ 신호와 반대 극성을 갖는 WL_ADJ_B 신호를 출력한다. n-타입 트랜지스터(516)는 노드(N1)(풀-다운 트랜지스터(514)의 게이트에 연결됨)와 접지(VSS)를 커플링시킨다. WL_ADJ 신호가 어써팅될 때, n-타입 트랜지스터(516)는 턴 오프(turn off)되고, 전압 조정 회로(405_1)의 동작에 영향을 주지 않는다. 전압 조정 회로(405_1)를 디스에이블링하기 위해 WL_ADJ 신호가 디-어써팅될 때, 패스게이트 트랜지스터(512)는 WL_ADJ 신호에 의해 턴 오프되고, 트랜지스터(516)는 WL_ADJ_B 신호에 의해 턴 온된다. 턴 온된 트랜지스터(516)는, 풀-다운 트랜지스터(514)를 디스에이블링하기 위해 노드(N1)를 접지로 풀링(pull)한다.
[0048] 도 6은, 메모리 셀의 트랜지스터의 파라미터의 상이한 경우들에 대한 워드라인 전압 레벨들의 도면이다. 이러한 예에서, 보상되는 파라미터는, 메모리 셀(300)의 n-타입 트랜지스터의 임계 전압(VTH)을 포함할 수 있다. 경우 1에서, 메모리 셀(300)의 n-타입 트랜지스터는 (경우 2의 것보다) 더 빠르고, 따라서, n-타입 트랜지스터의 VTH는 (경우 2의 것보다) 더 낮을 수 있다. 경우 2에서, 메모리 셀(300)의 n-타입 트랜지스터는 (경우 1의 것보다) 더 느리고, 따라서, n-타입 트랜지스터의 VTH는 (경우 1의 것보다) 더 높을 수 있다.
[0049] 전압 조정 회로(405_1)가 디스에이블링될 때, 워드라인 전압은 VDD에서 조정되지 않을 것이다. 전압 조정 회로(405_1)가 인에이블링될 때, 패스게이트 트랜지스터(512)는 워드라인(WL)을 노드(N1)에, 그리고 그에 따라 풀-다운 트랜지스터(514)의 게이트에 커플링시킨다. 노드(N1) 상의 전압은, 패스게이트 트랜지스터(512)의 VTH만큼 감산된 WL_ADJ 신호의 전압(즉, VDD)일 것이다. 노드(N1) 상의 전압은, 풀-다운 트랜지스터(514)를 턴 온시켜, 워드라인(WL) 상의 전압을 조정량(VADJ)만큼 풀 다운한다.
[0050] 패스게이트 트랜지스터(512)의 VTH는 경우 2(더 느린 n-타입 트랜지스터)에서보다 경우 1(더 빠른 n-타입 트랜지스터)에서 더 낮다. 따라서, 노드(N1) 전압은 경우 2에서보다 경우 1에서 더 높다. 결과적으로, 풀-다운 트랜지스터(514)는 경우 2에서보다 경우 1에서 더 강하게 턴 온되고, 워드라인 전압은 경우 2에서보다 경우 1에서 더 풀 다운(예컨대, VADJ가 더 높음)된다. 경우 1 및 경우 2에서 워드라인 전압들의 풀 다운에서의 차이는, 풀-다운 트랜지스터(514)의 더 낮은 VTH 때문에(이는, 풀-다운 트랜지스터(514)가 경우 2에서보다 경우 1에서 훨씬 더 강하게 턴 온하는 것을 허용함) 추가로 확장된다.
[0051] 도 7은, 예시적인 트랜지스터의 물리적 구현의 사시도이다. 일부 예들에서, SRAM(400)은 finFET 기술로 구현될 수 있다. finFET 기술에서, 트랜지스터는 수직 방향으로 제조된다. 트랜지스터(710)는, finFET 기술에서의 단일 핀의 트랜지스터를 예시한다. 트랜지스터(720)는, 다수의 핀들의 트랜지스터를 예시한다. 핀은, 3-D 소스, 드레인, 및 게이트 구조일 수 있고, (필드 산화물(field oxide)과 평면적인 것이 아니라) 필드 산화물 상에 배치된다. 트랜지스터(710)의 fin_1은 제1 방향으로 연장될 수 있다. 핀의 게이트 구역 상에 게이트 산화물 층이 배치된다. 트랜지스터의 게이트는, 제2 방향으로 핀 위로 연장된다. 트랜지스터(710)는, 게이트 길이 L, 및 WFIN의 소스/드레인 폭 및 HFIN의 소스/드레인 높이를 갖는다. 트랜지스터(720)는 트랜지스터(710)와 실질적으로 동일하지만, 핀들(fin_1 및 fin_2)을 갖고 그리고 핀들 위의 공통 게이트를 갖는다. 따라서, 트랜지스터(720)의 드라이브 강도는, 트랜지스터(710)의 드라이브 강도의 거의 2배일 것이다. 따라서, finFET 기술에서, 트랜지스터의 사이즈는 트랜지스터의 핀들의 개수에 의해 결정될 수 있다.
[0052] 일부 예들에서, 메모리 셀(300)은 finFET 기술로 구현될 수 있다. 저장된 데이터에 대한 래치로서 구성되는 p-타입 트랜지스터들(306 및 310) 및 n-타입 트랜지스터들(308 및 312)은, 동일한 개수의 핀 또는 핀들로 구현된다(예컨대, 각각은, 트랜지스터(710)에 의해 예시된 바와 같이 하나의 핀의 트랜지스터임). 따라서, 저장된 데이터를 래칭(latching)하는 p-타입 트랜지스터들(306 및 310) 및 n-타입 트랜지스터들(308 및 312)은 동일한 사이즈의 트랜지스터들로서 구현된다.
[0053] 일부 예들에서, 액세스 트랜지스터들(314 및 318)이 또한 래칭 트랜지스터들과 동일한 개수의 핀 또는 핀들로 구현될 수 있다(예컨대, 각각은, 트랜지스터(710)에 의해 예시된 바와 같이 하나의 핀의 트랜지스터임). 따라서, 액세스 트랜지스터들(314 및 318)은, 래칭 트랜지스터들과 동일한 사이즈의 트랜지스터들이다.
[0054] 도 8은, 도 4의 SRAM의 동작들의 흐름도이다. 동작들은, 예컨대, 도 4 및 도 5에 제시된 회로들에 의해 수행될 수 있다. 802에서, 트랜지스터를 포함하는 메모리 셀에 액세스하기 위해 워드라인 전압이 어써팅된다. 도 4를 참조하면, 워드라인 드라이버(405)는, 메모리 셀들(300)에 액세스하기 위해 워드라인(WL) 상에 전압을 출력함으로써 워드라인을 어써팅한다. 도 3을 참조하면, 메모리 셀(300)은, 데이터를 저장하기 위한 래치로서 구성되는 p-타입 트랜지스터들(306 및 310) 및 n-타입 트랜지스터들(308 및 312)을 포함할 수 있다. 액세스 트랜지스터들(314 및 318)(또한 n-타입)은, 비트라인 쌍(BL 및 BL_B)이 메모리 셀(300)을 판독 또는 기입하는 것을 허용하기 위해 워드라인(WL)에 커플링된다.
[0055] 804에서, 트랜지스터의 파라미터를 보상하기 위해 워드라인 전압이 조정된다. 일부 예들에서, 트랜지스터의 파라미터는, 메모리 셀(300)의 n-타입 트랜지스터의(예컨대, 액세스 트랜지스터들(314 및 318)의) 속도일 수 있다. 속도는, n-타입 트랜지스터의 트랜스컨덕턴스 및/또는 임계 전압(VTH)을 포함할 수 있다. 도 5를 참조하면, 전압 조정 회로(405_1)는, n-타입 트랜지스터의 속도(예컨대, 트랜스컨덕턴스 및/또는 임계 전압(VTH))에 기반하여 워드라인(WL) 상의 전압을 조정하거나 풀 다운한다.
[0056] 806에서, 더 빠른 n-타입 트랜지스터의 경우에 워드라인 전압이 더 풀 다운된다. 808에서, 더 느린 n-타입 트랜지스터의 경우에 워드라인 전압이 덜 풀 다운된다. 도 5를 참조하면, 전압 조정 회로(405_1)가 인에이블링될 때, 패스게이트 트랜지스터(512)는 워드라인(WL)을 노드(N1)에, 그리고 그에 따라 풀-다운 트랜지스터(514)의 게이트에 커플링시킨다. 노드(N1) 상의 전압은, 패스게이트 트랜지스터(512)의 VTH만큼 감산된 WL_ADJ 신호의 전압(즉, VDD)일 것이다. 노드(N1) 상의 전압은, 풀-다운 트랜지스터(514)를 턴 온시켜, 워드라인(WL) 상의 전압을 조정량(VADJ)만큼 풀 다운한다.
[0057] 패스게이트 트랜지스터(512)의 VTH는 경우 2(더 느린 n-타입 트랜지스터)에서보다 경우 1(더 빠른 n-타입 트랜지스터)에서 더 낮다. 따라서, 노드(N1) 전압은 경우 2에서보다 경우 1에서 더 높다. 결과적으로, 풀-다운 트랜지스터(514)는 경우 2에서보다 경우 1에서 더 강하게 턴 온되고, 워드라인 전압은 경우 2에서보다 경우 1에서 더 풀 다운(VADJ가 더 높음)된다. 경우 1 및 경우 2에서 워드라인 전압들의 풀 다운에서의 차이는, 풀-다운 트랜지스터(514)의 더 낮은 VTH 때문에(이는, 풀-다운 트랜지스터(514)가 경우 2에서보다 경우 1에서 훨씬 더 강하게 턴 온하는 것을 허용함) 추가로 확장된다.
[0058] 810에서, 풀-다운 트랜지스터에 의해 워드라인 전압이 풀 다운된다. 812에서, 풀-다운 트랜지스터가 패스게이트 트랜지스터에 의해 바이어싱된다. 814에서, 풀-다운 트랜지스터의 게이트와 워드라인 전압이 커플링된다. 도 5를 참조하면, 풀-다운 트랜지스터(514)는, 워드라인(WL)의 전압을 풀 다운한다. 패스게이트 트랜지스터(512)는, 워드라인(WL)의 전압을 풀-다운 트랜지스터(514)의 게이트에 (예컨대, 노드(N1)를 통해) 커플링시킨다. 따라서, 패스게이트 트랜지스터(512)는, 워드라인 전압을 조정하기 위해 풀-다운 트랜지스터(514)를 바이어싱한다.
[0059] 위에 설명된 동작 방법에서의 블록들의 특정 순서 또는 계층구조는 단지 예로서 제공된다. 설계 선호도들에 기반하여, 동작 방법에서의 블록들의 특정 순서 또는 계층구조가 재배열, 보정 및/또는 수정될 수 있다. 첨부된 방법 청구항들은 동작 방법에 관련된 다양한 제한들을 포함하지만, 청구항들에 명백히 언급되지 않는 한, 언급된 제한들은 어떠한 방식으로도 특정 순서 또는 계층구조로 제한되도록 의도되지 않는다.
[0060] 본 개시내용의 다양한 양상들은 당업자가 본 발명을 실시하는 것을 가능하게 하도록 제공된다. 본 개시내용 전반에 제시된 예시적인 실시예들에 대한 다양한 수정들은 당업자들에게 용이하게 명백할 것이고, 본원에 개시된 개념들은 다른 자기 저장 디바이스들로 확장될 수 있다. 따라서, 청구항들은 본 개시내용의 다양한 양상들로 제한되도록 의도되는 것이 아니라, 청구항들의 문언에 부합하는 최대 범위를 부여하려는 것이다. 당업자들에게 알려져 있거나 추후에 알려지게 될 본 개시내용 전반에 걸쳐 설명된 예시적인 실시예들의 다양한 컴포넌트들에 대한 모든 구조적 및 기능적 등가물들은, 인용에 의해 본원에 명백히 포함되고, 청구항들에 의해 포함되도록 의도된다. 또한, 본원에 개시된 어떠한 것도, 청구항들에 이러한 개시내용이 명시적으로 언급되어 있는지 여부와 관계없이, 공중에 전용되도록 의도되는 것은 아니다. "~을 위한 수단" 문구를 사용하여 청구항 엘리먼트가 명백히 언급되거나 또는 방법 청구항의 경우에, "~을 위한 단계" 문구를 사용하여 청구항 엘리먼트가 언급되지 않는 한, 어떠한 청구항 엘리먼트도 35 U.S.C.§112(f)의 조항들에 따라 해석되지 않아야 한다.

Claims (29)

  1. 메모리로서,
    트랜지스터를 포함하는 메모리 셀; 및
    워드라인(wordline)에 의해 상기 메모리 셀에 커플링되는 워드라인 드라이버(driver)를 포함하며,
    상기 워드라인 드라이버는, 상기 워드라인의 전압 레벨을 조정하도록 구성되고,
    상기 워드라인 드라이버는, 상기 전압 레벨을 조정하기 위해 상기 워드라인에 커플링되는 풀-다운(pull-down) 트랜지스터, 및 상기 풀-다운 트랜지스터를 바이어싱(biasing)하기 위한 패스게이트(passgate) 트랜지스터를 더 포함하고,
    상기 풀-다운 트랜지스터는, 상기 워드라인을 드라이빙(driving)하는 버퍼와 별개인, 메모리.
  2. 제1항에 있어서,
    파라미터는, 적어도 상기 트랜지스터의 트랜스컨덕턴스(transconductance)에 기반하는 상기 트랜지스터의 속도를 포함하는, 메모리.
  3. 제2항에 있어서,
    상기 트랜지스터는 n-타입 트랜지스터이고,
    상기 워드라인 드라이버는 추가로, 더 빠른 n-타입 트랜지스터의 경우에 상기 워드라인의 전압 레벨을 더 풀 다운하고 그리고 더 느린 n-타입 트랜지스터의 경우에 상기 워드라인의 전압 레벨을 덜 풀 다운하도록 구성되는, 메모리.
  4. 제2항에 있어서,
    상기 파라미터는, 상기 트랜지스터의 임계 전압 또는 상기 트랜지스터의 온도 중 적어도 하나를 더 포함하는, 메모리.
  5. 제1항에 있어서,
    상기 풀-다운 트랜지스터는, 상기 전압 레벨을 조정하기 위해 상기 워드라인에 직접 커플링되는, 메모리.
  6. 제5항에 있어서,
    상기 패스게이트 트랜지스터는, 상기 워드라인과 상기 풀-다운 트랜지스터의 게이트 사이에 커플링되는, 메모리.
  7. 제6항에 있어서,
    상기 풀-다운 트랜지스터는 게이트를 포함하고,
    상기 패스게이트 트랜지스터는 상기 워드라인과 상기 게이트 사이에 커플링되는, 메모리.
  8. 제7항에 있어서,
    상기 풀-다운 트랜지스터 및 상기 패스게이트 트랜지스터 각각은 n-채널 트랜지스터를 포함하는, 메모리.
  9. 제1항에 있어서,
    상기 메모리 셀은 래치(latch) 및 비트라인(bitline)을 포함하고,
    상기 트랜지스터는, 상기 비트라인을 상기 래치에 커플링시키는 액세스 트랜지스터를 포함하는, 메모리.
  10. 제9항에 있어서,
    상기 래치는, 적어도 하나의 p-타입 트랜지스터 및 적어도 하나의 n-타입 트랜지스터를 포함하고,
    상기 적어도 하나의 p-타입 트랜지스터 및 상기 적어도 하나의 n-타입 트랜지스터는 동일한 사이즈를 갖는, 메모리.
  11. 제10항에 있어서,
    상기 적어도 하나의 p-타입 트랜지스터, 상기 적어도 하나의 n-타입 트랜지스터, 및 상기 액세스 트랜지스터는, finFET 트랜지스터들을 포함하고 그리고 동일한 개수의 핀 또는 핀들을 포함하는, 메모리.
  12. 메모리를 동작시키기 위한 방법으로서,
    트랜지스터를 포함하는 메모리 셀에 액세스하기 위해 워드라인 전압을 어써팅(asserting)하는 단계;
    상기 워드라인 전압을 조정하는 단계;
    풀-다운 트랜지스터에 의해 상기 워드라인 전압을 풀 다운하는 단계 ― 상기 풀-다운 트랜지스터는, 워드라인을 드라이빙하는 버퍼와 별개임 ―; 및
    패스게이트 트랜지스터에 의해 상기 풀-다운 트랜지스터를 바이어싱하는 단계를 포함하는, 메모리를 동작시키기 위한 방법.
  13. 제12항에 있어서,
    파라미터는, 적어도 상기 트랜지스터의 트랜스컨덕턴스에 기반하는 상기 트랜지스터의 속도를 포함하는, 메모리를 동작시키기 위한 방법.
  14. 제13항에 있어서,
    상기 트랜지스터는 n-타입 트랜지스터이고,
    상기 방법은,
    더 빠른 n-타입 트랜지스터의 경우에 상기 워드라인 전압을 더 풀 다운하는 단계; 및
    더 느린 n-타입 트랜지스터의 경우에 상기 워드라인 전압을 덜 풀 다운하는 단계
    를 더 포함하는, 메모리를 동작시키기 위한 방법.
  15. 제13항에 있어서,
    상기 파라미터는, 상기 트랜지스터의 임계 전압 또는 상기 트랜지스터의 온도 중 적어도 하나를 더 포함하는, 메모리를 동작시키기 위한 방법.
  16. 제12항에 있어서,
    상기 풀-다운 트랜지스터에 의해 상기 워드라인 전압을 풀 다운하는 단계는, 상기 워드라인에 직접 커플링되는 풀-다운 트랜지스터에 의해 상기 워드라인 전압을 풀 다운하는 단계를 포함하는, 메모리를 동작시키기 위한 방법.
  17. 제16항에 있어서,
    상기 패스게이트 트랜지스터에 의해 상기 풀-다운 트랜지스터를 바이어싱하는 단계는, 상기 워드라인과 상기 풀-다운 트랜지스터의 게이트 사이에 상기 패스게이트 트랜지스터를 커플링시키는 단계를 포함하는, 메모리를 동작시키기 위한 방법.
  18. 제17항에 있어서,
    상기 패스게이트 트랜지스터에 의해, 상기 풀-다운 트랜지스터의 게이트와 상기 워드라인 전압을 커플링시키는 단계를 더 포함하는, 메모리를 동작시키기 위한 방법.
  19. 제18항에 있어서,
    상기 풀-다운 트랜지스터 및 상기 패스게이트 트랜지스터 각각은 n-채널 트랜지스터를 포함하는, 메모리를 동작시키기 위한 방법.
  20. 제12항에 있어서,
    상기 메모리 셀은 래치 및 비트라인을 포함하고,
    상기 트랜지스터는, 상기 비트라인을 상기 래치에 커플링시키는 액세스 트랜지스터를 포함하는, 메모리를 동작시키기 위한 방법.
  21. 제20항에 있어서,
    상기 래치는, 적어도 하나의 p-타입 트랜지스터 및 적어도 하나의 n-타입 트랜지스터를 포함하고,
    상기 적어도 하나의 p-타입 트랜지스터 및 상기 적어도 하나의 n-타입 트랜지스터는 동일한 사이즈를 갖는, 메모리를 동작시키기 위한 방법.
  22. 제21항에 있어서,
    상기 적어도 하나의 p-타입 트랜지스터, 상기 적어도 하나의 n-타입 트랜지스터, 및 상기 액세스 트랜지스터는, finFET 트랜지스터들을 포함하고 그리고 동일한 개수의 핀 또는 핀들을 포함하는, 메모리를 동작시키기 위한 방법.
  23. 메모리로서,
    메모리 셀; 및
    워드라인에 의해 상기 메모리 셀에 커플링되는 워드라인 드라이버를 포함하며,
    상기 워드라인 드라이버는, 상기 워드라인의 피드백에 기반하여 상기 워드라인의 전압 레벨을 조정하도록 구성되고,
    상기 워드라인 드라이버는, 상기 전압 레벨을 조정하기 위해 상기 워드라인에 커플링되는 풀-다운 트랜지스터, 및 상기 풀-다운 트랜지스터를 바이어싱하기 위한 패스게이트 트랜지스터를 더 포함하고,
    상기 풀-다운 트랜지스터는, 상기 워드라인을 드라이빙하는 버퍼와 별개인, 메모리.
  24. 제23항에 있어서,
    상기 풀-다운 트랜지스터는 상기 워드라인의 전압 레벨을 풀 다운하도록 구성되고,
    상기 풀-다운 트랜지스터는 상기 워드라인에 커플링되는 게이트를 포함하는, 메모리.
  25. 제24항에 있어서,
    상기 풀-다운 트랜지스터의 게이트는, 상기 워드라인의 전압 레벨을 풀 다운하는 것을 제어하기 위해 상기 워드라인에 전기적으로 연결되는, 메모리.
  26. 제24항에 있어서,
    상기 패스게이트 트랜지스터는, 상기 워드라인과 상기 게이트 사이에 커플링되는, 메모리.
  27. 제26항에 있어서,
    상기 메모리 셀은, 적어도 하나의 p-타입 트랜지스터 및 적어도 하나의 n-타입 트랜지스터를 갖는 래치를 포함하고,
    상기 적어도 하나의 p-타입 트랜지스터 및 상기 적어도 하나의 n-타입 트랜지스터는 동일한 사이즈를 갖는, 메모리.
  28. 제27항에 있어서,
    상기 메모리 셀은, 상기 래치를 비트라인에 커플링시키는 액세스 트랜지스터를 더 포함하고,
    상기 적어도 하나의 p-타입 트랜지스터, 상기 적어도 하나의 n-타입 트랜지스터, 및 상기 액세스 트랜지스터는, finFET 트랜지스터들을 포함하고 그리고 동일한 개수의 핀 또는 핀들을 포함하는, 메모리.
  29. 메모리로서,
    트랜지스터를 포함하는 메모리 셀; 및
    워드라인에 의해 상기 메모리 셀에 커플링되는 워드라인 드라이버를 포함하며,
    상기 워드라인 드라이버는, 상기 워드라인의 전압 레벨을 조정하도록 구성되고,
    상기 워드라인 드라이버는, 상기 전압 레벨을 조정하기 위해 상기 워드라인에 커플링되는 풀-다운 트랜지스터, 및 상기 풀-다운 트랜지스터를 바이어싱하기 위한 패스게이트 트랜지스터를 더 포함하고,
    상기 워드라인의 전압 레벨을 조정하는 것은, 상기 워드라인 드라이버가 로직 1을 출력할 때 상기 워드라인을 풀 다운하는 것을 포함하는, 메모리.
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