TWI457935B - Suitable for low operating voltage of the memory circuit - Google Patents

Description

適用於低工作電壓之記憶體電路

本發明係與積體電路中的記憶體細胞元架構有關，特別是指一種適用於低工作電壓之記憶體電路。

靜態隨機存取記憶體的面積及其功率，一直以來即是超大型積體電路或系統單晶片(SOC)的重要課題，佔用的面積愈小則愈能有效降低晶片成本，且可提高記憶體電路的可靠度。另一方面，在低工作電壓操作已成為目前低功率積體電路設計的一項趨勢，因此靜態隨機存取記憶體在設計上亦須朝著低工作電壓的目標來邁進。此外，雜訊免疫能力亦需在設計時進行考量。

以靜態隨機存取記憶體細胞元加以粗略分類，靜態隨機存取記憶體細胞元架構中最典型的例子為傳統六個電晶體(6T)細胞元，之後演進為7T細胞元、8T細胞元及10T細胞元，以適合操作於低工作電壓。傳統6T細胞元架構最大的優點是其具有最小的面積和成本，但相對於後來的7T、8T及10T細胞元而言，傳統6T細胞元的雜訊免疫能力卻小很多。

第五圖為傳統之6T細胞元架構。第六圖為使用6T細胞元之位元線架構。在進行讀取動作時，節點n2會因為分壓而導致些微的電壓準位上升，造成讀取時的容忍度(Static Noise Margin;SNM)下降，使得儲存之值容易受外界雜訊影響。當雜訊超過容忍度時，儲存之值將受到破壞，此種現象在操作於低電壓的狀況時會更為嚴重。

記憶體的設計還需要考慮漏電流的影響，在執行讀取動作時，字組線WL邏輯為「1」，資料位元線BL因為連接許多不動作的記憶體細胞元，會受到如電晶體116,126產生的漏電流(I_leak)的影響，且整體漏電流可能會大到使得資料位元線電壓準位下降到讀「0」電位的情形，進而產生錯誤的讀取結果。

第七圖係為參考文獻1所提出的一種7T細胞元架構，相較於6T細胞元架構，7T細胞元架構多出一個電晶體207，控制線則為寫入字組線WWL、讀寫字組線WL以及讀寫反相字組線WLn，至於資料線則為讀寫位元線BL以及位元線WBL。

前述之7T細胞元架構事實上無法工作在太低的電壓下。在有漏電流累積或是雜訊干擾時，節點q2之電位可能上升，而如果節點q2電位上升的原因是PMOS電晶體201的漏電流，則讀取時間愈久，節點q2的電位上升就會愈高，當上升得太高時，會造成記憶體細胞元之節點電位反轉，使得節點q2由原來邏輯「1」變為邏輯「0」，以及節點q1原來邏輯「0」變為邏輯「1」，進而造成資料錯誤。此一現象稱為破壞性讀取(Destructive Read)。當工作電壓愈低時，會使得電壓容忍度更低，此問題即愈嚴重。

此外，前述之7T細胞元在進行寫入動作時，若寫入雜訊容忍度(Write Noise Margin)不足，亦有可能造成寫入失敗的問題。這種問題在工作電壓愈低時，即會變得愈加嚴重。

第八圖係為利用7T細胞元所建構的位元線架構，此仍然會受到漏電流影響而可能造成讀取錯誤。同樣的，當工作電壓愈低時，此問題亦會愈加嚴重。

為了要讓記憶體細胞元能夠穩定且可靠的在更低的工作電壓工作，有人發展出更複雜的架構。第九圖即為參考文獻2所提出之一種8T細胞元架構，其設計之重點在於把讀寫端分離，利用額外兩個NMOS電晶體當成獨立讀取端，可避免前述之破壞性讀取的狀況發生。而第十圖即為參考文獻3所提出之一種10T細胞元架構，其設計之重點同樣是以讀寫端分離為主，再加上避免在低電壓下，資料位元線受漏電流的影響，將獨立後的讀取端利用一顆PMOS電晶體配合三顆NMOS電晶體，進而有效控制細胞元對資料位元線的漏電流。第十一圖則為參考文獻4所提出之一種單端6顆電晶體(S6T)記憶體細胞元架構，其包含一個傳輸閘330以及一個由兩個反相器331,332所構成的4T栓鎖器。其設計的重點在於避免傳統6T細胞元在雙端讀取時受到兩條資料位元線的干擾而造成衰減細胞元的讀取雜訊免疫力，其係利用單端傳輸閘做為讀寫端，正確傳遞細胞元儲存電壓至資料位元線。但此種設計需有正確的電晶體尺寸才能如預期般動作。

另外，記憶體的設計還有一個趨勢是為了要降低功率消耗，利用功率閘(power gating)來控制電源供給方式，以及利用接地閘(ground gating)來控制流回地線的電流。近來，一些改良式的功率閘及接地閘設計架構也和改變記憶體細胞元設計方法一起合用，藉以使記憶體工作於低工作電壓時，能更有效的節省功率消耗或讓電路工作更為穩定。

第十二圖係為參考文獻5所提出之一種功率閘應用於傳統6T記憶體細胞元陣列的架構。此架構係將一個大的記憶體細胞元陣列分割成許多小的記憶體細胞元陣列(bank)，每一個小的記憶體細胞元陣列具有兩個電壓源，VDDH為高電位電壓源而VDDL為低電位電壓源。至於由哪一個電壓源來真正供給小的記憶體細胞元陣列則是由PMOS電源開關來決定，以電源開關410和411為例，在小的記憶體細胞元陣列不工作的時段裡，開啟電源開關410而關閉電源開關411，藉以將小的記憶體細胞元陣列連接至VDDL電壓源，進而降低細胞元漏電流的功率消耗。而在小的記憶體細胞元陣列工作的時段裡，開啟電源開關411而關閉電源開關410，藉以將小的記憶體細胞元陣列連接至VDDH電壓源，進而提高供電能力以加快記憶體的操作速度。

第十三圖係為參考文獻6所提出之一種利用接地閘應用於傳統6T記憶體細胞元陣列的架構。此架構也是將一個大的記憶體細胞元陣列分割成多小的記憶體細胞元陣列(bank)，每一個小的記憶體細胞元陣列均透過一個NMOS接地開關(ground switch)421、一個NMOS二極體(diode)422以及一個NMOS電阻(resistor)423接至地線(ground)，而該接地開關421、二極體422及電阻423的共同汲極所接的內部地線定義為虛擬地線42。藉由此種架構，可達到降低細胞元漏電流消耗以及加強記憶體寫入資料之能力。

第十四圖為參考文獻3所揭露的一種將PMOS電源開關應用於記憶體細胞元陣列之架構，此架構全部是由10T記憶體細胞元所組成。此架構主要為了加強細胞元改寫能力，以及加強細胞元的儲存能力。

第十五圖為參考文獻7所揭露的一種將緩衝器當做記憶體細胞元陣列中每一列的讀取端的架構，且每一記憶體細胞元陣列均是由8T記憶體細胞元所構成。此架構主要為了避免影響記憶體的讀取速度，此外還可以防止細胞元對資料位元線漏電流的干擾。

第十六圖為參考文獻4所揭露的一種運用改良式功率閘及改良式接地閘於記憶體細胞元陣列中的每一列的架構，每一列的記憶體細胞元均是由S6T記憶體細胞元所構成，且擁有一條虛擬電源線和一條虛擬地線。此架構主要為了避免影響記憶體的讀取速度，此外還可以加強記憶體寫入資料之能力。

綜合上述來看，在各個參考文獻中所提到要降低工作電壓基本上有兩種設計方式，其一是改變細胞元的架構(例如6T、7T、8T或10T細胞元架構)，其二是結合控制電源線或地線的方式來和S6T、8T或10T細胞元架構來一起使用。然而，使用新的細胞元架構會帶來可觀的記憶體陣列面積的增加，例如在參考文獻2中提到的從6T細胞元架構改變成8T細胞元架構，至少額外消耗了30%~40%的面積；而參考文獻7中提到從6T細胞元架構改變成S6T細胞元架構，則額外消耗了100%的面積。目前而言，並未有人提出較佳的架構來節省細胞元所佔用的面積且同時能有效降低工作電壓者。

參考文獻1：Takeda,K.;Hagihara,Y.;Aimoto,Y.;Nomura,M.;Nakazawa,Y.;Ishii,T.;Kobatake,H.;“A read-static-noise-margin-free ASRAM ce1l for low-VDD and high-speed applications ”,“SOLID-STATE CIRCUITS,2005 IEEE International Conference Digest of Technical Papers ,2005

參考文獻2：L. Chang,D. M. Fried,J. Hergenrother,J. W. Sleight,R. H. Dennard,R. K. Montoye,L. Sekaric,S. J. McNab,A. W. Topol,C. D. Adams,K. W. Guarini,W. Haensch,;“Stable SRAM Cell Design for the 32 nm Node and Beyond ”,in Symp. VLSI Technology Dig. Tech. Papers ,2005,pp. 128-129.

參考文獻3：Calhoun,B.H.;Chandrakasan,A.“A 256kb Sub-threshold SRAM in 65nm CMOS ”,SOLID-STATE CIRCUITS,2006 IEEE International Conference Digest of Technical Papers ,2006 Page(s):2592-2601

參考文獻4：Bo Zhai;Blaauw,D.;Sylvester,D.;Hanson,S.;“A Sub-200mV 6T SRAM in 0.13um CMOS ”,SOLID-STATE CIRCUITS,2007 IEEE International Conference Digest of Technical Papers ,2007 Page(s):332-334

參考文獻5：K. Zhang et al.,“A 3-GHz70 Mb SRAM in 65nm CMOS technology with integrated column-based dynamic power supply ”,in IEEE Int.Solid-State Circuits Conf.(ISSCC) Dig. Tech. Papers ,2005,pp. 474-475.

參考文獻6：Yamaoka,M.;Shinozaki,Y.;“A 300-MHz 25μA/Mb leakage on-chip SRAM module featuring process-variation immunity and low-leakage-active mode for mobile-phone application processor ”,SOLID-STATE CIRCUITS,2004 IEEE International Conference Digest of Technical Papers ,2004

參考文獻7：Verna,N.;Chandrakasan,A.;“A 256kb 65nm 8T Subthreshold SRAM Employing Sense-Amplifier Redundance ”,IEEE J. of Solid-State Circuit ,VOL.43,pp141-149,Jan 2008.

本發明之主要目的在於提供一種適用於低工作電壓之記憶體電路，其可增強在低工作電壓下的寫入及讀取能力，使得低工作電壓下的寫入及讀取動作更為穩定。

本發明之次一目的在於提供一種適用於低工作電壓之記憶體電路，其可減少漏電流，進而降低功率消耗。

本發明之再一目的在於提供一種適用於低工作電壓之記憶體電路，其可節省記憶體細胞元面積所造成的成本消耗。

為了達成前述目的，依據本發明所提供之一種適用於低工作電壓之記憶體電路，包含有：複數寫入字組線；複數寫入位元線；複數讀寫字組線；複數讀寫位元線；複數讀寫反相字組線；複數虛擬電壓源電路；複數虛擬接地電路；以及複數非對稱隨機存取記憶體細胞元，組合成一細胞元陣列，該細胞元陣列電性連接於該等寫入字組線、該等寫入位元線、該等讀寫字組線、該等讀寫位元線、該等讀寫反相字組線、該等虛擬電壓源電路以及該等虛擬接地電路；前述之每一非對稱隨機存取記憶體細胞元係由七個電晶體所組成，包含五個N型電晶體(NMOS)以及二個P型電晶體(PMOS)；其中，第一PMOS之閘極電性連接於第二PMOS之汲極、第二NMOS之汲極、第三NMOS之閘極以及第四NMOS之汲極，源極則電性連接於該虛擬電壓源電路，而汲極則電性連接於該第二PMOS之閘極、該第四NMOS之閘極、第一NMOS之汲極以及第五NMOS之汲極；該第二PMOS之源極電性連接於一外部電壓源；該第一NMOS之閘極電性連接於該寫入字組線，源極則電性連接於該寫入位元線；該第二NMOS之閘極電性連接於該讀寫字組線，源極則電性連接於該讀寫位元線；該第三NMOS之源極電性連接於該虛擬接地電路，汲極則電性連接於該第五NMOS之源極；該第四NMOS之源極電性連接於該虛擬接地電路；該第五NMOS之閘極電性連接於該讀寫反相字組線。藉此，可增強在低工作電壓下的寫入及讀取能力，使得低工作電壓下的寫入及讀取動作更為穩定。此外，還可減少漏電流，進而降低功率消耗。進而，藉由減少漏電流以及增加寫入及讀取動作的穩定性，可使寫入位元線及讀寫位元線上可以搭配更多的記憶體細胞元，進而節省記憶體細胞元陣列面積所造成的成本消耗。

為了詳細說明本發明之構造及特點所在，茲舉以下之較佳實施例並配合圖式說明如後，其中：如第一圖至第四圖所示，本發明一較佳實施例所提供之一種適用於低工作電壓之記憶體電路10，主要由複數寫入字組線WWL、複數寫入位元線WBL、複數讀寫字組線WL、複數讀寫位元線RBL、複數讀寫反相字組線WLn、複數虛擬電壓源電路12、複數虛擬接地電路14以及複數非對稱隨機存取記憶體細胞元18所組成，其中：該等非對稱隨機存取記憶體細胞元18組合成一細胞元陣列(圖中未示)，該細胞元陣列電性連接於該等寫入字組線WWL、該等寫入位元線WBL、該等讀寫字組線WL、該等讀寫位元線RBL、該等讀寫反相字組線WLn、該等虛擬電壓源電路12以及該等虛擬接地電路14。由於欲顯示多個非對稱隨機存取記憶體細胞元18組成之陣列有所困難，因此於第二圖中僅顯示由32個非對稱隨機存取記憶體細胞元18組成一列的狀態，且一列的非對稱隨機存取記憶體細胞元18係電性連接於一該寫入字組線WWL、一該寫入位元線WBL、一該讀寫字組線WL、一該讀寫位元線RBL、一該讀寫反相字組線WLn、一該虛擬電壓源電路12以及一該虛擬接地電路14；此外，於第二圖中僅顯示頭尾兩個非對稱隨機存取記憶體細胞元18，頭尾兩個之間的僅以空白區塊代表。至於由多列的非對稱隨機存取記憶體細胞元18組成的陣列，其組成方式概同於習知技術，容不贅述。

前述之每一非對稱隨機存取記憶體細胞元18係由七個電晶體所組成，包含五個N型電晶體(NMOS)以及二個P型電晶體(PMOS)，而為一a7T記憶體細胞元；其中，第一PMOS 501之閘極電性連接於第二PMOS 502之汲極、第二NMOS 504之汲極、第三NMOS 505之閘極以及第四NMOS 506之汲極，源極則電性連接於該虛擬電壓源電路12，而汲極則電性連接於該第二PMOS 502之閘極、該第四NMOS 506之閘極、第一NMOS 503之汲極以及第五NMOS 507之汲極。

該第二PMOS 502之源極電性連接於一外部電壓源VDD。

該第一NMOS 503之閘極電性連接於該寫入字組線WWL，源極則電性連接於該寫入位元線WBL。

該第二NMOS 504之閘極電性連接於該讀寫字組線WL，源極則電性連接於該讀寫位元線RBL。

該第三NMOS 505之源極電性連接於該虛擬接地電路14，汲極則電性連接於該第五NMOS 507之源極。

該第四NMOS 506之源極電性連接於該虛擬接地電路14。

該第五NMOS 507之閘極電性連接於該讀寫反相字組線WLn。

於本實施例中，該虛擬電壓源電路12具有一PMOS 121、一NMOS形成的二極體122、一PMOS形成的二極體123以及一虛擬電源線VVDD，該PMOS 121、該NMOS形成的二極體122以及該PMOS形成的二極體123係分別電性連接於該虛擬電源線VVDD。該虛擬電壓源電路12係藉由該虛擬電源線VVDD電性連接於該第一PMOS 501之閘極。該虛擬接地電路14具有一NMOS 141、一NMOS形成的二極體142、一PMOS形成的二極體143以及一虛擬接地線VGND，該NMOS 141、該NMOS形成的二極體142以及該PMOS形成的二極體143係分別電性連接於該虛擬接地線VGND。該虛擬接地電路14係藉由該虛擬接地線VGND電性連接於該第四NMOS 506之源極以及第三NMOS 505之源極。

接下來明本實施例的操作方式，並配合第三圖所示之時序操作圖來說明時序控制方式。

A.讀取動作：

讀取動作的一個時脈週期分為預先充電時段以及讀取時段。

時脈上半週位於預先充電時段，此時該讀寫字組線WL及該寫入字組線WWL為邏輯「0」，讀寫反相字組線WLn為邏輯「1」，虛擬電源線VVDD之電壓等於該外部電壓源VDD之工作電壓(即VDD)，該虛擬接地線VGND之電壓則高過正常接地電壓於一電位差ΔV1，該讀寫位元線RBL充電至工作電壓(即VDD)。時脈下半週位於讀取時段而執行讀取動作。

在讀取時段中，讀取列與非讀取列的操作動作不同。

讀取列的操作動作為：該寫入字組線WWL維持邏輯「0」，該讀寫字組線WL由邏輯「0」轉成邏輯「1」，該讀寫反相字組線WLn由邏輯「1」轉成邏輯「0」，該虛擬電源線VVDD由工作電壓(即VDD)降低一個電位差ΔV2，該虛擬接地線VGND係切換為連接於實體地線(圖中未示)。以第二圖中節點500為例(儲存邏輯「0」)，該讀寫位元線RBL的電位下降而讀出一低準位的輸出。此外，該虛擬電源線VVDD由工作電壓(即VDD)降低一個電位差ΔV2，以第一圖中的節點q2為例(儲存邏輯「0」)，造成該第一PMOS 501的堆疊效應，降低該第一PMOS 501對節點q2的漏電流，解決在先前技術中所介紹的破壞性讀取的問題。

非讀取列的操作動作為：該讀寫字組線WL以及該寫入字組線WWL仍為邏輯「0」，該讀寫反相字組線WLn仍為邏輯「1」，該虛擬電源線VVDD仍保持工作電壓為VDD，該虛擬接地線VGND仍高出正常接地電壓於一電位差ΔV1。在較低工作電壓工作時，以第二圖中的節點531為例(儲存邏輯「1」)，由於非讀取列的虛擬接地線VGND電壓提升至ΔV1，利用堆疊效應降低對該讀寫位元線RBLx的漏電流，有效減少該讀寫位元線RBLx不正常的電位下降，而可如預期的讀出高準位輸出。

由上可知，本實施例可在低工作電壓進行操作，並且可靠的完成讀取細胞元高低準位的讀取動作。

B.寫入動作：

寫入動作的一個時脈週期分為預先充電時段以及寫入時段。

時脈上半週位於預先充電時段，此時該讀寫字組線WL及該寫入字組線WWL為邏輯「0」，讀寫反相字組線WLn為邏輯「1」，虛擬電源線VVDD之電壓等於該外部電壓源VDD之工作電壓(即VDD)，該虛擬接地線VGND之電壓則高過正常接地電壓於一電位差ΔV1，該寫入位元線WBL及讀寫位元線RBL充電壓工作電壓(即VDD)。時脈下半週位於寫入時段而執行寫入動作。

在寫入時段中，寫入列與非寫入列的操作動作不同。

寫入列的操作動作為：該寫入字組線WWL與讀寫字組線WL由邏輯「0」轉成邏輯「1」，該讀寫反相字組線WLn由邏輯「1」轉成邏輯「0」，該虛擬電源線VVDD之電壓為工作電壓(即VDD)，該虛擬接地線VGND之電壓係高於正常接地電壓於該電位差ΔV1。在較低工作電壓工作時，由於該虛擬接地線VGND之電壓為ΔV1而高於正常接地電壓，因此使得寫入列中細胞元的最高電壓和最低電壓的電位差小於該寫入位元線WBL以及該讀寫位元線RBL之電位差，因此輸入的訊號可以很容易的改變節點上的儲存值，增加寫入的可靠度以及速度。

非寫入列的操作動作為：該讀寫字組線WL以及該寫入字組線WWL仍為邏輯「0」，該讀寫反相字組線WLn仍為邏輯「1」，該虛擬電源線VVDD仍保持於工作電壓(即VDD)，該虛擬接地線VGND仍高出正常接地電壓於一電位差ΔV1。由於該讀寫字組線WL以及該寫入字組線WWL仍為低準位，可使得非寫入列中的各個非對稱隨機存取記憶體細胞元18不會受到該寫入位元線WBL以及該讀寫位元線RBL的影響，進而可正確維持各該非對稱隨機存取記憶體細胞元18內部的儲存值的正確性。此外，由於非寫入列的虛擬接地線VGND之電壓為ΔV1，因此可降低各該非對稱隨機存取記憶體細胞元18內最高電壓和最低電壓的電位差，節省寫入狀態時位於非寫入列的各個非對稱隨機存取記憶體細胞元18內漏電流產生的功效消耗。

C.維持資料動作：

維持資料的操作動作為：控制該讀寫字組線WL以及該寫入字組線WWL為邏輯「0」、該讀寫反相字組線WLn為邏輯「1」、該虛擬電源線VVDD為工作電壓(即VDD)、該虛擬接地線VGND之電壓為高出正常接地電壓於一電位差ΔV1、該寫入位元線WBL及讀寫位元線RBL不做預先充電。由於該虛擬接地線VGND之電壓已提高為ΔV1，因此可降低各個非對稱隨機存取記憶體細胞元18內最高電壓和最低電壓的電位差，節省各個非對稱隨機存取記憶體細胞元18內漏電流產生的功率消耗。此外，該虛擬接地線VGND之電壓提高為ΔV1雖會降低在資料維持狀態時的雜訊免疫力，但由於該讀寫字組線WL以及該寫入字組線WWL為邏輯「0」，因此在資料維持週期內，該寫入位元線WBL及讀寫位元線RBL無法將訊號傳至各個非對稱隨機存取記憶體細胞元18內，加上各個非對稱隨機存取記憶體細胞元18內部儲存值仍保持在由兩個反相器互相栓鎖的狀態，故能保持在維持資料的動作。

由上可知，本發明藉由堆疊效應來增強在低工作電壓下的寫入及讀取能力，使得低工作電壓下的寫入及讀取動作更為穩定。此外，還可減少漏電流，進而降低功率消耗。進而，藉由減少漏電流以及增加寫入及讀取動作的穩定性，可使寫入位元線WBL及讀寫位元線RBL上可以搭配更多的記憶體細胞元，進而節省記憶體細胞元陣列面積所造成的成本消耗。

10．．．適用於低工作電壓之記憶體電路

12．．．虛擬電壓源電路

121．．．PMOS

122．．．NMOS形成的二極體

123．．．PMOS形成的二極體

14．．．虛擬接地電路

141．．．NMOS

142．．．NMOS形成的二極體

143．．．PMOS形成的二極體

18．．．非對稱隨機存取記憶體細胞元

501．．．第一PMOS

502．．．第二PMOS

503．．．第一NMOS

504．．．第二NMOS

505．．．第三NMOS

506．．．第四NMOS

507．．．第五NMOS

500．．．節點

531．．．節點

q2．．．節點

VDD．．．外部電壓源

VGND．．．虛擬接地線

VVDD．．．虛擬電源線

RBL．．．讀寫位元線

WBL．．．寫入位元線

WL．．．讀寫字組線

WLn．．．讀寫反相字組線

WWL．．．寫入字組線

第一圖係本發明一較佳實施例之局部電路結構圖，顯示一個非對稱隨機存取記憶體細胞元之結構。

第二圖係本發明一較佳實施例之局部電路結構圖，顯示多個非對稱隨機存取記憶體細胞元組成一列之狀態。

第三圖係本發明一較佳實施例之控制時序圖。

第四圖係本發明一較佳實施例之局部電路結構圖，顯示虛擬電壓源電路與虛擬接地電路之結構。

第五圖係習知由6顆電晶體所組成之隨機存取記憶體細胞元之電路結構圖。

第六圖係習知由6顆電晶體所組成之隨機存取記憶體細胞元配合位元線之架構圖。

第七圖係習知由7顆電晶體所組成之隨機存取記憶體細胞元之電路結構圖。

第八圖係習知由7顆電晶體所組成之隨機存取記憶體細胞元配合位元線之架構圖。

第九圖係習知由8顆電晶體所組成之隨機存取記憶體細胞元之電路結構圖。

第十圖係習知由10顆電晶體所組成之隨機存取記憶體細胞元之電路結構圖。

第十一圖係習知由6顆電晶體所組成之單端6顆電晶體(S6T)記憶體細胞元之電路結構圖。

第十二圖係習知由6顆電晶體所組成之隨機存取記憶體細胞元配合功率閘之架構圖。

第十三圖係習知由6顆電晶體所組成之隨機存取記憶體細胞元陣列配合接地閘之架構圖。

第十四圖係習知由10顆電晶體所組成之隨機存取記憶體細胞元陣列配合PMOS電源開關之架構圖。

第十五圖係習知由8顆電晶體所組成之隨機存取記憶體細胞元陣列配合緩衝器做為接地閘之架構圖。

第十六圖係習知由單端6T記憶體細胞元(S6T)陣列配合功率閘及接地閘之架構圖。

10．．．適用於低工作電壓之記憶體電路

12．．．虛擬電壓源電路

14．．．虛擬接地電路

18．．．非對稱隨機存取記憶體細胞元

500．．．節點

531．．．節點

VGND．．．虛擬接地線

VVDD．．．虛擬電源線

RBL．．．讀寫位元線

WBL．．．寫入位元線

WL．．．讀寫字組線

WLn．．．讀寫反相字組線

WWL．．．寫入字組線

Claims (3)

1. 一種適用於低工作電壓之記憶體電路，包含有：複數寫入字組線；複數寫入位元線；複數讀寫字組線；複數讀寫位元線；複數讀寫反相字組線；複數虛擬電壓源電路；複數虛擬接地電路；以及複數非對稱隨機存取記憶體細胞元，組合成一細胞元陣列，該細胞元陣列電性連接於該等寫入字組線、該等寫入位元線、該等讀寫字組線、該等讀寫位元線、該等讀寫反相字組線、該等虛擬電壓源電路以及該等虛擬接地電路；前述之每一非對稱隨機存取記憶體細胞元係由七個電晶體所組成，包含五個N型電晶體(NMOS)以及二個P型電晶體(PMOS)；其中，第一PMOS之閘極電性連接於第二PMOS之汲極、第二NMOS之汲極、第三NMOS之閘極以及第四NMOS之汲極，源極則電性連接於該虛擬電壓源電路，而汲極則電性連接於該第二PMOS之閘極、該第四NMOS之閘極、第一NMOS之汲極以及第五NMOS之汲極；該第二PMOS之源極電性連接於一外部電壓源；該第一NMOS之閘極電性連接於該寫入字組線，源極則電性連接於該寫入位元線；該第二NMOS之閘極電性連接於該讀寫字組線，源極則電性連接於該讀寫位元線；該第三NMOS之源極電性連接於該虛擬接地電路，汲極則電性連接於該第五NMOS之源極；該第四NMOS之源極電性連接於該虛擬接地電路；該第五NMOS之閘極電性連接於該讀寫反相字組線。
2. 依據申請專利範圍第1項所述之適用於低工作電壓之記憶體電路，其中：該虛擬接地電路主要具有一NMOS、一NMOS形成的二極體、一PMOS形成的二極體以及一虛擬接地線，該NMOS、該NMOS形成的二極體以及該PMOS形成的二極體係分別電性連接於該虛擬接地線；該虛擬接地電路係藉由該虛擬接地線電性連接於該第四NMOS之源極以及該第三NMOS之源極。
3. 依據申請專利範圍第1項所述之適用於低工作電壓之記憶體電路，其中：該虛擬電壓源電路主要具有一PMOS、一NMOS形成的二極體、一PMOS形成的二極體以及一虛擬電源線，該NMOS、該NMOS形成的二極體以及該PMOS形成的二極體係分別電性連接於該虛擬電源線；該虛擬電壓源電路係藉由該虛擬電源線電性連接於該第一PMOS之閘極。