KR20060007784A - 단위 ｓｒａｍ들 단위로 초기화할 수 있는 반도체 장치 - Google Patents

단위 ｓｒａｍ들 단위로 초기화할 수 있는 반도체 장치 Download PDF

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KR20060007784A
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Abstract

SRAM들을 초기화하는데 소모되는 시간과 전력을 감소시킬 수 있는 SRAM모듈과 상기 SRAM 모듈이 제공된다. 상기 기술적 과제를 달성하기 위한 SRAM 모듈은 초기 값 설정 동작 시, 활성화된 설정신호와 초기 데이터 값에 기초하여 제1제어신호와 제2제어신호를 발생하는 제어신호 발생회로; 상기 제1제어신호에 응답하여 전원을 대응되는 비트라인에 공급하는 제1전원공급회로; 상기 제2제어신호에 응답하여 상기 전원을 대응되는 상보 비트라인에 공급하는 제2전원공급회로; 대응되는 메모리 셀에 각각 접속되는 다수의 워드라인들; 상기 활성화된 설정신호와 선택 어드레스에 기초하여 상기 다수의 워드라인들 중에서 선택된 다수의 워드라인들 단위로 동시에 활성화시키는 로우 디코더를 구비한다. 상기 제어신호 발생회로는 서로 중복되지 않게 활성화되는 상기 제1제어신호와 상기 제2제어신호를 발생한다. 상기 선택 어드레스는 상기 로우 디코더로 입력되는 로우 어드레스의 MSB를 포함하는 어드레스이다. 상기 SRAM 모듈은 초기 값 설정 동작 시, 단위 워드라인들의 수만큼 워드라인들을 활성화시킬 수 있으므로 빠른 시간 내에 초기화 과정을 수행할 수 있다. 따라서 초기 값 설정 동작 시 상기 SRAM 모듈에서 사용되는 전력은 감소된다.
SRAM 모듈

Description

단위 ＳＲＡＭ들 단위로 초기화할 수 있는 반도체 장치{Semiconductor device for initialization by the unit SRAMs}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 SRAM 모듈의 회로도를 나타낸다.
도 2는 도1에 도시된 SRAM 모듈의 데이터 기입동작의 타이밍도를 나타낸다.
도 3은 본 발명의 실시예 따른 시스템의 블락도를 나타낸다.
도 4는 본 발명의 실시예에 따른 SRAM 모듈의 회로도를 나타낸다.
도 5는 도 4에 도시된 SRAM 모듈의 데이터 기입동작의 타이밍도를 나타낸다.
도 6은 본 발명의 다른 실시예 따른 시스템의 블락도를 나타낸다.
도 7은 도 6에 도시된 SRAM 모듈의 데이터 기입동작의 타이밍도를 나타낸다.
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 다수의 SRAM들 각각에 저장된 데이터를 워드라인들 단위로 빠르게 초기화 할 수 있는 반도체 장치를 제공하는 것이다.
SoC(system on chip)에서 연산중인 데이터의 저장과 CPU의 빠른 연산을 위하여 캐쉬 메모리가 사용된다. 상기 캐쉬 메모리로서 시스템 클락에 동기되어 동작하는 싱크로너스(synchronous)SRAM이 많이 사용된다.
그러나 싱크로너스 SRAM은 휘발성 메모리로서, 상기 싱크로너스 SRAM은 전원이 공급되는 동안만 데이터를 저장한다. 따라서 상기 싱크로너스 SRAM으로 전원이 공급되면, 상기 싱크로너스 SRAM에 저장된 데이터는 소정의 값(예컨대 1 또는 0)으로 초기화되어야 한다.
도 1은 종래의 SRAM 모듈의 회로도를 나타낸다. 도 1을 참조하면, 프리차지 회로(110)는 로우(low)의 프리차지 제어신호(PREL)에 응답하여 비트라인 쌍(BL0과 BLb0, ..., BLn과 BLbn)을 전원(VDD)의 전압레벨로 프리차지한다.
로우 디코더(120)는 로우 어드레스(XADD)를 디코딩하여 대응되는 하나의 워드라인(WL0 내지 WLn)을 활성화시킨다. 컬럼 디코더(130)는 컬럼 어드레스(YDEC)를 디코딩하여 대응되는 하나의 비트라인 쌍(BL0와 BLb0, 및 BLn과 BLbn)을 선택한다.
기입버퍼(140)는 기입 인에이블 신호(WE)에 응답하여 데이터(INDATA)를 상기 컬럼 디코더(130)로 전송한다. 감지 증폭기(150)는 상기 컬럼 디코더(130)로부터 출력된 신호들(BL과 BLb)의 차이를 증폭하여 출력 신호(OUTDATA)를 발생한다.
도 2는 도 1에 도시된 SRAM 모듈의 데이터 기입동작의 타이밍도를 나타낸다. 도 1과 도 2를 참조하면, 기입 싸이클 동안, 선택된 워드라인(WL0)이 활성화되면 기입 버퍼(140)로 입력된 1워드(word)/바이트(byte)의 데이터(INDATA)는 비트라인 쌍(BLn과 BLbn)을 통하여 SRAM 셀(111)로 기입된다.
따라서 다수개의 SRAM 셀들 각각을 초기화하기 위해서는 다수개의 워드라인들 각각을 활성화시켜야 한다. 따라서 SRAM들의 수가 증가하는 경우, SRAM들 각각을 초기화하기 위한 시간이 많이 소요된다. 또한, 상기 RAM들 각각을 초기화하기 위한 전력도 많이 소모된다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 SRAM들을 초기화하는데 소모되는 시간과 전력을 감소시킬 수 있는 SRAM모듈과 상기 SRAM 모듈을 제어하는 컨트롤러를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 반도체 장치는 초기 값 설정 동작 시, 활성화된 설정신호와 초기 데이터 값에 기초하여 제1제어신호와 제2제어신호를 발생하는 제어신호 발생회로, 상기 제1제어신호에 응답하여 전원을 대응되는 비트라인에 공급하는 제1전원공급회로; 상기 제2제어신호에 응답하여 상기 전원을 대응되는 상보 비트라인에 공급하는 제2전원공급회로; 대응되는 메모리 셀에 각각 접속되는 다수의 워드라인들; 상기 활성화된 설정신호와 선택 어드레스에 기초하여 상기 다수의 워드라인들 중에서 선택된 다수의 워드라인들 단위로 동시에 활성화시키는 로우 디코더를 구비한다.
상기 제어신호 발생회로는 서로 중복되지 않게 활성화되는 상기 제1제어신호와 상기 제2제어신호를 발생한다. 상기 선택 어드레스는 상기 로우 디코더로 입력되는 로우 어드레스의 MSB(most significant bit)를 포함하는 어드레스이다.
상기 다수의 워드라인들의 수가 M개인 경우 상기 활성화된 설정신호와 상기 선택 어드레스에 기초하여 동시에 활성화되는 선택된 워드라인들의 수(K)는
Figure 112004032523014-PAT00001
에 따라 결정되고, 상기 N은 상기 선택 어드레스의 총 비트 수를 나타낸다.
상기 기술적 과제를 달성하기 위한 M개의 워드라인들 각각에 접속되는 다수개의 SRAM들을 구비하는 반도체 장치는 초기 값 설정 동작 시에 활성화되는 설정신호와 초기 데이터 값에 기초하여 제1제어신호와 제2제어신호를 발생하는 제어신호 발생회로; 상기 제1제어신호에 응답하여 대응되는 비트라인을 전원의 전압레벨로 프리차지하기 위한 적어도 하나의 제1전원공급회로; 상기 제2제어신호에 응답하여 대응되는 상보 비트라인을 상기 전원의 전압레벨로 프리차지하기 위한 적어도 하나의 제2전원공급회로; 상기 활성화된 설정신호와 N비트로 구성된 선택 어드레스에 기초하여 상기 M개의 워드라인들 중에서 (M/2N)개의 단위로 워드라인들을 순차적으로 활성화시키는 로우 디코더를 구비한다. 상기 N비트로 구성된 선택 어드레스는 로우 어드레스의 MSB와 상기 MSN에 연속적인 비트들을 포함한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예 따른 시스템의 블락도를 나타낸다. 도 3에 도시된 시스템(310)은 컨트롤러(310) 및 SRAM모듈(즉, 반도체 장치; 320)을 구비한다. 상기 컨트롤러(310)와 SRAM모듈(320)은 시스템 클락(SCLK)에 동기되어 동작한다.
도 4는 본 발명의 실시예에 따른 SRAM 모듈의 회로도를 나타낸다. 도 4를 참조하면, 다수개의 메모리 셀들(111)을 구비하는 SRAM 모듈(320)은 제어신호 발생회로(410), 전원 공급 회로(420), 로우 디코더(430), 컬럼 디코더(130), 기입버퍼(140), 및 감지 증폭기(150)를 구비한다.
상기 제어신호 발생회로(410)는 설정신호(BULK), 지시신호(PREL), 및 초기 데이터 값(BDATA)에 기초하여 제1제어신호(PREL0)와 제2제어신호(PREL1)를 발생한다.
상기 설정신호(BULK)는 상기 다수개의 메모리 셀들(111)에 "0" 또는 "1"의 값을 초기 값으로 설정하고자하는 경우 컨트롤러(310)에 의하여 활성화(예컨대, 하이)된다. 즉, 상기 설정신호(BULK)가 활성화되는 경우, 상기 SRAM 모듈(320)은 상기 다수개의 메모리 셀들(111)에 "0" 또는 "1"의 값을 초기 값으로 기입한다. 이를 초기 값 설정 동작이라 한다.
따라서 초기 값 설정 동작 시, 상기 제어신호 발생회로(410)는 활성화된 설정신호(BULK)와 초기 데이터 값(BDATA)에 기초하여 도 5에 도시된 바와 같은 상기 제1제어신호(PREL0)와 상기 제2제어신호(PREL1)를 발생한다.
그러나, 상기 설정신호(BULK)가 비활성화(예컨대 로우)되는 경우, 상기 제1 제어신호(PREL0)와 상기 제2제어신호(PREL1)는 상기 지시신호(PREL)와 동일하다. 이를 정상 모드라 한다.
상기 전원공급 회로(420)는 적어도 하나의 제1전원공급회로(4211 내지 421n)와 적어도 하나의 제2전원공급회로(4221 내지 422n)를 구비한다.
상기 적어도 하나의 제1전원공급회로(4211 내지 421n)각각은 PMOS트랜지스터로 구현될 수 있고, 전원(VDD)과 대응되는 비트라인(BL0 내지 BLn)사이에 접속된다. 상기 제1제어신호(PREL0)는 상기 적어도 하나의 제1전원공급회로(4211 내지 421n)의 게이트로 입력된다.
상기 적어도 하나의 제2전원공급회로(4221 내지 422n)각각은 PMOS트랜지스터로 구현될 수 있고, 상기 전원(VDD)과 대응되는 상보 비트라인(BLb0 내지 BLbn)사이에 접속된다. 상기 제2제어신호(PREL1)는 상기 적어도 하나의 제2전원공급회로(4221 내지 422n)의 게이트로 입력된다.
상기 전원공급 회로(420)는 대응되는 제어신호(PREL0 또는 PREL1)에 응답하여 비트라인(BL0 내지 BLn)과 상보 비트라인(BLb0 내지 BLbn)을 따로따로 프리차지한다.
상기 로우 디코더(430)는 상기 설정신호(BULK), 로우 어드레스(XADD)와 선택 어드레스(BULKADD[s;0])를 수신한다.
상기 설정신호(BULK)가 비활성화되는 경우, 즉 정상모드에서 상기 로우 디코더(430)는 로우 어드레스(XADD)를 수신하고, 수신된 로우 어드레스를 디코딩하고, 하나의 워드라인을 선택(또는 활성화)한다.
그러나. 상기 설정신호(BULK)가 활성화되는 경우, 상기 로우 디코더(430)는 선택 어드레스(BULKADD[s:0])를 수신하고, 수신된 로우 어드레스를 디코딩하고, 수학식1로 표현되는 다수개의 워드라인들(K, 이를 "단위 워드라인들"이라 한다)을 동시에 선택(또는 활성화)한다. 따라서 상기 단위 워드라인들에 접속된 SRAM들(이를 "단위 SRAM들"이라 한다.)은 동시에 초기화된다.
Figure 112004032523014-PAT00002
여기서 M은 전체 워드라인들의 개수를 나타내고, N은 상기 선택 어드레스(BULKADD[s:0])의 총 비트 수를 나타낸다. 상기 선택 어드레스(BULKADD[s:0])는 로우 어드레스(XADD)의 MSB(most significant bit)를 포함한다.
예컨대, 전체 워드라인들의 개수(M)가 512이고, 상기 선택 어드레스(BULKADD[s:0])의 비트 수(N)가 2비트 인 경우, 상기 로우 디코더(430)는 선택 어드레스(BULKADD[1:0], 즉 BULKADD[00], BULKADD[01], BULKADD[10], 및 BULKADD[11]각각에 응답하여 단위 워드라인들(128개)을 순차적으로 활성화시킨다.
상기 컬럼 디코더(130), 상기 기입버퍼(140), 및 감지 증폭기(150)의 동작은 도 1에 도시된 컬럼 디코더(130), 상기 기입버퍼(140), 및 감지 증폭기(150)의 동작과 동일하다.
도 5는 도 4에 도시된 SRAM 모듈의 데이터 기입동작의 타이밍도를 나타낸다. 도 3 내지 도 5를 참조하여, 다수개의 단위 SRAM 메모리 셀들로 "0" 또는 "1"을 동 시에 기입하는 데이터 기입동작(이를 "초기 값 설정 동작"이라 한다.)을 설명하면 다음과 같다.
우선, 다수개의 단위 SRAM 메모리 셀들 각각으로 "0"을 동시에 기입하는 경우(이를 "BULK-WR0"라 한다)를 설명한다.
컨트롤러(310)는 활성화된 상기 설정신호(BULK)와 접지전압의 레벨("0", 또는 로우)로 설정된 초기 데이터 값(BDATA), 및 로우 어드레스(XADD)의 MSB(=0)로 구성된 선택 어드레스(BULKADD[0])를 SRAM 모듈(320)로 출력한다.
상기 제어신호 발생회로(410)는 활성화된 설정신호(BULK)와 초기 데이터 값(BDATA=0)에 기초하여 로우(L)인 상기 제1제어신호(PREL0)와 하이(H)인 상기 제2제어신호(PREL1)를 발생한다. 따라서 제2전원공급회로(4221 내지 422n)는 상기 제1제어신호(PREL0)에 응답하여 상보 비트라인들(BLb0 내지 BLbn)을 전원(VDD)의 전압레벨로 프리차지된다.
그러나, 비트라인들(BL0 내지 BLn)각각은 플로팅(floating)되므로, 상기 비트라인들(BL0 내지 BLbn)각각은 대응되는 SRAM셀에서 구동하는 값을 갖는다.
상기 로우 디코더(430)는 선택 어드레스(BULKADD[0]=A0)에 응답하여 수학식1에 따라 전체 워드라인들(WL0내지 WLM) 중에서 절반의 워드라인들(WL0 내지 WLm)을 동시에 선택(또는 활성화)한다.
활성화된 워드라인들((WL0 내지 WLm)에 접속된 다수개의 메모리 셀들 각각은 동시에 "0"의 값을 저장한다. 즉, "0"값은 선택된 상기 다수개의 메모리 셀들 각각 으로 동시에 기입된다.
계속하여, 다수개의 단위 SRAM 메모리 셀들 각각으로 "1"을 동시에 기입하는 경우(이를 "BULK-WR1"라 한다)를 설명한다.
상기 컨트롤러(310)는 활성화된 상기 설정신호(BULK)와 전원의 전압레벨("VDD", 또는 하이)로 설정된 초기 데이터 값(BDATA), 및 로우 어드레스(XADD)의 MSB(=1)로 구성된 선택 어드레스(BULKADD[1])를 SRAM 모듈(320)로 출력한다.
상기 제어신호 발생회로(410)는 활성화된 설정신호(BULK)와 초기 데이터 값(BDATA=1)에 기초하여 하이(H)인 상기 제1제어신호(PREL0)와 로우(L)인 상기 제2제어신호(PREL1)를 발생한다.
따라서 제1전원공급회로(4211 내지 421n)는 상기 제2제어신호(PREL1)에 응답하여 비트라인들(BL0 내지 BLn)을 전원(VDD)의 전압레벨로 프리차지한다.
그러나, 상보 비트라인들(BLb0 내지 BLbn)각각은 플로팅(floating)되므로, 상기 상보 비트라인들(BLb0 내지 BLbn)각각은 대응되는 SRAM셀에서 구동하는 값을 갖는다.
상기 로우 디코더(430)는 선택 어드레스(BULKADD[1]=A1)에 응답하여 수학식1에 따라 전체 워드라인들(WL0내지 WLM) 중에서 절반의 워드라인들(WLm +1 내지 WLM)을 동시에 선택(또는 활성화)한다.
활성화된 워드라인들(WLm +1 내지 WLM)에 접속된 다수개의 메모리 셀들 각각은 동시에 "0"의 값을 저장한다. 즉, "0"값은 선택된 상기 다수개의 메모리 셀들 각각 으로 동시에 기입된다.
도 6은 본 발명의 다른 실시예 따른 시스템의 블락도를 나타낸다. 도 6을 참조하면, 시스템(600)은 컨트롤러(610), SRAM모듈(320), 및 CPU(620)을 구비한다. 상기 컨트롤러(610), 상기 SRAM모듈(320), 및 상기 CPU(620)은 시스템 클락(SCLK)에 동기되어 동작한다.
상기 CPU(620)는 초기화를 위한 데이터 기입 명령(BWC)을 상기 컨트롤러(610)로 출력한다. 상기 컨트롤러(610)는 상기 데이터 기입 명령(BWC)에 응답하여 설정신호(BULK), 초기 데이터 값(BDATA), 및 설정 어드레스를 SRAM모듈(320)로 전송한다. 또한, 상기 컨트롤러(610)는 상기 SRAM모듈(320)에서 초기 값 설정 동작이 수행되고 있음을 나타내는 신호(BBUSY)를 상기 CPU(620)로 전송한다.
도 7은 도 6에 도시된 SRAM 모듈의 데이터 기입동작의 타이밍도를 나타낸다. 도 4, 도 6, 및 도 7을 참조하여 상기 SRAM모듈(320)의 로우 디코더(430)에서 수학식 1로 표현된 단위 워드라인들(K)의 활성화 동작을 간단히 설명하면 다음과 같다.
컨트롤러(310)는 활성화된 상기 설정신호(BULK)와 초기 데이터 값(BDATA)을 SRAM 모듈(320)로 출력하고, 로우 어드레스(XADD)의 MSB로 포함하고 2비트로 구성된 각 선택 어드레스(예컨대, A0=BULKADD[00], A1=BULKADD[01],A2=BULKADD[10], 및 A3=BULKADD[11])를 시스템 클락(SCLK)의 상승에지와 하강에지에 응답하여 연속적으로 SRAM 모듈(320)로 출력한다.
상기 로우 디코더(430)는 선택 어드레스(A0=BULKADD[00])에 응답하여 수학식1에 따라 전체 워드라인들(예컨대, 512)중에서 1/4에 해당하는 제1그룹(WLG0; 예컨 대 128개)의 단위 워드라인들을 동시에 선택(또는 활성화)한다.
활성화된 제1그룹의 단위 워드라인들 각각에 접속된 다수개의 메모리 셀들 각각은 동시에 동일한 초기 데이터 값(BDATA)을 저장한다.
상기 로우 디코더(430)는 선택 어드레스(A1=BULKADD[01])에 응답하여 수학식1에 따라 전체 워드라인들(예컨대, 512)중에서 1/4에 해당하는 제2그룹(WLG1; 예컨대 128개)의 단위 워드라인들을 동시에 선택(또는 활성화)한다.
활성화된 제2그룹의 단위 워드라인들 각각에 접속된 다수개의 메모리 셀들 각각은 동시에 동일한 초기 데이터 값(BDATA)을 저장한다.
상기 로우 디코더(430)는 선택 어드레스(A2=BULKADD[10])에 응답하여 수학식1에 따라 전체 워드라인들(예컨대, 512)중에서 1/4에 해당하는 제3그룹(WLGn-1; 예컨대 128개)의 단위 워드라인들을 동시에 선택(또는 활성화)한다.
활성화된 제3그룹의 단위 워드라인들 각각에 접속된 다수개의 메모리 셀들 각각은 동시에 동일한 초기 데이터 값(BDATA)을 저장한다.
그리고, 상기 로우 디코더(430)는 선택 어드레스(An=A3=BULKADD[11])에 응답하여 수학식1에 따라 전체 워드라인들(예컨대, 512)중에서 1/4에 해당하는 제4그룹(WLG3; 예컨대 128개)의 단위 워드라인들을 동시에 선택(또는 활성화)한다.
활성화된 제4그룹의 단위 워드라인들 각각에 접속된 다수개의 메모리 셀들 각각은 동시에 동일한 초기 데이터 값(BDATA)을 저장한다. 서로 다른 각 그룹(WLG0 내지 WLGn)에 속하는 워드라인들 각각은 동시에 활성화되지 않는다.
SRAM들을 구비하는 반도체 장치의 초기 값 설정 동작 시, 단위 워드라인들 (K)의 수는 선택 어드레스를 구성하는 비트 수에 따라 달라진다.
본 발명에 따른 SRAM들을 구비하는 반도체 장치는 정상 모드에서는 일반적인 SRAM의 동작을 수행하고, 초기 값 설정 동작 시에는 단위 워드라인들의 수만큼 씩 워드라인들을 활성활시킬 수 있으므로 SRAM들을 초기화시키는 시간을 줄일 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 장치는 초기 값 설정 동작 시, 단위 워드라인들의 수만큼 워드라인들을 활성화시킬 수 있으므로 빠른 시간 내에 초기화 과정을 수행할 수 있다. 따라서 초기 값 설정 동작 시 상기 반도체 장치에서 사용되는 전력은 감소된다.

Claims (6)

  1. 반도체 장치에 있어서,
    초기 값 설정 동작 시, 활성화된 설정신호와 초기 데이터 값에 기초하여 제1제어신호와 제2제어신호를 발생하는 제어신호 발생회로;
    상기 제1제어신호에 응답하여 전원을 대응되는 비트라인에 공급하는 제1전원공급회로;
    상기 제2제어신호에 응답하여 상기 전원을 대응되는 상보 비트라인에 공급하는 제2전원공급회로;
    대응되는 메모리 셀에 각각 접속되는 다수의 워드라인들;
    상기 활성화된 설정신호와 선택 어드레스에 기초하여 상기 다수의 워드라인들 중에서 선택된 다수의 워드라인들 단위로 동시에 활성화시키는 로우 디코더를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제어신호 발생회로는 서로 중복되지 않게 활성화되는 상기 제1제어신호와 상기 제2제어신호를 발생하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 선택 어드레스는 상기 로우 디코더로 입력되는 로우 어드레스의 MSB(most significant bit)를 포함하는 어드레스인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 다수의 워드라인들의 수가 M개인 경우,
    상기 활성화된 설정신호와 상기 선택 어드레스에 기초하여 동시에 활성화되 는 선택된 워드라인들의 수는
    Figure 112004032523014-PAT00003
    에 따라 결정되고, 상기 N은 상기 선택 어드레스의 총 비트 수를 나타내는 것을 특징으로 하는 반도체 장치.
  5. M개의 워드라인들 각각에 접속되는 다수개의 SRAM들을 구비하는 반도체 장치에 있어서,
    초기 값 설정 동작 시에 활성화되는 설정신호와 초기 데이터 값에 기초하여 제1제어신호와 제2제어신호를 발생하는 제어신호 발생회로;
    상기 제1제어신호에 응답하여 대응되는 비트라인을 전원의 전압레벨로 프리차지하기 위한 적어도 하나의 제1전원공급회로;
    상기 제2제어신호에 응답하여 대응되는 상보 비트라인을 상기 전원의 전압레벨로 프리차지하기 위한 적어도 하나의 제2전원공급회로;
    상기 활성화된 설정신호와 N비트로 구성된 선택 어드레스에 기초하여 상기 M개의 워드라인들 중에서 (M/2N)개의 단위로 워드라인들을 순차적으로 활성화시키는 로우 디코더를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 N비트로 구성된 선택 어드레스는 로우 어드레스의 MSB와 상기 MSB와 연속적인 비트들을 포함하는 것을 특징으로 하는 반도체 장치.
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