JP2001189099A - 基準電圧発生回路、半導体記憶装置及びそのバーンイン方法 - Google Patents
基準電圧発生回路、半導体記憶装置及びそのバーンイン方法Info
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Abstract
(57)【要約】
【課題】 基準電圧発生回路のヒューズや、配線の抵抗
値の経時変化を防止した半導体記憶装置を提供する。 【解決手段】 半導体記憶装置にバーンイン回路を設け
て、通常の動作状態において電圧が印加されない基準電
圧発生回路のヒューズや配線にバーンイング電圧を印加
することにより、特性が経時変化する半導体記憶装置を
予め排除する。
値の経時変化を防止した半導体記憶装置を提供する。 【解決手段】 半導体記憶装置にバーンイン回路を設け
て、通常の動作状態において電圧が印加されない基準電
圧発生回路のヒューズや配線にバーンイング電圧を印加
することにより、特性が経時変化する半導体記憶装置を
予め排除する。
Description
【０００１】
【発明の属する技術分野】本発明は、バーンイン回路を
備えた半導体記憶装置に関し、特に、通常の動作状態に
おいて、電圧が印加されない部分にバーンイン電圧を印
加するためのバーンイン回路を備えた半導体記憶装置に
関する。
備えた半導体記憶装置に関し、特に、通常の動作状態に
おいて、電圧が印加されない部分にバーンイン電圧を印
加するためのバーンイン回路を備えた半導体記憶装置に
関する。
【０００２】
【従来の技術】従来、半導体記憶装置等に用いられる基
準電圧発生回路（Ｖref回路）には、複数の抵抗調整用
ヒューズが組み込まれており、所定のヒューズを切断す
ることにより、抵抗値を変えて、所望の電圧を供給する
基準電圧発生回路を得ている。図３（ａ）は、ヒューズ
部分の拡大図であり、配線部１にヒューズ部２が接続さ
れている。そして、図３（ｂ）に示すように、レーザ光
３をヒューズ部２に照射してヒューズ部２の切断を行な
っている。
準電圧発生回路（Ｖref回路）には、複数の抵抗調整用
ヒューズが組み込まれており、所定のヒューズを切断す
ることにより、抵抗値を変えて、所望の電圧を供給する
基準電圧発生回路を得ている。図３（ａ）は、ヒューズ
部分の拡大図であり、配線部１にヒューズ部２が接続さ
れている。そして、図３（ｂ）に示すように、レーザ光
３をヒューズ部２に照射してヒューズ部２の切断を行な
っている。
【０００３】しかし、高集積化された半導体記憶装置で
は、ヒューズ部２の幅が狭いため、図４（ａ）（ｂ）
（ｃ）に示すように、レーザ光３がヒューズ部２に正確
に照射されない場合があった。かかる場合、図４（ａ）
のようにレーザ光３がヒューズ部２から外れた場合は、
ヒューズ部２は切断されない。また、図４（ｂ）のよう
にレーザ光３がヒューズ部２に部分的に照射された場合
は、ヒューズ部２は部分的に切断される。また、図４
（ｃ）のように、レーザ光３が配線部１に照射された場
合は、配線部１が切断される。かかるヒューズ部２の切
断工程の後に、基準電圧発生回路の抵抗値が所定の範囲
内に属していれば、かかる回路は良品として使用され
る。即ち、図４（ｂ）や図４（ｃ）のように切断された
ヒューズ部２を含んでいても、基準電圧発生回路に含ま
れる抵抗調整用ヒューズ全体の抵抗値が所定の範囲内に
あれば、良品として扱われる。
は、ヒューズ部２の幅が狭いため、図４（ａ）（ｂ）
（ｃ）に示すように、レーザ光３がヒューズ部２に正確
に照射されない場合があった。かかる場合、図４（ａ）
のようにレーザ光３がヒューズ部２から外れた場合は、
ヒューズ部２は切断されない。また、図４（ｂ）のよう
にレーザ光３がヒューズ部２に部分的に照射された場合
は、ヒューズ部２は部分的に切断される。また、図４
（ｃ）のように、レーザ光３が配線部１に照射された場
合は、配線部１が切断される。かかるヒューズ部２の切
断工程の後に、基準電圧発生回路の抵抗値が所定の範囲
内に属していれば、かかる回路は良品として使用され
る。即ち、図４（ｂ）や図４（ｃ）のように切断された
ヒューズ部２を含んでいても、基準電圧発生回路に含ま
れる抵抗調整用ヒューズ全体の抵抗値が所定の範囲内に
あれば、良品として扱われる。
【０００４】
【発明が解決しようとする課題】しかしながら、図４
（ｂ）のように、部分的に切断されたヒューズ部２を含
む場合は、基準電圧発生回路の使用中にヒューズ部２の
切断が進み、最終的にヒューズ部２が切断されてしまう
場合がある。かかる場合には、基準電圧発生回路の抵抗
値が経時変化し、最終的に所望の基準電圧が得られなく
なる場合もある。
（ｂ）のように、部分的に切断されたヒューズ部２を含
む場合は、基準電圧発生回路の使用中にヒューズ部２の
切断が進み、最終的にヒューズ部２が切断されてしまう
場合がある。かかる場合には、基準電圧発生回路の抵抗
値が経時変化し、最終的に所望の基準電圧が得られなく
なる場合もある。
【０００５】また、従来の半導体記憶装置では、ビット
線等の配線の抵抗値が経時的に変化することも問題とな
っていた。
線等の配線の抵抗値が経時的に変化することも問題とな
っていた。
【０００６】本発明は、基準電圧発生回路のヒューズ
や、配線の抵抗値の経時変化を防止した半導体記憶装置
を提供することを目的とする。
や、配線の抵抗値の経時変化を防止した半導体記憶装置
を提供することを目的とする。
【０００７】
【課題を解決するための手段】そこで、発明者らは鋭意
研究の結果、バーンイン回路を設けて、通常の動作状態
において電圧が印加されない基準電圧発生回路のヒュー
ズや配線に、バーンイング電圧を印加することにより、
特性が経時変化する半導体記憶装置を予め排除できるこ
とを見出し、本発明を完成した。
研究の結果、バーンイン回路を設けて、通常の動作状態
において電圧が印加されない基準電圧発生回路のヒュー
ズや配線に、バーンイング電圧を印加することにより、
特性が経時変化する半導体記憶装置を予め排除できるこ
とを見出し、本発明を完成した。
【０００８】即ち、本発明は、抵抗調整用のヒューズを
有する基準電圧発生回路であって、外部から制御信号が
入力された場合に、ヒューズの両端にバーンイン電圧を
印加するバーンイン回路を備えたことを特徴とする基準
電圧発生回路である。このように、基準電圧供給回路が
バーンイン回路を備えることにより、通常の動作状態で
は、電圧が印加できないヒューズにバーンイン電圧を印
加することができる。この結果、基準電圧供給回路の抵
抗調整用ヒューズのバーンインが可能となり、信頼性の
高い半導体記憶装置を得ることができる。なお、特開平
４−２９０４５８号公報にも、半導体装置のヒューズ素
子にバーンイン電圧を印加する内容が記載されている。
しかしながら、本発明は、バーンイン回路を設けて、通
常、電圧を印加できないヒューズに電圧を印加してバー
ンインを行なう点で、動作状態で印加される電圧よりも
高い電圧をヒューズ素子に印加してバーンインを行なう
上記公報記載内容とは異なっている。
有する基準電圧発生回路であって、外部から制御信号が
入力された場合に、ヒューズの両端にバーンイン電圧を
印加するバーンイン回路を備えたことを特徴とする基準
電圧発生回路である。このように、基準電圧供給回路が
バーンイン回路を備えることにより、通常の動作状態で
は、電圧が印加できないヒューズにバーンイン電圧を印
加することができる。この結果、基準電圧供給回路の抵
抗調整用ヒューズのバーンインが可能となり、信頼性の
高い半導体記憶装置を得ることができる。なお、特開平
４−２９０４５８号公報にも、半導体装置のヒューズ素
子にバーンイン電圧を印加する内容が記載されている。
しかしながら、本発明は、バーンイン回路を設けて、通
常、電圧を印加できないヒューズに電圧を印加してバー
ンインを行なう点で、動作状態で印加される電圧よりも
高い電圧をヒューズ素子に印加してバーンインを行なう
上記公報記載内容とは異なっている。
【０００９】上記バーンイン回路は、上記制御信号が入
力された場合に、上記ヒューズの両端を、上記基準電圧
発生回路から電気的に切り離すスイッチング回路部と、
上記制御信号が入力された場合に、上記ヒューズの両端
を、それぞれ異なった電位とする電圧供給回路部、とを
含む。かかる回路を含むバーンイン回路を有することに
より、抵抗調整用ヒューズのバーンインが可能となる。
力された場合に、上記ヒューズの両端を、上記基準電圧
発生回路から電気的に切り離すスイッチング回路部と、
上記制御信号が入力された場合に、上記ヒューズの両端
を、それぞれ異なった電位とする電圧供給回路部、とを
含む。かかる回路を含むバーンイン回路を有することに
より、抵抗調整用ヒューズのバーンインが可能となる。
【００１０】上記スイッチング回路部と、上記電圧供給
回路部とは、１の制御信号で制御されることが好まし
い。高集積化を図るためである。
回路部とは、１の制御信号で制御されることが好まし
い。高集積化を図るためである。
【００１１】また、本発明は、請求項１から３に記載の
基準電圧発生回路を含む半導体記憶装置でもある。
基準電圧発生回路を含む半導体記憶装置でもある。
【００１２】また、本発明は、動作時に略同電位である
複数の配線を含む半導体記憶装置であって、外部から制
御信号が入力された場合に、少なくとも２本の配線間に
バーンイン電圧を印加するバーンイン回路を備えたこと
を特徴とする半導体記憶装置でもある。このように、半
導体記憶装置がバーンイン回路を備えることにより、通
常の動作状態では電圧が印加されない配線間にバーンイ
ン電圧を印加することができる。この結果、配線のバー
ンインが可能となり、信頼性の高い半導体記憶装置を得
ることができる。
複数の配線を含む半導体記憶装置であって、外部から制
御信号が入力された場合に、少なくとも２本の配線間に
バーンイン電圧を印加するバーンイン回路を備えたこと
を特徴とする半導体記憶装置でもある。このように、半
導体記憶装置がバーンイン回路を備えることにより、通
常の動作状態では電圧が印加されない配線間にバーンイ
ン電圧を印加することができる。この結果、配線のバー
ンインが可能となり、信頼性の高い半導体記憶装置を得
ることができる。
【００１３】上記バーンイン回路は、上記制御信号が入
力された場合に、上記配線を、電気的に断線するスイッ
チング回路部と、上記制御信号が入力された場合に、断
線された該配線を、それぞれ異なった電位とする電圧供
給回路部、とを含む。かかる回路を含むバーンイン回路
を有することにより、配線のバーンインが可能となる。
力された場合に、上記配線を、電気的に断線するスイッ
チング回路部と、上記制御信号が入力された場合に、断
線された該配線を、それぞれ異なった電位とする電圧供
給回路部、とを含む。かかる回路を含むバーンイン回路
を有することにより、配線のバーンインが可能となる。
【００１４】上記スイッチング回路部と、上記電圧供給
回路部とは、１の制御信号で制御されることが好まし
い。高集積化を図るためである。
回路部とは、１の制御信号で制御されることが好まし
い。高集積化を図るためである。
【００１５】また、本発明は、抵抗調整用のヒューズを
有する基準電圧発生回路のバーンイン方法であって、上
記ヒューズの両端を、上記基準電圧発生回路から電気的
に切り離し、該両端を異なった電位として保持するバー
ンイン工程と、該バーンイン工程後に、該ヒューズの抵
抗値を測定し、所定の抵抗値を有する基準電圧発生回路
を選別する工程と、を含むことを特徴とする基準電圧発
生回路のバーンイン方法でもある。
有する基準電圧発生回路のバーンイン方法であって、上
記ヒューズの両端を、上記基準電圧発生回路から電気的
に切り離し、該両端を異なった電位として保持するバー
ンイン工程と、該バーンイン工程後に、該ヒューズの抵
抗値を測定し、所定の抵抗値を有する基準電圧発生回路
を選別する工程と、を含むことを特徴とする基準電圧発
生回路のバーンイン方法でもある。
【００１６】また、本発明は、請求項８にかかる工程を
含む上記基準電圧発生回路を備えた半導体記憶装置のバ
ーンイン方法でもある。
含む上記基準電圧発生回路を備えた半導体記憶装置のバ
ーンイン方法でもある。
【００１７】また、本発明は、複数の配線を含む半導体
記憶装置のバーンイン方法であって、上記配線を、電気
的に断線し、それぞれの配線を異なった電位として保持
するバーンイン工程と、該バーンイン工程後に、該配線
の抵抗値を測定し、所定の抵抗値を有する半導体記憶装
置を選別する工程と、を含むことを特徴とする半導体記
憶装置のバーンイン方法でもある。
記憶装置のバーンイン方法であって、上記配線を、電気
的に断線し、それぞれの配線を異なった電位として保持
するバーンイン工程と、該バーンイン工程後に、該配線
の抵抗値を測定し、所定の抵抗値を有する半導体記憶装
置を選別する工程と、を含むことを特徴とする半導体記
憶装置のバーンイン方法でもある。
【００１８】
【発明の実施の形態】実施の形態１．図１に本発明の実
施の形態にかかる基準電圧発生回路（Ｖｒｅｆ回路）の
回路図を示す。従来構造の基準電圧発生回路では、ｎ１
とｎ３との間にヒューズＦ１が接続され、ｎ２とｎ４と
の間にヒューズＦ２が接続されているだけで、ヒューズ
Ｆ１、Ｆ２の両端には電圧が印加できない。
施の形態にかかる基準電圧発生回路（Ｖｒｅｆ回路）の
回路図を示す。従来構造の基準電圧発生回路では、ｎ１
とｎ３との間にヒューズＦ１が接続され、ｎ２とｎ４と
の間にヒューズＦ２が接続されているだけで、ヒューズ
Ｆ１、Ｆ２の両端には電圧が印加できない。
【００１９】これに対して、本実施の形態にかかる基準
電圧発生回路では、ｎ１とｎ３との間には、トランジス
タｂ１、ｂ２が接続され、またｎ２とｎ４との間には、
トランジスタｃ１、ｃ２が接続されている。また、ヒュ
ーズＦ１とトランジスタｂ１との間、ヒューズＦ２とト
ランジスタｃ１との間には、トランジスタａ１のソース
端子がそれぞれ接続されている。トランジスタａ１のド
レイン端子には、Ｂ１Ｖの電圧が供給される。一方、ヒ
ューズＦ１とトランジスタｂ２との間、ヒューズＦ２と
トランジスタｃ２との間には、トランジスタａ２のソー
ス端子がそれぞれ接続されている。トランジスタａ２の
ドレイン端子には、Ｂ２Ｖの電圧が供給される（Ｂ１≠
Ｂ２）。
電圧発生回路では、ｎ１とｎ３との間には、トランジス
タｂ１、ｂ２が接続され、またｎ２とｎ４との間には、
トランジスタｃ１、ｃ２が接続されている。また、ヒュ
ーズＦ１とトランジスタｂ１との間、ヒューズＦ２とト
ランジスタｃ１との間には、トランジスタａ１のソース
端子がそれぞれ接続されている。トランジスタａ１のド
レイン端子には、Ｂ１Ｖの電圧が供給される。一方、ヒ
ューズＦ１とトランジスタｂ２との間、ヒューズＦ２と
トランジスタｃ２との間には、トランジスタａ２のソー
ス端子がそれぞれ接続されている。トランジスタａ２の
ドレイン端子には、Ｂ２Ｖの電圧が供給される（Ｂ１≠
Ｂ２）。
【００２０】通常の動作状態では、トランジスタａ１、
ａ２はＬ状態（オフ状態）で、トランジスタｂ１、ｂ
２、ｃ１、ｃ２は、それぞれＨ状態（オン状態）となっ
ている。この場合には、ヒューズＦ１、Ｆ２の間には電
圧が印加されない。
ａ２はＬ状態（オフ状態）で、トランジスタｂ１、ｂ
２、ｃ１、ｃ２は、それぞれＨ状態（オン状態）となっ
ている。この場合には、ヒューズＦ１、Ｆ２の間には電
圧が印加されない。
【００２１】一方、バーンイン時には、トランジスタａ
１、ａ２のゲート端子にＢＩＭＯＤＥ（Burn In MODE）
の信号が入力され、トランジスタａ１、ａ２はＨ状態と
なる。また、トランジスタｂ１、ｂ２、ｃ１、ｃ２はＬ
状態となる。このため、ヒューズＦ１、Ｆ２の両端の電
圧は、それぞれＢ１、Ｂ２となる。この結果、ヒューズ
Ｆ１、Ｆ２には、Ｂ１とＢ２との差に相当する電圧が印
加され、バーンインが行なわれる。Ｂ１、Ｂ２の電圧と
しては、例えば、Ｂ１＝５Ｖ、Ｂ２＝０Ｖが用いられ
る。なお、トランジスタａ１、ａ２へのＢＩＭＯＤＥの
信号の入力は、共通の入力端子から同時に行なわれるこ
とが好ましい。
１、ａ２のゲート端子にＢＩＭＯＤＥ（Burn In MODE）
の信号が入力され、トランジスタａ１、ａ２はＨ状態と
なる。また、トランジスタｂ１、ｂ２、ｃ１、ｃ２はＬ
状態となる。このため、ヒューズＦ１、Ｆ２の両端の電
圧は、それぞれＢ１、Ｂ２となる。この結果、ヒューズ
Ｆ１、Ｆ２には、Ｂ１とＢ２との差に相当する電圧が印
加され、バーンインが行なわれる。Ｂ１、Ｂ２の電圧と
しては、例えば、Ｂ１＝５Ｖ、Ｂ２＝０Ｖが用いられ
る。なお、トランジスタａ１、ａ２へのＢＩＭＯＤＥの
信号の入力は、共通の入力端子から同時に行なわれるこ
とが好ましい。
【００２２】ヒューズＦ１、Ｆ２のバーンインにより、
特に、図４（ｂ）のような部分的に切断されたヒューズ
の加速試験が行なわれる。この結果、部分的に切断した
ヒューズがバーンインにより切断されて、基準電圧発生
回路の抵抗値が、所定の抵抗値から外れた場合は、かか
る基準電圧発生回路は、不良品として排除される。一
方、部分的に切断したヒューズがバーンインにより切断
されても、基準電圧発生回路の抵抗値が、所定の抵抗値
の範囲内にある場合は、かかる基準電圧発生回路は良品
として扱われる。
特に、図４（ｂ）のような部分的に切断されたヒューズ
の加速試験が行なわれる。この結果、部分的に切断した
ヒューズがバーンインにより切断されて、基準電圧発生
回路の抵抗値が、所定の抵抗値から外れた場合は、かか
る基準電圧発生回路は、不良品として排除される。一
方、部分的に切断したヒューズがバーンインにより切断
されても、基準電圧発生回路の抵抗値が、所定の抵抗値
の範囲内にある場合は、かかる基準電圧発生回路は良品
として扱われる。
【００２３】また、図４（ｂ）のような部分的に切断さ
れたヒューズであっても、バーンインの結果、切断が進
行しない場合は、ヒューズ間に電圧が印加されない通常
の動作状態では抵抗値の経時変化はないものと考えられ
る。このため、かかる基準電圧発生回路は、そのまま良
品として扱われる。
れたヒューズであっても、バーンインの結果、切断が進
行しない場合は、ヒューズ間に電圧が印加されない通常
の動作状態では抵抗値の経時変化はないものと考えられ
る。このため、かかる基準電圧発生回路は、そのまま良
品として扱われる。
【００２４】このように、半導体記憶装置の基準電圧発
生回路がバーンイン回路を備えることにより、発生電圧
が経時変化する基準電圧発生回路を予め排除することが
でき、信頼性の高い半導体記憶装置を得ることができ
る。
生回路がバーンイン回路を備えることにより、発生電圧
が経時変化する基準電圧発生回路を予め排除することが
でき、信頼性の高い半導体記憶装置を得ることができ
る。
【００２５】なお、本実施の形態では、半導体記憶装置
に含まれた基準電圧発生回路について説明したが、本実
施の形態にかかるバーンイン回路を備えた基準電圧発生
回路は、他の半導体装置にも適用することができる。
に含まれた基準電圧発生回路について説明したが、本実
施の形態にかかるバーンイン回路を備えた基準電圧発生
回路は、他の半導体装置にも適用することができる。
【００２６】実施の形態２．図２に、本実施の形態にか
かる半導体記憶装置の回路図を示す。従来構造の半導体
記憶装置では、例えば、ビット配線間等には、電圧を印
加できなかった。このため、配線が部分的に細く形成さ
れている場合でも、加速試験で排除することができなか
った。このため、半導体記憶装置の信頼性に問題があっ
た。
かる半導体記憶装置の回路図を示す。従来構造の半導体
記憶装置では、例えば、ビット配線間等には、電圧を印
加できなかった。このため、配線が部分的に細く形成さ
れている場合でも、加速試験で排除することができなか
った。このため、半導体記憶装置の信頼性に問題があっ
た。
【００２７】これに対して、本実施の形態にかかる半導
体記憶回路の配線では、配線ｎ１−ｎ１’、配線ｎ２−
ｎ２’には、トランジスタａ１、ａ２がそれぞれ設けら
れている。また、配線ｎ１−ｎ１’にはトランジスタａ
１のソース端子が接続されている。トランジスタａ１の
ドレイン端子には、Ｂ１Ｖの電圧が供給される。一方、
配線ｎ２−ｎ２’にはトランジスタａ２のソース端子が
接続されている。トランジスタａ２のドレイン端子に
は、Ｂ２Ｖの電圧が供給される（Ｂ１≠Ｂ２）。
体記憶回路の配線では、配線ｎ１−ｎ１’、配線ｎ２−
ｎ２’には、トランジスタａ１、ａ２がそれぞれ設けら
れている。また、配線ｎ１−ｎ１’にはトランジスタａ
１のソース端子が接続されている。トランジスタａ１の
ドレイン端子には、Ｂ１Ｖの電圧が供給される。一方、
配線ｎ２−ｎ２’にはトランジスタａ２のソース端子が
接続されている。トランジスタａ２のドレイン端子に
は、Ｂ２Ｖの電圧が供給される（Ｂ１≠Ｂ２）。
【００２８】通常の動作状態では、トランジスタａ１、
ａ２はＬ状態で、トランジスタａ３、ａ４は、それぞれ
Ｈ状態となっている。この場合には、配線ｎ１−ｎ１’
と、配線ｎ２−ｎ２’との間には電圧が印加されない。
ａ２はＬ状態で、トランジスタａ３、ａ４は、それぞれ
Ｈ状態となっている。この場合には、配線ｎ１−ｎ１’
と、配線ｎ２−ｎ２’との間には電圧が印加されない。
【００２９】一方、バーンイン時には、トランジスタａ
１、ａ２のゲート端子にＢＩＭＯＤＥの信号が入力さ
れ、トランジスタ１、ａ２はＨ状態となる。また、トラ
ンジスタａ３、ａ４はＬ状態となる。このため、配線ｎ
１−ｎ１’の電位Ｎ１はＢ１Ｖとなり、配線ｎ２−ｎ
２’の電位Ｎ２はＢ２Ｖとなる。この結果、配線ｎ１−
ｎ１’と配線ｎ２−ｎ２’との間に、Ｂ１とＢ２の差に
相当する電圧が印加され、バーンインが行なわれる。Ｂ
１、Ｂ２の電圧としては、例えば、Ｂ１＝５Ｖ、Ｂ２＝
０Ｖが用いられる。なお、トランジスタａ１、ａ２への
ＢＩＭＯＤＥの信号の入力は、共通の入力端子から同時
に行なわれることが好ましい。
１、ａ２のゲート端子にＢＩＭＯＤＥの信号が入力さ
れ、トランジスタ１、ａ２はＨ状態となる。また、トラ
ンジスタａ３、ａ４はＬ状態となる。このため、配線ｎ
１−ｎ１’の電位Ｎ１はＢ１Ｖとなり、配線ｎ２−ｎ
２’の電位Ｎ２はＢ２Ｖとなる。この結果、配線ｎ１−
ｎ１’と配線ｎ２−ｎ２’との間に、Ｂ１とＢ２の差に
相当する電圧が印加され、バーンインが行なわれる。Ｂ
１、Ｂ２の電圧としては、例えば、Ｂ１＝５Ｖ、Ｂ２＝
０Ｖが用いられる。なお、トランジスタａ１、ａ２への
ＢＩＭＯＤＥの信号の入力は、共通の入力端子から同時
に行なわれることが好ましい。
【００３０】このように、半導体記憶装置がバーンイン
回路を備えることにより、経時変化をおこす配線を有す
る半導体記憶装置を予め排除することができ、信頼性の
高い半導体記憶装置を得ることができる。
回路を備えることにより、経時変化をおこす配線を有す
る半導体記憶装置を予め排除することができ、信頼性の
高い半導体記憶装置を得ることができる。
【００３１】
【発明の効果】以上の説明から明らかなように、本発明
にかかる半導体記憶装置では、基準電圧供給回路がバー
ンイン回路を備えることにより、基準電圧供給回路の抵
抗調整用ヒューズのバーンインが可能となり、信頼性の
高い半導体記憶装置を得ることができる。
にかかる半導体記憶装置では、基準電圧供給回路がバー
ンイン回路を備えることにより、基準電圧供給回路の抵
抗調整用ヒューズのバーンインが可能となり、信頼性の
高い半導体記憶装置を得ることができる。
【００３２】また、本発明にかかる半導体記憶装置で
は、バーンイン回路を備えることにより、配線のバーン
インが可能となり、信頼性の高い半導体記憶装置を得る
ことができる。
は、バーンイン回路を備えることにより、配線のバーン
インが可能となり、信頼性の高い半導体記憶装置を得る
ことができる。
【図１】 本発明の実施の形態１にかかる基準電圧供給
回路の回路図である。
回路の回路図である。
【図２】 本発明の実施の形態２にかかる半導体記憶装
置の回路図である。
置の回路図である。
【図３】 基準電圧供給回路のヒューズの切断例であ
る。
る。
【図４】 基準電圧供給回路のヒューズの切断例であ
る。
る。
１ 配線部、２ ヒューズ部、３ レーザ光。
Claims (10)
- 【請求項１】 抵抗調整用のヒューズを有する基準電圧
発生回路であって、 外部から制御信号が入力された場合に、ヒューズの両端
にバーンイン電圧を印加するバーンイン回路を備えたこ
とを特徴とする基準電圧発生回路。 - 【請求項２】 上記バーンイン回路が、 上記制御信号が入力された場合に、上記ヒューズの両端
を、上記基準電圧発生回路から電気的に切り離すスイッ
チング回路部と、 上記制御信号が入力された場合に、上記ヒューズの両端
を、それぞれ異なった電位とする電圧供給回路部、とを
含むことを特徴とする請求項１に記載の基準電圧発生回
路。 - 【請求項３】 上記スイッチング回路部と、上記電圧供
給回路部とが、１の制御信号で制御されることを特徴と
する請求項２に記載の基準電圧発生回路。 - 【請求項４】 請求項１から３に記載の基準電圧発生回
路を含む半導体記憶装置。 - 【請求項５】 動作時に略同電位である複数の配線を含
む半導体記憶装置であって、 外部から制御信号が入力された場合に、少なくとも２本
の配線間にバーンイン電圧を印加するバーンイン回路を
備えたことを特徴とする半導体記憶装置。 - 【請求項６】 上記バーンイン回路が、 上記制御信号が入力された場合に、上記配線を、電気的
に断線するスイッチング回路部と、 上記制御信号が入力された場合に、断線された該配線
を、それぞれ異なった電位とする電圧供給回路部、とを
含むことを特徴とする請求項５に記載の半導体記憶装
置。 - 【請求項７】 上記スイッチング回路部と、上記電圧供
給回路部とが、１の制御信号で制御されることを特徴と
する請求項６に記載の半導体記憶装置。 - 【請求項８】 抵抗調整用のヒューズを有する基準電圧
発生回路のバーンイン方法であって、 上記ヒューズの両端を、上記基準電圧発生回路から電気
的に切り離し、該両端を異なった電位として保持するバ
ーンイン工程と、 該バーンイン工程後に、該ヒューズの抵抗値を測定し、
所定の抵抗値を有する基準電圧発生回路を選別する工程
と、を含むことを特徴とする基準電圧発生回路のバーン
イン方法。 - 【請求項９】 請求項８にかかる工程を含む上記基準電
圧発生回路を備えた半導体記憶装置のバーンイン方法。 - 【請求項１０】 複数の配線を含む半導体記憶装置のバ
ーンイン方法であって、 上記配線を、電気的に断線し、それぞれの配線を異なっ
た電位として保持するバーンイン工程と、 該バーンイン工程後に、該配線の抵抗値を測定し、所定
の抵抗値を有する半導体記憶装置を選別する工程と、を
含むことを特徴とする半導体記憶装置のバーンイン方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000000079A JP2001189099A (ja) | 2000-01-04 | 2000-01-04 | 基準電圧発生回路、半導体記憶装置及びそのバーンイン方法 |
| US09/592,787 US6288965B1 (en) | 2000-01-04 | 2000-06-13 | Reference voltage generating circuit, semiconductor memory device and burn-in method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000000079A JP2001189099A (ja) | 2000-01-04 | 2000-01-04 | 基準電圧発生回路、半導体記憶装置及びそのバーンイン方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001189099A true JP2001189099A (ja) | 2001-07-10 |
Family
ID=18529495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000000079A Pending JP2001189099A (ja) | 2000-01-04 | 2000-01-04 | 基準電圧発生回路、半導体記憶装置及びそのバーンイン方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6288965B1 (ja) |
| JP (1) | JP2001189099A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100798804B1 (ko) * | 2006-06-29 | 2008-01-29 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100209449B1 (ko) * | 1990-05-21 | 1999-07-15 | 가나이 쓰토무 | 반도체 집적회로 장치 |
| JPH04290458A (ja) | 1991-03-19 | 1992-10-15 | Fujitsu Ltd | 半導体装置 |
| KR950004858B1 (ko) * | 1992-03-17 | 1995-05-15 | 삼성전자 주식회사 | 내부전원전압 발생회로 |
| US5530674A (en) * | 1994-04-29 | 1996-06-25 | Sgs-Thomson Microelectronics, Inc. | Structure capable of simultaneously testing redundant and non-redundant memory elements during stress testing of an integrated circuit memory device |
| KR100504433B1 (ko) * | 1999-01-09 | 2005-07-29 | 주식회사 하이닉스반도체 | 앤티퓨즈를 이용한 메모리소자의 리페어 회로 |
| JP2000260199A (ja) * | 1999-03-04 | 2000-09-22 | Nec Corp | 半導体記憶装置 |
-
2000
- 2000-01-04 JP JP2000000079A patent/JP2001189099A/ja active Pending
- 2000-06-13 US US09/592,787 patent/US6288965B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US6288965B1 (en) | 2001-09-11 |
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