KR101779276B1 - 네거티브 비트라인 전압을 생성하기 위한 회로 - Google Patents

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Abstract

네거티브 비트라인 전압을 생성하기 위한 집적 회로는 메모리 셀에 연결가능한 비트라인, 및 이 비트라인에 연결된 그 그룹들에 배열된 다수의 커패시터들을 포함한다. 스텝 신호 생성기는 커패시터들의 그룹에 인가될 스텝 신호들의 연속 시퀀스를 생성할 수 있다. 이 회로는 기입 보조 스킴을 구현하도록 네거티브 전압으로 비트라인을 드라이빙하기 위한 집적 메모리 회로 디바이스의 일부일 수도 있다.

Description

네거티브 비트라인 전압을 생성하기 위한 회로{CIRCUIT FOR GENERATING NEGATIVE BITLINE VOLTAGE}
관련 출원들에 대한 상호 참조
본 출원은 35 U.S.C.§119(e) 하에서 2013년 3월 15일자로 출원된 "Integrated Circuit for Generating a Negative Bitline Voltage and Integrated Memory Device Using the Same" 이라는 명칭의 공동 계류 중인 미국 가특허출원 제61/798,055호에 대한 우선권을 주장하고, 이 미국 가특허출원은 여기에 참조로 그 전체가 포함된다.
본 개시물의 분야
본 개시물은 집적 메모리 디바이스들에 관한 것으로, 구체적으로는 비트라인을 통해 메모리 셀들에 대한 신뢰성있는 데이터 기입 액세스를 제공하는 데이터 기입 보조 스킴 (data write assist scheme) 을 갖는 집적 메모리 디바이스들에 관한 것이다.
스태틱 랜덤 액세스 메모리 디바이스 (SRAM) 들과 같은 집적 메모리 디바이스들에는 서브나노미터 기술들을 사용하여 제조되었을 때 RDF (Random Dopant Fluctuation) 로 인한 랜덤한 변동들, 시스티매틱 (systematic) 및 파라메트릭 (parametric) 변동들이 생긴다. 메모리 셀 트랜지스터들에서의 이러한 변동들로 인해 크로스 코너 로케이션들에서 데이터를 메모리 셀들에 기입하기 어렵다. 이러한 영향들은 20 나노미터 피처 사이즈 이하를 갖는 기술들을 사용하여 제조된 SRAM들에 영향을 미칠 수도 있다.
나노미터 기술들에서의 SRAM들의 경우, 데이터를 스태틱 메모리 셀에 기입할 때 신호 대 노이즈 마진을 향상시키기 위해 기입 보조 개념들이 사용될 수도 있다. 기입 보조를 제공하는 하나의 방법은, 대응하는 데이터 값이 비트라인에 의해 스태틱 메모리 셀에 공급될 때 네거티브 전위를 비트라인에 인가하는 네거티브 비트라인 스킴을 사용하는 것이다. 종래의 네거티브 비트라인 스킴들은 집적 회로에서 상당한 면적을 필요로 하고 상당한 전력을 소모하여, 저전력 애플리케이션들에 대해서는 적합하지 않다. 또한, 기입 보조 스킴들은 미리 결정된 공급 전력 범위에 대해 설계될 수도 있어서 가변 공급 전력 범위들을 수용하는 것에 융통성이 없다.
실시형태는 복수의 용량성 엘리먼트들을 사용하여 출력에서 네거티브 전압을 출력하기 위한 회로에 관한 것이다. 이 회로는 스위치, 복수의 용량성 엘리먼트들 및 드라이버를 포함한다. 스위치는 입력 노드와 신호 라인 사이에 배치된다. 스위치는 신호 라인을 입력 노드에 선택적으로 커플링한다. 복수의 용량성 엘리먼트들 각각은 용량성 엘리먼트의 타단 (another end) 에서의 전압 레벨의 감소에 응답하여 제 1 모드 동안 신호 라인의 전압 레벨을 감소시키기 위해 신호 라인에 전하를 주입하도록 신호 라인에 연결된 일단 (one end) 을 갖는다. 드라이버는 제 1 모드에서 복수의 용량성 엘리먼트들 각각의 타단에 드라이빙 신호를 제공하고, 신호 라인과 입력 노드를 커플링하거나 커플링해제하기 위해 스위치를 제어한다.
하나의 실시형태에서, 이 회로는 신호 라인과 이 회로의 입력 사이의 드라이빙 엘리먼트를 포함한다. 드라이빙 엘리먼트는 회로의 입력에서 수신된 신호의 증폭된 버전인 출력을 신호 라인에 생성한다.
하나의 실시형태에서, 이 회로는 복수의 딜레이 엘리먼트들을 포함하고, 이 딜레이 엘리먼트들 각각은 신호 라인에서의 전압 레벨을 점진적으로 감소시키기 위해 상이한 시간들에서 신호 라인에 전하를 주입하도록 구성된다.
하나의 실시형태에서, 복수의 딜레이 엘리먼트들 각각은 직렬로 커플링된 2 개의 인버터들을 포함한다.
하나의 실시형태에서, 복수의 딜레이 엘리먼트들의 서브세트는 용량성 엘리먼트들을 드라이버로부터 커플링해제하기 위해 턴 오프된다.
하나의 실시형태에서, 복수의 용량성 엘리먼트들 각각은 신호 라인에 주입된 전하의 양을 순차적으로 증가시키도록 구성된 상이한 수의 커패시터들을 포함한다.
하나의 실시형태에서, 이 회로는 메모리 셀의 복수의 비트라인들을 신호 라인에 커플링하는 멀티플렉서를 더 포함한다.
하나의 실시형태에서, 이 회로는 제 1 기준 전압 및 제 1 기준 전압보다 더 낮은 제 2 기준 전압에 커플링함으로써 전력공급된다. 신호 라인의 전압 레벨은 입력 노드로부터의 신호 라인의 커플링해제 및 전하의 주입에 응답하여 제 2 기준 전압 미만으로 드롭된다.
하나의 실시형태에서, 커패시터 엘리먼트들 각각은 2N 개의 커패시터들을 포함하고, 여기서 N 은 0 보다 더 큰 정수이다.
하나의 실시형태에서, 이 회로는 다른 스위치 및 복수의 스위치들을 더 포함한다. 다른 스위치는 입력 노드에서 수신된 신호에 상보적인 신호를 수신하는 다른 입력 노드와 다른 신호 라인 사이에 배치된다. 다른 스위치는 다른 신호 라인을 다른 입력 노드에 선택적으로 커플링한다. 복수의 스위치들은 제 2 모드에서 각각의 커패시터의 일단을 드라이버에 커플링하고 커패시터 엘리먼트 각각의 일단을 신호 라인에 커플링한다.
하나의 실시형태에서, 복수의 커패시터들 각각은 하나 이상의 MOS-커패시터들을 포함한다.
첨부 도면들과 함께 다음의 상세한 설명을 고려함으로써 실시형태들의 교시들이 쉽게 이해될 수 있다.
도 1 은 하나의 실시형태에 따른, 기입 보조 회로의 회로 다이어그램이다.
도 2 는 하나의 실시형태에 따른, 도 1 의 회로의 파형 다이어그램이다.
도 3 은 다른 실시형태에 따른, 기입 보조 회로의 회로 다이어그램이다.
도 4 는 하나의 실시형태에 따른, 트루 (true) 및 상보적 비트라인 상의 전하 주입 스킴을 사용하는 기입 보조 회로의 회로 다이어그램이다.
도 5 는 하나의 실시형태에 따른, 하나의 모드에서 트루 비트라인과 상보적 비트라인 사이에서 공유되는 커패시터들을 갖는 기입 보조 회로의 회로 다이어그램이다.
도 6 은 하나의 실시형태에 따른, 다른 모드에서의 도 5 의 회로를 예시한다.
도 7 은 다른 실시형태에 따른, 2 개의 신호 라인들 사이에서 공유되는 커패시터들을 갖는 기입 보조 회로의 회로 다이어그램이다.
도 8 은 하나의 실시형태에 따른, 기입 보조 회로를 사용하기에 적합한 6 개의 트랜지스터 스태틱 메모리 셀이다.
도 9 는 하나의 실시형태에 따른, 회로를 설계하기 위한 컴퓨팅 디바이스의 블록 다이어그램이다.
도면들 및 다음의 설명은 오직 예시의 목적들로서 선호되는 실시형태들을 나타낸다. 다음의 설명으로부터, 여기에 개시된 구조들 및 방법들의 대안적인 실시형태들은 실시형태들의 원리들로부터 벗어나는 일 없이 채용될 수도 있는 실행가능한 대안들로서 쉽게 인식될 것이라는 것에 주목해야 한다.
수 개의 실시형태들에 대한 참조가 이제 이루어질 것이고, 그 예들이 첨부 도면들에 예시된다. 실현가능한 어디든지 유사 또는 동일한 참조 부호들이 도면들에서 사용될 수도 있고 유사 또는 동일한 기능성을 나타낼 수도 있다는 것에 주목한다. 도면들은 오직 예시의 목적들을 위해 실시형태들을 도시한다.
도 1 은 하나의 실시형태에 따른, 집적 회로 (100) 의 회로 다이어그램이다. 집적 회로 (100) 는 기입 보조 회로 (write assist circuit; 120) 및 메모리 셀 어레이를 포함할 수도 있다. 메모리 셀 어레이는 메모리 셀들의 뱅크를 포함할 수도 있다 (예시적인 코너 메모리 셀들 (101, 102, 103, 104) 이 도 1 에 예시된다). 기입 보조 회로 (120) 는 네거티브 전하 주입을 사용하여 그의 출력 중 하나에서 네거티브 비트라인 전압을 생성한다. 기입 보조 회로 (120) 는 메모리 셀들의 뱅크에 연결된다. 메모리 셀들 중 하나 이상의 메모리 셀의 기입 동작 동안, 기입 보조 회로 (120) 는 전압 신호들을 그의 출력들 (BB0, BT0 내지 BB3, BT3) 에 제공한다. 상보적 라인으로부터의 출력 (BB0 내지 BB3) 은 기입 보조 회로 (120) 의 입력 (WT) 에서 수신된 데이터 신호에 따라 네거티브 전압으로 풀링 다운될 (pulled down) 수도 있다.
메모리 셀들 (101 내지 104) 은 워드라인에서 메모리 셀들에 대한 액세스를 인에이블시키는 워드라인들 (WL0 내지 WL255) 을 통해 선택가능하다. 메모리 셀의 일 예는 도 8 을 참조하여 상세히 후술된다. 데이터 값은 한 쌍의 트루 (true) 및 상보적 비트라인들, 예를 들어, 메모리 셀들 (101, 103) 에 대해서는 비트라인들 (BB0, BT0) 및 메모리 셀들 (102, 104) 에 대해서는 비트라인들 (BB3, BT3) 을 통해 메모리 셀들에 기입되거나 메모리 셀들로부터 출력된다.
동작 동안, 기입 보조 회로 (120) 는, 입력들 (WB, WT) 을 통해 수신된 비트 값들에 대응하는 "0" 또는 "1" 의 비트 값을 메모리 셀들 중 하나에 기입한다. 입력들 (WB, WT) 에 수신된 값들 "0" 및 "1" 은 상보적이고, 이 입력들 (WB, WT) 중 하나만이 "0" 의 로직 값에 대응하는 전압 레벨을 가지며, 입력들 (WB, WT) 중 다른 하나는 "1" 의 로직 값에 대응하는 전압 레벨을 갖는다. 입력 (WT) 에서의 전압이 낮을 때, 출력 상보적인 출력들 (BT0 내지 BT3) 은 정정 데이터 값들을 메모리 비트셀들에 기입하는 것을 보조하기 위해 네거티브 전위로 풀링 다운된다.
기입 보조 회로 (120) 는, 다른 컴포넌트들 중에서도, 드라이버들 (123, 124), 신호 라인들 (121, 122), 패스 게이트들 (128, 129), 직렬로 연결된 인버터들 (126, 127, 136, 137, 146, 147), 커패시터들 (130, 131, 132), 인버터 (161), 및 컬럼 멀티플렉서 (CMUX) 를 포함할 수도 있다. 드라이버 (123) 는 "0" 또는 "1" 의 비트 값을 수신하도록 연결된 입력 (WB) 을 가지며, 드라이버 (124) 는 외부 회로 (미도시) 로부터 "1" 또는 "0" 의 상보적 비트 값을 수신하도록 연결된 입력 (WT) 을 갖는다. 드라이버 (124) 는 입력 (WT) 에서의 전압 레벨에 대응하는 CMUX 에 대한 전압 신호의 증폭된 버전을 생성하는 출력 (124) 을 갖는다.
신호 라인들 (121, 122) 은 기입 사이클의 시작부에서 프리차지될 수도 있다. 예를 들어, 비트라인들은 신호 라인 (121) 에 대해 "0" 비트 값을 나타내는 전압 전위 및 신호 라인 (122) 에 대해 "1" 비트 값을 나타내는 전압 전위를 확립하도록 규정된 상태로 풀링된다. 신호 라인들 (121, 122) 은 컬럼 멀티플렉서 (CMUX) 를 통해 메모리 셀 어레이의 비트라인들 (BB0, BT0, BB3, BT3) 에 연결가능하다. 기입 보조 회로 (120) 의 출력들 (BB0, BT0 내지 BB3, BT3) 은 패스 신호 (WPASS) 가 액티브로 될 때 메모리 셀들 (101, 102, 103, 104) 의 비트라인들에 연결된다. 역으로, 기입 보조 회로 (120) 의 출력들 (BB0, BT0 내지 BB3, BT3) 은 패스 신호 (WPASS) 가 인액티브 (inactive) 로 될 때 메모리 셀들 (101, 102, 103, 104) 의 비트라인들로부터 연결해제된다.
기입 보조 회로는 입력 (WT) 에서의 전압 레벨이 높을 때 그라운드 전위 (VSS) 에 대한 네거티브 전압 (Vnbl) 을 생성한다. 다수의 커패시터들 (130, 131, 132) 은 신호 라인 (121) 에 연결된 이들의 플레이트들 중 하나 및 라인들 (140, 141, 142) 에 연결된 다른 플레이트들을 가져서 인버터들 (126, 127, 136, 137, 146, 147) 의 쌍들 사이의 노드들로부터 확장한다.
기입 보조 회로 (120) 는 클록 드라이버 (162) 의 출력에 연결된다. 클록 드라이버 (162) 는 프리-차지 클록 신호 (PRCLK) 를 수신하고 드라이빙 신호 (PRCLK_GEN) 를 생성한다. 드라이빙 신호 (PRCLK_GEN) 는 드라이빙 신호 (PRCLK_GEN) 를 커패시터들 (130, 131 및 132) 에 순차적으로 인가하도록 인버터들의 쌍들을 동작시키는데 사용된다. 구체적으로, 신호 (PRCLK) 의 상승 에지가 인버터 (162) 에서 수신될 때, 인버터 (162) 는 도 2 에 예시된 바와 같이 TL 의 시간 딜레이 후에 드라이빙 신호 (PRCLK_GEN) 의 하강 에지를 생성한다. 드라이빙 신호 (PRCLK_GEN) 의 하강 에지는 직렬로 연결된 인버터들 (126, 127) 의 쌍으로 피드된다. 드라이빙 신호 (PRCLF_GEN) 의 하강 에지의 수신에 응답하여, 인버터 (127) 는 시간 딜레이 (TA) 후에 신호 (140) 에 하강 에지 트리거 신호를 출력한다. 인버터 (127) 로부터의 출력은 또한 다음 쌍의 인버터들 (136, 137) 에 피드된다. 이에 응답하여, 인버터 (137) 는 시간 딜레이 (TB) 후에 라인 (141) 에 하강 에지 트리거 신호를 출력한다. 커패시터들의 하나의 플레이트에 연결된 라인들 (예를 들어, 라인 (142)) 에 하강 에지 트리거 신호들을 생성하도록 인버터들의 후속 쌍들이 드라이빙된다. 인버터들의 쌍들을 순차적으로 드라이빙함으로써, 드라이버 (162) 에는 갑작스런 로드가 생기지 않아서, 오버로드를 겪게 되지 않게 된다.
드라이빙 신호 (PRCLK_GEN) 는 또한 패스 게이트 (128) 를 턴 오프시키는 드라이버 오프 신호로서 기능하여, 드라이버 (123) 를 신호 라인 (121) 으로부터 커플링해제한다. PRCLK_GEN 이 인액티브로 될 때, 드라이버 (123) 는 패스 게이트 (128) 에 의해 신호 라인 (121) 으로부터 커플링해제된다. 라인 (121) 을 드라이버 (123) 로부터 커플링해제함으로써, 라인 (121) 의 전압 레벨은 그라운드 전압 (VSS) 미만인 -Vnbl 로 점진적으로 드롭될 수 있다. 즉, 전압들의 레벨들이 라인들 (140, 141, 142) 에서 순차적으로 드롭함에 따라, 커패시턴스들 (130, 131, 132) 은 라인들 (150, 151, 152) 에 의해 도시된 바와 같이 순차적으로 신호 라인 (121) 에서의 전압 레벨을 드롭시켜서, 네거티브 전압 비트라인 전위 (-Vnbl) 에 최종적으로 도달한다.
인버터 (161) 는 드라이버 오프 신호를 인버팅하고 인버팅된 신호를 패스 게이트 (129) 에 제공한다. 인버팅된 신호는 패스 게이트 (128) 가 턴 오프될 때 패스 게이트 (129) 를 턴 온시키고 그 반대의 경우도 마찬가지이다. 따라서, 신호 라인들 (121, 122) 중 하나만이 한번에 드라이버들 (123, 124) 에 연결된다.
드라이버 (124) 는 입력 (WB) 에 신호를 수신하고 수신된 신호의 증폭된 버전을 신호 라인 (122) 에 출력한다. 라인 (122) 에 전송된 신호는 입력 (WB) 에 수신된 신호의 인버팅된 버전이다. 신호 라인 (121) 에서의 전압 레벨과는 역으로, 신호 라인 (122) 에서의 전압 레벨은 그라운드 전압 (VSS) 미만으로 드롭되지 않는다.
도 2 는 하나의 실시형태에 따른, 도 1 의 회로의 신호들의 파형들을 도시한다. 도 2 의 예에서, 제 1 워드라인 신호 (WL0) 는 액티브로 되는 한편, 워드라인 신호 (WL1) 는 메모리 셀들의 제 1 로우 (row) 에 데이터를 기입하기 위해 인액티브로 유지된다. WPASS 신호는 액티브로 되어 멀티플렉서 (CMUX) 가 라인들 (121, 122) 을 출력들 (BB0, BT0 내지 BB3, BT3) 에 커플링할 수 있게 한다. 또한, 클록 신호 (PRCLK) 의 상승 에지는 시간 Tx 에서 시작하고 드라이빙 신호 (PRCLK_GEN) 의 하강은 시간의 딜레이 (TL) 후에 후속한다. 드라이빙 신호 (PRCLK_GEN) 가 드롭하기 시작한 시간으로부터의 특정 딜레이들 (예를 들어, TA 또는 TA+TB) 후에 트리거 신호들의 하강 에지들이 라인들 (140, 141, 142) 을 통해 송신된다.
그 결과, 제 1 커패시터 (130) 는, 이전에 제로 전위 또는 그라운드 전위 (VSS) 로 있었던 신호 라인 (121) 에 네거티브 전하를 주입한다. 커패시터 (130) 에 의해 주입된 전하는 신호 라인 (121) 에서의 전위를 제로 전위 또는 그라운드 전위 (VSS) 보다 약간 아래로 감소시킨다. 라인 (141) 상의 다음 하강 에지는 이전에 약간의 네거티브 전위 (150) 에서의 커패시터 (131) 로부터의 전하를 신호 라인 (121) 에 보다 낮은 전위 (151) 로 주입한다. 라인 (142) 상의 마지막 발생한 하강 에지가 커패시터 (132) 에 저장된 전하를 신호 라인 (121) 에 주입하여 최종 네거티브 전압 (-Vnbl) 을 발생시킬 때까지 커패시터들로부터의 전하의 주입은 계속된다. 한편, 패스 신호 (WPASS) 가 액티브할 때 멀티플렉서 (CMUX) 가 신호 라인 (121) 을 출력 (BT) 중 하나에 연결한 후에 메모리 셀 어레이의 비트라인들에 연결한다. 비트라인 (121) 은 멀티플렉서 (CMUX) 에 의해 메모리 셀 어레이의 하나보다 더 많은 비트라인들과 공유된다.
도 2 의 예에서, 입력 (WT) 에서의 전압은 "0" 로직 레벨에 있는 한편 입력 (WT) 은 "1" 로직 레벨 (미도시) 에 있다. 입력 (WT) 에서의 전압 신호는 드라이버 (123) 에 의해 인버팅된다. 패스 게이트 (128) 가 턴 오프됨에 따라, 라인 (121) 에서의 전압 (WCCT) 은 커패시터들 (130, 131, 132) 의 네거티브 전하 주입에 의해 제로 전위 또는 그라운드 전위 (VSS) 미만으로 드롭시킨다. 멀티플렉서 (CMUX) 가 신호 라인 (121) 을 출력 (BB0 내지 BB3) 에 커플링함에 따라, "BT" 로 나타낸 전압 파형이 출력 (BB0 내지 BB3) 에 제공된다.
하나의 실시형태에서, 메모리 셀들에는 전위 (VDD) 와 그라운드 전위 (VSS) 를 갖는 외부 전력 공급이 공급된다. 적합한 외부 공급 전압은 그라운드 전위 0 V 인 VSS 및 VDD 에 대해 0.5 V 내지 1.2 V 사이의 범위에 있을 수도 있다. 메모리 회로에는 기입 보조 능력을 제공하기 위한 개시된 네거티브 전압 비트라인 스킴 (scheme) 을 사용하여 0.63 V 내지 1.14 V 사이의 전압 (VDD) 이 공급될 수도 있다. 시뮬레이션들은 심지어 0.53 V 만큼 낮은 공급 전압에서 어떠한 기입 실패도 발생하지 않는다는 것을 보여주었다.
도 1 의 기입 보조 회로 (120) 가 다수의 커패시터들을 포함함에 따라, 네거티브 비트라인 전압 (Vnbl) 의 레벨을 타이트하게 제어하는 것이 가능하다. 네거티브 비트라인 스킴에 대해 하나의 단일 대형 커패시터를 사용하는 종래의 기입 보조 회로들과 비교하면, 여기에 설명된 실시형태들은 복수의 보다 작은 커패시터들을 사용하고, 다수의 커패시터들의 전하 주입을 트리거함으로써 네거티브 비트라인 전압을 다수의 페이즈 (phase) 들에서 생성한다. 회로의 설계 동안, 네거티브 비트라인 전압 (Vnbl) 의 미리 결정된 레벨을 달성하도록 다수의 커패시터들이 원하는 동작 전압 (VDD) 으로 조정될 수 있다. 구체적으로, 네거티브 비트라인 전압 (Vnbl) 을 튜닝하도록 기입 보조 회로의 설계 동안 인버터들 (126, 127, 136, 137, 146, 147) 의 하나 이상의 쌍들이 동작불가능하게 될 수도 있다. 대안적으로, 네거티브 비트라인 전압 (Vnbl) 을 튜닝하도록 커패시터에 대한 다수의 라인들 (140, 141, 142) 이 연결해제될 수도 있다. 메모리 셀들이 비교적 낮은 공급 전압 (VDD) 에 대해 타깃으로 된 경우, 네거티브 비트라인 전압 (Vnbl) 은 작은 값으로 설정될 수도 있다 (즉, 그라운드 전위 (VSS) = 0 V 에 더 가까운 전압 (Vnbl)). 이에 따라, 메모리 칩의 설계 동안, 칩 설계자는 공급 전압 (VDD) 의 의도된 범위로 적응된 네거티브 비트라인 전압 (Vnbl) 의 적합한 범위를 조정하는데 사용되도록 다수의 커패시터들을 프로그래밍할 수 있다. 또한, 불필요한 커패시터들이 심지어 칩 레이아웃 상에 제공되지 않을 수도 있다. 또한, 공급 전압 (VDD) 의 범위가 칩 설계자에게 알려지지 않은 경우, 실제 VDD 에 대한 적합한 Vnbl 을 달성하도록 전하를 주입하기 위한 적합한 수의 커패시터들이 인버터들 (126, 127, 136, 137, 146, 147) 의 쌍들을 턴 온시키거나 턴 오프시킴으로써 소프트 프로그래밍될 수도 있다.
커패시터들 (130, 131, 132) 은 집적 메모리 회로의 제조 기술에서 이용가능한 소형 컴포넌트들로서 구현된다. 커패시터들 (130, 131, 132) 을 MOS 커패시터 (MOSCAP) 들로서 구현하는 것이 유용하다. 회로의 엘리먼트들은 기본적인 것이고 MOSCAP들, 인버터 체인들 및 패스 게이트 스위치들을 제조하기 쉬우며, 회로는 순차적 동작에 의해 쉽게 제어된다. 구체적으로, 본 회로는 종래의 기입 보조 스킴들에서 사용되는 복잡한 전하 펌프 솔루션들을 피하고, 종래의 회로들을 MOSCAP, 인버터들 및 패스 게이트 스위치들로 대체시킨다. 순차적 및 다중 페이즈 동작에 의해, 비교적 낮은 전하 부분이 비트라인 상에 주입되어 원하는 네거티브 비트라인 전압이 메모리 디바이스의 동작 환경에 따라 제어가능하게 달성된다. 예를 들어, 인버터들 중 일부 또는 전부를 스위칭 오프함으로써 전력이 절약될 수 있다. 인버터들 및 모든 다른 회로들은 메모리 디바이스의 다른 회로들의 정상 전력 공급에 의해 공급된다. 예를 들어, 인버터들 및 모든 스위치들은 VDD 전위 및 그라운드 전위 (VSS) 에 의해 공급된다.
또한, 예상된 외부 공급 전압 (VDD) 에 따라, 전하 주입을 위해 사용될 다수의 커패시터들은 적합한 네거티브 전압 비트라인 레벨을 달성하도록 하드 또는 소프트 프로그래밍될 수 있다. 공급 전압이 높은 경우 (예를 들어, 1.0 V 이상), 0 V 에 더 가깝게 네거티브 비트라인 전압을 감소시키거나 또는 심지어 네거티브 비트라인 전압 없이 동작시키는 것이 유용한데 이는 네거티브 비트라인 전압이 너무 낮은 경우 메모리 셀 어레이에서 선택되지 않은 메모리 셀들의 액세스 트랜지스터들이 턴 오프될 수 없기 때문이다. 한편, 공급 전압 (VDD) 이 낮은 경우 (예를 들어, 0.6 V 또는 심지어 0.5 V 의 범위에서), 선택된 메모리 셀의 액세스 트랜지스터들이 메모리 셀 내에 기입하기 위한 원하는 정보 값을 충분히 송신할 수 있도록 네거티브 비트라인 전압을 충분히 낮게 설정하는 것이 유리하다. 따라서, 실시형태들에 따른 기입 보조 회로는 선택되지 않은 셀들의 신호 대 노이즈 마진을 개선시키고, 불안정한 컨디션을 발생시키는 절반의 선택된 셀들을 피하게 한다. 사용될 다수의 커패시터들이 프로그래밍가능함에 따라, 판독 동작 동안의 비트라인들 상의 불필요한 기생 커패시턴스도 또한 피하게 될 수 있다.
종래의 솔루션들이 단일의 대형 커패시터를 사용할 수도 있지만, 본 실시형태들은 다수의 페이즈 접근법에서 네거티브 비트라인 전압을 생성하는 MOSCAP들일 수도 있는 다수의 보다 작은 커패시터들을 사용한다. 따라서, 네거티브 비트라인 전압 (Vnbl) 의 레벨을 타이트하게 제어하면서 네거티브 비트라인 전압의 보다 큰 레벨들이 달성될 수 있다. 개시된 실시형태들은 먹스들 및 메모리 뱅크들과 함께 면적 절약이 달성될 수 있도록 집적 메모리 칩의 판독/기입 입력/출력 (R/W-IO) 면적에 배치될 수도 있다. 이 실시형태에서, 사용된 면적은 전체 구현을 위한 8u 높이이다. 이 회로는 적어도 2 개의 메모리 뱅크들 사이에서 공유될 수 있다. 특히, 이 회로는 상위 및 하위 뱅크와 동일한 I/O 의 컬럼들 사이에서 공유될 수 있다.
도 3 은 다른 실시형태에 따른, 기입 보조 회로의 부분 회로 다이어그램이다. 도 3 의 실시형태는, 도 3 의 기입 보조 회로가 인버터들 (127, 137, 147) 의 출력들에 커플링된 커패시터들의 그룹들 (330, 331, 332) 을 포함하는 한편 도 1 의 회로는 각각의 그룹에서 하나의 단일 커패시터를 갖는 커패시터들의 그룹들을 포함한다는 것을 제외하고는, 도 1 의 실시형태와 유사하다. 도 3 에서, 각각이 그룹에서의 커패시터들은 서로 병렬로 연결된다. 또한, 커패시터들의 그룹 (331) 은 커패시터들의 그룹 (330) 보다 더 많은 커패시터들을 가지며, 커패시터들의 그룹 (332) 은 커패시터들의 그룹 (331 및 330) 보다 더 많은 커패시터들을 갖는다. 구체적으로는, 네거티브 전하를 후속하여 주입하는 커패시터들의 그룹은 보다 이른 시간들에서 네거티브 전하를 주입하는 커패시터들의 그룹보다 그의 그룹에서 더 많은 커패시터들을 갖는다. 모든 커패시터들은 실질적으로 동일한 커패시턴스 또는 동일한 전하 저장 사이즈를 가질 수도 있고 MOSCAP들로 형성될 수도 있다.
동작시, 커패시터들의 그룹 (330) 은 인버터 (127) 로부터 출력된 신호의 제 1 하강 에지를 수신하고, 이에 응답하여, 비교적 작은 양의 네거티브 전하 (551) 를 신호 라인 (121) 에 주입한다. 후속하여 동작된 커패시터들의 그룹 (331) 은 그의 그룹에서 더 많은 커패시터들을 가져서, 비트라인 상에 주입된 네거티브 전압 점프 (552) 가 이전 전압 점프 (551) 보다 더 커지도록 한다. 최종적으로, 인버터 (147) 로부터의 출력의 하강 에지에 응답하여 커패시터들의 그룹 (332) 에 의해 야기된 비트라인 상의 마지막 네거티브 전압 점프 (553) 는 비트라인 상의 가장 큰 네거티브 전압 점프를 야기한다. 이에 따라, 커패시터들의 후속 그룹에 의해 야기된 신호 라인 (121) 에서의 네거티브 전압 점프는 커패시터들의 이전 그룹에 의해 야기된 신호 라인 (121) 에서의 네거티브 전압 점프보다 더 크다. 이것은 커패시터들의 후속 그룹들에 더 많은 커패시터들을 포함시킴으로써 달성된다. 이 실시형태에서, 커패시터들의 하나의 그룹은 커패시터들의 바로 전 그룹에서의 커패시터들의 수의 2 배를 갖는다. 예를 들어, 커패시터들의 그룹 (330) 은 2 개의 인버터들을 가지며, 커패시터들의 그룹 (331) 은 4 개의 인버터들을 가지며, 커패시터들의 그룹 (332) 의 8 개의 인버터들을 갖는다. 커패시터들의 상이한 그룹들은 2N 개의 커패시터들을 가질 수도 있고, 여기서 N 은 커패시터들의 그룹의 시리얼 넘버이다.
도 4 는 하나의 실시형태에 따른, 양쪽 신호 라인들 상의 전하 주입 스킴을 사용하는 기입 보조 회로 (400) 의 회로 다이어그램이다. 기입 보조 회로 (400) 는 네거티브 전압 비트라인 기입 보조 스킴이 신호 라인들 (421, 422) 의 쌍으로 확장한다. 메모리 셀 어레이의 메모리 셀들 내로 기입될 비트 값에 따라, 트루 신호 (421) 또는 상보적 신호 라인 (422) 중 어느 하나가 네거티브 비트라인 전압 (Vnbl) 으로 충전된다. 커패시터들 (4301, 4321) 은 신호 라인 (421) 에 연결되는 도 1 의 커패시터들 (130 및 132) 에 대응한다. 신호 라인 (421) 이 네거티브 비트라인 전압으로 충전되어야 할 때 드라이버-오프 신호는 드라이버 (423) 를 신호 라인 (421) 으로부터 커플링해제시킨다. 부가적으로, 도 4 에 예시된 커패시터들 (4301, 4321, 4302, 4322) 은, 도 3 에 대해 상세히 상술된 바와 같이, 적어도 하나 이상 또는 2N 개의 커패시터들 (여기서 N 은 1 이상의 정수이다) 의 커패시터들의 그룹들을 나타낸다. 커패시터들은 딜레이된 하강 에지 스텝 신호들의 시퀀스에 의해 제어된다.
트루 신호 라인 (421) 에 대한 네거티브 전압을 생성하는 기입 보조 회로의 일부분 (408) 은 상보적 신호 라인 (422) 에 대한 네거티브 전압을 생성하는 기입 보조 회로의 일부분 (409) 과 미러링하거나 실질적으로 동일하다. 기입 보조 회로 (400) 는 2 개의 신호 라인들 (421, 422) 중 어느 하나를 스위칭하지만 양쪽을 스위칭하지 않는 스위칭 메커니즘을 포함한다. 스위칭 메커니즘은 입력 노드 (WT 또는 WB) 로부터 전압 신호 및 드라이빙 신호 (PRCLK_GEN) 를 수신하는 2 개의 NAND 게이트들 (460, 461) 을 포함할 수도 있다. NAND 게이트 (460) 는 입력 노드 (WT) 에서 수신된 신호 비트 및 드라이빙 신호 (PRCLK_GEN) 를 수신한다. NAND 게이트 (461) 는 입력 노드 (WB) 에서 수신된 신호 비트 및 드라이빙 신호 (PRCLK_GEN) 를 수신한다.
입력 노드 (WT) 에서의 입력 신호가 액티브로 된다고 가정하면, WB 에서의 입력 신호는 인액티브로 된다. 드라이빙 신호 (PRCLK_GEN) 가 액티브로 될 때, NAND 게이트 (460) 로부터의 출력은 드롭들을 출력한다. 이러한 NAND 게이트 (460) 의 출력에서의 드롭은 패스 게이트 (450) 가 턴 오프되게 하여, 신호 라인 (421) 을 드라이버 (423) 의 출력으로부터 커플링해제하게 한다. NAND 게이트 (460) 의 출력에서의 드롭은 또한 커패시터들 (4301, 4321) 이 네거티브 전하를 신호 라인 (421) 에 순차적으로 주입되게 한다. 한편, 입력 노드 (WB) 에서의 인액티브 신호는 NAND 게이트 (461) 로부터의 출력이 액티브로 되게 한다. 따라서, 패스 게이트들 (451) 은 턴 온되어 신호 라인 (422) 을 드라이버들 (424) 에 커플링시킨다. 입력 노드 (WT) 에서의 입력 신호가 인액티브로 될 때, WB 에서의 입력 신호가 액티브로 되어, NAND 게이트 (461) 는 패스 게이트 (451) 가 커패시터들 (4302, 4322) 를 턴 오프시켜서 네거티브 전하를 신호 라인 (422) 에 순차적으로 주입시키는 한편 패스 게이트 (450) 에 의해 신호 라인 (421) 을 드라이버 (423) 에 커플링시킨다. 이에 따라, 신호 라인들 (421 및 422) 중 하나만이 네거티브 비트라인 전압으로 풀링 다운되는 반면, 신호 라인들 (421 및 422) 중 다른 것은 높은 전압 레벨로 설정된다.
PRCLK_GEN 이 인액티브할 때, NAND 게이트들 (460, 461) 양쪽으로부터의 출력들은 액티브로 되어 드라이버들 (423, 424) 을 신호 라인들 (421, 422) 에 커플링시킨다.
도 5 는 하나의 실시형태에 따른, 하나의 모드에서 신호 라인들 (521, 522) 사이에서 공유되는 커패시터들을 갖는 기입 보조 회로 (500) 의 회로 다이어그램이다. 기입 보조 회로 (500) 는 복수의 서브-회로들 (550A 내지 550N) 을 포함하고, 이 각각은 입력 노드들 (WT, WB) 에서 수신된 로직 신호에 따라 신호 라인 (521) 또는 신호 라인 (522) 중 어느 하나에 특정 양의 네거티브 전하를 주입한다. 제 1 서브-회로 (550A) 에는 인버터들 (562) 의 제 1 쌍으로부터의 출력이 제공되어 커패시터들 (5301, 5302) 이 네거티브 전하를 신호 라인 (521) 또는 신호 라인 (522) 에 주입하게 한다. 제 2 서브-회로 (550B) (미도시) 는 인버터들의 제 2 쌍 (미도시) 으로부터의 출력이 제공되어, 인버터들 (562) 의 제 1 세트로부터의 출력을 수신한다. 인버터들의 제 2 쌍은 인버터들 (562) 의 제 1 세트의 출력에 대해 딜레이되는 출력을 생성하고, 제 2 서브-회로 (550B) 에서의 커패시터들이 네거티브 전하를 신호 라인 (521) 또는 신호 라인 (522) 에 주입하게 한다. 인버터 체인 (525) 의 인버터들의 각 쌍은 대응하는 서브-회로 (550) 에 출력을 제공하여 신호 라인 (521) 또는 신호 라인 (522) 에서의 전압 레벨을 점진적으로 드롭시킨다.
서브-회로 (550A) 는, 다른 컴포넌트들 중에서도, 인버터들 (562) 의 제 1 쌍으로부터의 출력 (즉, 하강 에지를 갖는 신호) 을 공유된 커패시터들 (5301, 5302) 중 한 쪽에 인가하기 위한 패스 게이트들 (531, 532, 533, 534) 을 포함할 수도 있다. 커패시터들 (5301 및 5302) 은 신호 라인들 (521, 522) 과 역평행한 방식으로 연결될 수도 있다. 하나의 실시형태에서, 커패시터들은 역평행하게 연결되어, MOSCAP 의 벌크 콘택이 다른 MOSCAP 의 게이트 콘택에 연결되고 다른 MOSCAP 의 벌크 콘택이 MOSCAP 의 게이트 콘택에 연결되도록 한다. 패스 게이트들 (531, 532) 은 신호 라인들 (521, 522) 과 커패시터들 (5301, 5302) 의 그룹의 역평행 연결 사이에 연결된다. 인버터들 (562) 의 제 1 쌍으로부터의 출력은 패스 게이트 (533) 를 통해 커패시터들 (5301, 5302) 의 플레이트들로 통과한다. 패스 게이트 (533, 534) 각각의 제어 입력은 신호 라인 (521) 또는 신호 라인 (522) 중 어느 하나에 커플링된다.
패스 게이트들 (531, 532) 은 상보적 방식으로 동작한다. 즉, 패스 게이트 (531) 가 턴 온될 때 패스 게이트 (532) 는 턴 오프되고, 그의 반대의 경우도 마찬가지이다. 패스 게이트들 (534, 533) 은 또한 상보적 방식으로 동작할 수도 있다. 즉, 패스 게이트 (533) 가 턴 오프될 때 패스 게이트 (534) 는 턴 온되고, 그의 반대의 경우도 마찬가지이다. 인버터들 (562) 의 제 1 세트로부터의 출력의 하강 에지의 수신에 응답하여, 패스 게이트들 (531, 532, 533, 534) 은 커패시터들 (5301, 5302) 이 네거티브 전하들을 신호 라인 (522) 또는 신호 라인 (531) 중 어느 하나에 주입하게 한다.
도 5 에서, "0" 의 로직 신호가 입력 노드 (WT) 에서 수신되고 "1" 의 로직 신호가 입력 노드 (WB) 에서 수신될 때 서브-회로 (550A) 의 동작이 도시된다. 드라이버 (523) 는 입력 노드 (WT) 에서 로직 값 "0" 을 인버팅하고 패스 게이트 (528) 를 통해 입력 노드 (WT) 에서의 전압의 인버팅된 버전을 신호 라인 (521) 에 출력한다. 한편, 드라이버 (524) 의 출력은 패스 게이트 (529) 에 의해 신호 라인 (522) 으로부터 커플링해제된다. 따라서, 신호 라인 (522) 의 전압 레벨은 드라이버 (524) 의 존재에도 불구하고 그라운드 전위 미만으로 드롭될 수 있다.
도 5 에 도시된 바와 같이, 신호 라인 (522) 은 네거티브 비트라인 전압 (Vnbl) 으로 충전될 것이다. 이에 따라, 드라이버 (524) 는, "X" 로 도시된 바와 같이, 패스 게이트 (529) 를 스위치 오프시킴으로써 상보적 비트라인 (522) 으로부터 커플링해제된다. 드라이버 (523) 는 "
Figure 112015097120100-pct00001
" 로 도시된 바와 같이 신호 라인 (521) 에 연결된다. 패스 게이트들 (531, 532, 533, 534) 의 스위칭 상태는 "X" (스위칭 오프됨) 및 "
Figure 112015097120100-pct00002
" (스위칭 온됨) 로서 도시된다. 하강 에지 스텝 신호의 이동 경로는 점선 550 으로 도시된다. 신호 라인들 (521 또는 522) 상의 네거티브 전압 점프들의 시퀀스를 생성하도록 유사한 연속 동작이 다른 서브-회로들 (550B 내지 550N) 에서 발생한다.
도 6 은 하나의 실시형태에 따른, 신호 라인 (521) 이 다른 모드에서 네거티브 전하로 주입될 때의 도 5 의 동일한 회로를 도시한다. 이 경우, 인버터들 (562) 의 제 1 쌍으로부터의 출력은, 패스 게이트들 (528, 529, 531, 532, 533, 534) 이 "
Figure 112015097120100-pct00003
" (스위칭 온됨) 및 "X" (스위칭 오프됨) 에 의해 도시된 바와 같이 턴 온 또는 턴 오프되는, 점선 551 에 의해 도시된 경로를 통해 이동한다. 그 결과, 신호 라인 (521) 의 전위는 Vnbl 만큼 그라운드 전위 미만으로 드롭시킨다.
도 7 은 다른 실시형태에 따른, 2 개의 신호 라인들 (721, 722) 사이에서 공유되는 커패시터들을 갖는 기입 보조 회로 (700) 의 회로 다이어그램이다. 기입 보조 회로 (700) 의 구조 및 동작은, 커패시터들 (7301, 7302) 이, 역평행 방식으로 연결되는 대신에 직렬로 연결되는 커패시터들의 그룹을 포함한다는 것을 제외하고는, 도 5 의 기입 보조 회로 (500) 와 실질적으로 동일하다. 커패시터들 (7301, 7302) 의 직렬 연결은 신호 라인 (721) 과 신호 라인 (722) 사이에 연결된다.
도 8 은 하나의 실시형태에 따른, 기입 보조 회로를 사용하기에 적합한 6 개의 트랜지스터 스태틱 메모리 셀 (800) 의 회로 다이어그램이다. 메모리 셀들 (101, 102, 103, 104) 각각은 도 8 에 예시된 스태틱 메모리 셀 (800) 로서 구현될 수도 있다. 스태틱 메모리 셀 (800) 은, 다른 컴포넌트들 중에서도, 공급 전압 (VDD, VSS) 사이에 연결된 2 개의 크로스-커플링된 인버터들 (801, 802) 을 포함할 수도 있다. 크로스-커플링된 인버터들 (801, 802) 의 출력들은 트랜지스터들 (M5, M6) 을 통해 상보적 비트라인 (BB) 및 트루 비트라인 (BT) 에 각각 연결된다. 액세스 트랜지스터들 (M5, M6) 은 그 양쪽이 워드라인 (WL) 에 연결된다. 도 8 의 스태틱 메모리 셀의 모든 트랜지스터들 (M1 내지 M6) 은 평면 게이트를 갖는 종래의 MOS 트랜지스터들일 수도 있다.
예를 들어, 트루 비트라인 (BT) 에 인가된 네거티브 비트라인 전압은, 그라운드 전압 (VSS) 보다 더 낮게 액세스 트랜지스터 (M6) 의 소스를 풀링하여, "0" 정보 비트가 메모리 셀 내에 기입되어야 할 때 액세스 트랜지스터 (M6) 가 완전히 온되도록 한다. 한편, 트루 비트라인 (BT) 은 스태틱 메모리 셀 (800) 이 기입 동작 동안 선택되지 않을 때 (즉, 워드라인 (WL) 에서의 전압이 낮을 때) 그라운드 전위 (VSS) 에 대한 과도한 네거티브 전압으로 풀링 다운되지 않는다. 스태틱 메모리 셀 (800) 이 선택되지 않을 때, 액세스 트랜지스터들 (M5, M6) 이 불안정하게 되지 않도록 네거티브 비트라인 전압이 과도하게 낮아지는 것을 방지하는 것이 유리하다.
하나의 실시형태에서, 커패시터들와 같은, 네거티브 비트라인 전압 회로 스킴의 커패시터들은, 트랜지스터들 (M1 내지 M6) 과 같은 트랜지스터들을 스위칭하는 것으로부터 유도된 MOSCAP들로서 구현된다. 대안적으로, 메모리 셀의 트랜지스터들은, 기판의 상부에 액티브 면적을 가진 3차원 구성을 포함하는 FinFET 트랜지스터들일 수도 있다. 이러한 트랜지스터들은 비교적 낮은 칩 면적에서 고전하 저장 용량을 가능하게 하는 멀티-게이트 트랜지스터들일 수도 있다. 도 1 내지 도 7 에 도시된 네거티브 비트라인 전압 회로들에서 MOSCAP들 대신에 FinFET 커패시터들을 사용함으로써, 네거티브 전압 비트라인 생성 회로의 효율이 향상될 수 있고 칩 면적 사용량이 감소될 수 있다.
도 9 는 집적 회로와 연관된 설계 동작들을 수행하기 위한 컴퓨팅 디바이스 (900) 의 블록 다이어그램이다. 컴퓨터 디바이스 (900) 는, 다른 컴포넌트들 중에서도, 프로세서 (912), 입력 모듈 (916), 출력 모듈 (920), 메모리 (926) 및 이들 컴포넌트들을 연결하기 위한 버스를 포함할 수도 있다. 프로세서 (912) 는 메모리 (926) 에 저장된 명령들을 실행한다. 입력 모듈 (916) 은, 키보드들 및 포인팅 디바이스들 (예를 들어, 마우스 및 터치 스크린) 을 포함하는, 사용자 입력을 수신하기 위한 다양한 디바이스들을 포함할 수도 있다. 출력 모듈 (920) 은 디스플레이 디바이스 및 이 디스플레이 디바이스와 통신하기 위한 인터페이스 디바이스를 포함한다.
메모리 (926) 는, 다른 것들 중에서도, 라이브러리 (930), EDA (electronic design automation) 애플리케이션들 (934) 및 집적 회로 (IC) 설계들 (936) 을 저장하는 비일시적 컴퓨터 판독가능 저장 매체이다. 라이브러리 (930) 는 여기에 설명된 기입 보조 회로들의 인스턴스들을 포함하는 다양한 회로 컴포넌트들 상의 데이터를 포함할 수도 있다. EDA 애플리케이션들 (934) 은, 배치 및 루트 툴들, 합성 툴들, 및 검증 툴들을 포함하는, IC들을 설계하기 다양한 다양한 소프트웨어 프로그램들을 포함할 수도 있다. EDA 애플리케이션들 (934) 에 의해 프로세싱된 설계는 IC 설계들 (936) 에 저장될 수도 있다. IC 설계들 (936) 은 전체 동작 회로 또는 보다 큰 IC 회로의 일부분일 수도 있다.
하나의 실시형태에서, 네거티브 비트라인 전압은 오토-컷오프 스위치에 의해 제한될 수 있다. 이러한 제한은 메모리 셀들의 신호 대 노이즈 마진이 유지된다는 것을 보장한다.
하나의 실시형태에서, 전력 절약은 또한 인버터 체인에서 인버터들의 서브세트를 스위칭 오프함으로써 달성될 수 있다. 외부 회로는 인버터 체인에서 인버터들을 스위칭 온하거나 스위칭 오프하도록 제공될 수도 있다.
하나의 실시형태에서, 기입 보조 회로는 다양한 컬럼들 사이에서 또는 상이한 메모리 뱅크들 사이에서 공유된다.
실시형태들이 스태틱 메모리 디바이스의 기입 동작을 위해 네거티브 비트라인 전압을 생성하는 것과 관련하여 여기에 설명된다. 즉, 네거티브 비트라인 전압은 스태틱 메모리 디바이스의 다른 동작들을 위해 사용될 수도 있다. 또한, 네거티브 전압은 다른 비-메모리 애플리케이션들에 대해 사용될 수도 있다.
개시된 기입 보조 스킴은 메모리 뱅크들 사이에서 공유될 수 있는 대응하는 I/O 비트라인 상의 네거티브 비트라인 전압을 생성하기에 유용하다. 네거티브 비트라인 스킴에 대한 부가적인 회로들이 I/O 비트라인 레벨로 있지만, 면적 영향은 매우 작을 수도 있다. 또한, 점진적 전하 주입은 비트라인에서 전압을 낮추도록 수행되어, 네거티브 비트라인 전압의 생성과 연관된 전력 소모가 감소될 수 있다. 외부 전력 공급의 레벨에 따라 네거티브 비트라인 전압의 레벨을 소프트 프로그래밍하는 것이 또한 가능하다.
본 개시물의 판독시, 당업자들은 실시형태들의 개시된 원리들을 통해 더욱 부가적인 대안적인 구조적 및 기능적 설계들을 인식할 것이다. 따라서, 특정 실시형태들 및 애플리케이션들이 예시되고 설명되었지만, 실시형태들은 여기에 개시된 정밀한 구성 및 컴포넌트들로 제한되지 않으며 당업자들에게 자명한 다양한 변경들, 변화들 및 변동들은 첨부 청구항들에 규정된 사상 및 범위로부터 벗어나는 일 없이 여기에 개시된 방법 및 장치의 배열, 동작 및 상세들에서 이루어질 수도 있다는 것이 이해되어야 한다.

Claims (20)

  1. 입력 노드와 신호 라인 사이의 스위치로서, 상기 스위치는 상기 신호 라인을 상기 입력 노드에 선택적으로 커플링하는, 상기 스위치;
    복수의 용량성 엘리먼트들로서, 상기 복수의 용량성 엘리먼트들 각각은 용량성 엘리먼트의 타단 (another end) 에서의 전압 레벨의 감소에 응답하여 제 1 모드 동안 상기 신호 라인의 전압 레벨을 감소시키기 위해 상기 신호 라인에 전하를 주입하도록 상기 신호 라인에 연결된 일단 (one end) 을 갖는, 상기 복수의 용량성 엘리먼트들;
    상기 제 1 모드에서 상기 복수의 용량성 엘리먼트들 각각의 타단에 드라이빙 신호를 제공하고, 상기 신호 라인과 상기 입력 노드를 커플링하거나 커플링해제하기 위해 상기 스위치를 제어하도록 구성된 드라이버; 및
    복수의 딜레이 엘리먼트들을 포함하고,
    상기 딜레이 엘리먼트들 각각은 상기 신호 라인에서의 상기 전압 레벨을 점진적으로 감소시키기 위해 상이한 시간들에서 상기 신호 라인에 전하를 주입하도록 구성되는, 회로.
  2. 제 1 항에 있어서,
    상기 신호 라인과 상기 입력 노드 사이의 드라이빙 엘리먼트를 더 포함하고,
    상기 드라이빙 엘리먼트는 상기 입력 노드에서 수신된 신호의 증폭된 버전인 출력을 상기 신호 라인에 생성하는, 회로.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 복수의 딜레이 엘리먼트들 각각은 직렬로 커플링된 2 개의 인버터들을 포함하는, 회로.
  5. 제 1 항에 있어서,
    상기 복수의 딜레이 엘리먼트들의 서브세트는 상기 용량성 엘리먼트들을 상기 드라이버로부터 커플링해제하기 위해 턴 오프되는, 회로.
  6. 제 1 항에 있어서,
    상기 복수의 용량성 엘리먼트들 각각은 상기 신호 라인에 주입된 전하의 양을 순차적으로 증가시키도록 구성된 상이한 수의 커패시터들을 포함하는, 회로.
  7. 제 1 항에 있어서,
    메모리 셀의 복수의 비트라인들을 상기 신호 라인에 커플링하는 멀티플렉서를 더 포함하는, 회로.
  8. 제 1 항에 있어서,
    상기 회로는 제 1 기준 전압 및 상기 제 1 기준 전압보다 더 낮은 제 2 기준 전압에 커플링함으로써 전력공급되고,
    상기 신호 라인의 전압 레벨은 상기 입력 노드로부터의 상기 신호 라인의 커플링해제 및 상기 전하의 주입에 응답하여 상기 제 2 기준 전압 미만으로 드롭되는, 회로.
  9. 제 8 항에 있어서,
    상기 용량성 엘리먼트들 각각은 2N 개의 커패시터들을 포함하고, 여기서 상기 N 은 0 보다 더 큰 정수인, 회로.
  10. 제 1 항에 있어서,
    상기 입력 노드에서 수신된 신호에 상보적인 신호를 수신하는 다른 입력 노드와 다른 신호 라인 사이의 다른 스위치로서, 상기 다른 스위치는 상기 다른 신호 라인을 상기 다른 입력 노드에 선택적으로 커플링하는, 상기 다른 스위치; 및
    제 2 모드에서 상기 용량성 엘리먼트들 각각의 타단을 상기 드라이버에 커플링하고 상기 용량성 엘리먼트들 각각의 일단을 상기 신호 라인에 커플링하도록 구성된 복수의 스위치들
    을 더 포함하는, 회로.
  11. 제 1 항에 있어서,
    상기 복수의 용량성 엘리먼트들 각각은 하나 이상의 MOS-커패시터들을 포함하는, 회로.
  12. 네거티브 전압 신호를 제공하는 방법으로서,
    신호 라인을 입력 노드에 커플링하는 단계;
    제 1 모드에서 복수의 용량성 엘리먼트들 각각의 일단에서 드라이빙 신호를 수신하는 단계;
    상기 드라이빙 신호에서의 천이의 검출에 응답하여 스위치에 의해 제 1 모드에서 상기 신호 라인을 상기 입력 노드로부터 커플링해제하는 단계; 및
    상기 복수의 용량성 엘리먼트들 각각의 일단에서의 전압 레벨의 감소 및 상기 입력 노드로부터의 상기 신호 라인의 커플링해제에 응답하여 상기 제 1 모드에서 상기 복수의 용량성 엘리먼트들 각각의 타단에 의해 상기 신호 라인에 전하를 주입하는 단계
    를 포함하는, 네거티브 전압 신호를 제공하는 방법.
  13. 제 12 항에 있어서,
    상기 입력 노드에서 수신된 신호의 증폭된 버전인 출력을 상기 신호 라인에 생성하는 단계를 더 포함하는, 네거티브 전압 신호를 제공하는 방법.
  14. 제 12 항에 있어서,
    상기 복수의 용량성 엘리먼트들 각각의 타단이 상기 전하를 상기 신호 라인에 상이한 시간들에서 주입하게 하도록 복수의 딜레이 엘리먼트들에 의해 상이한 시간 딜레이들만큼 상기 드라이빙 신호를 딜레이시키는 단계를 더 포함하는, 네거티브 전압 신호를 제공하는 방법.
  15. 제 14 항에 있어서,
    상기 복수의 용량성 엘리먼트들 중 하나 이상을 커플링해제하기 위해 하나 이상의 딜레이 엘리먼트들을 턴 오프시키는 단계를 더 포함하는, 네거티브 전압 신호를 제공하는 방법.
  16. 제 12 항에 있어서,
    상기 복수의 용량성 엘리먼트들 각각은 상기 신호 라인에 주입된 전하의 양을 순차적으로 증가시키도록 구성된 상이한 수의 커패시터들을 포함하는, 네거티브 전압 신호를 제공하는 방법.
  17. 제 12 항에 있어서,
    멀티플렉서에 의해 메모리 셀의 복수의 비트라인들을 상기 신호 라인에 커플링하는 단계를 더 포함하는, 네거티브 전압 신호를 제공하는 방법.
  18. 제 12 항에 있어서,
    제 1 기준 전압 및 상기 제 1 기준 전압보다 더 낮은 제 2 기준 전압에 상기 신호 라인을 커플링하는 단계를 더 포함하고,
    상기 신호 라인의 전압 레벨은 상기 입력 노드로부터의 상기 신호 라인의 커플링해제 및 상기 전하의 주입에 응답하여 상기 제 2 기준 전압 미만으로 드롭되는, 네거티브 전압 신호를 제공하는 방법.
  19. 제 12 항에 있어서,
    상기 입력 노드에서 수신된 신호에 상보적인 신호를 수신하는 다른 입력 노드에 다른 신호 라인을 커플링하는 단계;
    제 2 모드에서 상기 복수의 용량성 엘리먼트들 각각의 타단에서 드라이빙 신호를 수신하는 단계;
    상기 드라이빙 신호의 천이의 검출에 응답하여 스위치에 의해 상기 제 1 모드에서 상기 신호 라인을 상기 다른 입력 노드로부터 커플링해제하는 단계; 및
    상기 복수의 용량성 엘리먼트들 각각의 하나의 타단에서의 전압 레벨의 감소 및 상기 입력 노드로부터의 상기 신호 라인의 커플링해제에 응답하여 상기 제 2 모드에서 상기 복수의 용량성 엘리먼트들 각각의 일단에 의해 상기 신호 라인에 전하를 주입하는 단계
    를 더 포함하는, 네거티브 전압 신호를 제공하는 방법.
  20. 회로의 설계를 저장하는 비일시적 컴퓨터 판독가능 저장 매체로서,
    상기 회로는,
    입력 노드와 신호 라인 사이의 스위치로서, 상기 스위치는 상기 신호 라인을 상기 입력 노드에 선택적으로 커플링하는, 상기 스위치;
    복수의 용량성 엘리먼트들로서, 상기 복수의 용량성 엘리먼트들 각각은 용량성 엘리먼트의 타단에서의 전압 레벨의 감소에 응답하여 제 1 모드 동안 상기 신호 라인의 전압 레벨을 감소시키기 위해 상기 신호 라인에 전하를 주입하도록 상기 신호 라인에 연결된 일단을 갖는, 상기 복수의 용량성 엘리먼트들;
    상기 제 1 모드에서 상기 복수의 용량성 엘리먼트들 각각의 타단에 드라이빙 신호를 제공하고, 상기 신호 라인과 상기 입력 노드를 커플링하거나 커플링해제하기 위해 상기 스위치를 제어하도록 구성된 드라이버; 및
    복수의 딜레이 엘리먼트들을 포함하고,
    상기 딜레이 엘리먼트들 각각은 상기 신호 라인에서의 상기 전압 레벨을 점진적으로 감소시키기 위해 상이한 시간들에서 상기 신호 라인에 전하를 주입하도록 구성되는, 비일시적 컴퓨터 판독가능 저장 매체.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9378788B2 (en) 2012-03-15 2016-06-28 Intel Corporation Negative bitline write assist circuit and method for operating the same
US9281030B2 (en) * 2013-12-16 2016-03-08 Synopsys, Inc. Controlling timing of negative charge injection to generate reliable negative bitline voltage
US10522214B2 (en) * 2016-06-09 2019-12-31 Synopsys, Inc. Robust negative bit-line and reliability aware write assist
US10199092B2 (en) * 2016-06-21 2019-02-05 Arm Limited Boost circuit for memory
US9779802B1 (en) 2016-06-30 2017-10-03 National Tsing Hua University Memory apparatus and write failure responsive negative bitline voltage write assist circuit thereof
US10332570B1 (en) * 2017-12-12 2019-06-25 Advanced Micro Devices, Inc. Capacitive lines and multi-voltage negative bitline write assist driver
US11373702B2 (en) * 2018-10-31 2022-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Boost schemes for write assist
CN111354396B (zh) * 2018-12-20 2021-10-15 展讯通信（上海）有限公司 存储器及其写辅助电路
CN109712651B (zh) * 2018-12-30 2021-05-28 成都海光微电子技术有限公司 辅助写入电路、写入电路及方法、静态存储器及电子设备
US11081184B2 (en) 2019-10-30 2021-08-03 Sandisk Technologies Llc Method of concurrent multi-state programming of non-volatile memory with bit line voltage step up
US20230037674A1 (en) * 2021-08-05 2023-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Robust Circuit for Negative Bit Line Generation in SRAM Cells
US11756608B2 (en) * 2021-08-27 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist cell for static random access memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5416436A (en) * 1992-09-22 1995-05-16 Francen Telecom Method for time delaying a signal and corresponding delay circuit
US20110128056A1 (en) * 2009-11-30 2011-06-02 Samsung Electronics Co., Ltd. Delay-locked loop circuit and semiconductor device including the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677806A (ja) * 1992-08-26 1994-03-18 Mitsubishi Electric Corp 半導体記憶装置の出力回路
US5808956A (en) * 1995-12-20 1998-09-15 Seiko Epson Corporation Bus-line drive circuit and semiconductor storage device comprising the same
US6826390B1 (en) 1999-07-14 2004-11-30 Fujitsu Limited Receiver, transceiver circuit, signal transmission method, and signal transmission system
US6501307B1 (en) 2001-11-12 2002-12-31 Pericom Semiconductor Corp. Spread-spectrum clock buffer/driver that modulates clock period by switching loads
KR100512934B1 (ko) * 2002-01-09 2005-09-07 삼성전자주식회사 반도체 메모리 장치
US20070081379A1 (en) * 2005-09-23 2007-04-12 Texas Instruments, Inc. Write assist for latch and memory circuits
EP1780727B1 (en) * 2005-10-26 2008-12-31 Infineon Technologies AG Memory device with improved writing capabilities
JP2008021371A (ja) * 2006-07-13 2008-01-31 Renesas Technology Corp 半導体回路
US7599231B2 (en) * 2006-10-11 2009-10-06 Atmel Corporation Adaptive regulator for idle state in a charge pump circuit of a memory device
US7420835B2 (en) * 2006-11-30 2008-09-02 Taiwan Semiconductor Manufacturing Co. Ltd. Single-port SRAM with improved read and write margins
JP5256512B2 (ja) * 2008-06-06 2013-08-07 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8233324B2 (en) 2010-03-25 2012-07-31 Sandisk Il Ltd. Simultaneous multi-state read or verify in non-volatile storage
US8638600B2 (en) 2011-04-22 2014-01-28 Hewlett-Packard Development Company, L.P. Random-access memory with dynamically adjustable endurance and retention
US8964490B2 (en) * 2013-02-07 2015-02-24 Apple Inc. Write driver circuit with low voltage bootstrapping for write assist
US9070432B2 (en) * 2013-11-12 2015-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Negative bitline boost scheme for SRAM write-assist

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5416436A (en) * 1992-09-22 1995-05-16 Francen Telecom Method for time delaying a signal and corresponding delay circuit
US20110128056A1 (en) * 2009-11-30 2011-06-02 Samsung Electronics Co., Ltd. Delay-locked loop circuit and semiconductor device including the same

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Publication number Publication date
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