CN115102381A - 信号线预充电电路、soc芯片、电子设备及预充电方法 - Google Patents

Abstract

本申请涉及一种信号线预充电电路、SOC芯片、电子设备及预充电方法，属于集成电路技术领域。该电路包括：第一信号线、第二信号线、第一预充晶体管、第二预充晶体管、第一平衡管、第二平衡管。第一信号线经第一预充晶体管与电源电连接，第二信号线经第二预充晶体管与电源电连接。第一平衡管和第二平衡管分别与第一信号线和第二信号线电连接。第一预充晶体管及第一平衡管同时导通或同时关断，第二预充晶体管及第二平衡管同时导通或同时关断，在第一信号线、第二信号线超过预设时长没有指定操作时，第一预充晶体管与第二预充晶体管交替导通。该电路使得任一个预充晶体管和平衡管不会一直处于导通状态，从而实现电路抗老化的目的。

Description

信号线预充电电路、SOC芯片、电子设备及预充电方法

技术领域

本申请属于集成电路技术领域，具体涉及一种信号线预充电电路、SOC芯片、电子设备及预充电方法。

背景技术

芯片设计中，芯片老化是一个不得不考虑的问题。所谓芯片老化是指：随着芯片工作时间的推移，芯片内的金属走线和器件的性能都会慢慢出现退化，导致整个芯片的频率、功耗等特性都会出现比较明显的衰退，有可能在工作几年之后，芯片会出现无法达到芯片工作指标，甚至无法工作的情况。而且随着工艺节点向下推进，先进工艺下的芯片老化问题更加明显。因此，在芯片设计过程中，非常有必要对芯片老化，针对性地做一些优化和保护电路，实现延迟或缓解芯片老化的目的，延长芯片稳定工作的年限。

发明内容

鉴于此，本申请的目的在于提供一种信号线预充电电路、SOC芯片、电子设备及预充电方法，以延迟或缓解电路老化，延长电路稳定工作的年限。

本申请的实施例是这样实现的：

第一方面，本申请实施例提供了一种信号线预充电电路，包括：第一信号线、第二信号线、第一预充晶体管、第二预充晶体管、第一平衡管、第二平衡管；所述第一信号线经所述第一预充晶体管与电源电连接，所述第二信号线经所述第二预充晶体管与电源电连接，所述第一预充晶体管处于导通时，电源对所述第一信号线充电，所述第二预充晶体管处于导通时，电源对所述第二信号线充电；所述第一平衡管和所述第二平衡管分别与所述第一信号线和所述第二信号线电连接，所述第一平衡管和所述第二平衡管均用于平衡所述第一信号线上的电压和所述第二信号线的电压；其中，所述第一预充晶体管及所述第一平衡管同时导通或同时关断，所述第二预充晶体管及所述第二平衡管同时导通或同时关断，在所述第一信号线、所述第二信号线超过预设时长没有指定操作时，所述第一预充晶体管与所述第二预充晶体管交替导通。

本申请实施例中，由于第一预充晶体管与第二预充晶体管时交替导通的，同理第一平衡管和第二平衡管也是交替导通的。这样当信号线预充电电路长时间处于待机状态或者长时间没有访问操作时，任一个预充晶体管和平衡管不会一直处于导通状态，第一预充晶体管、第一平衡管与第二预充晶体管、第二平衡管都有一半的时间处于关断的状态，从而可以大幅减轻NBTI(Negative Bias Temperature Instability，负栅压温度不稳定性)或PBTI(Positive Bias Temperature Instability，正栅压温度不稳定性)效应对器件阈值等特性的影响，实现电路抗老化的目的，从而使该信号线预充电电路可以更长时间稳定的工作。

结合第一方面实施例的一种可能的实施方式，所述信号线预充电电路还包括：控制模块，具体第一输出端和第二输出端，所述第一输出端分别与所述第一预充晶体管、所述第一平衡管电连接，所述第二输出端分别与所述第二预充晶体管、所述第二平衡管电连接；在所述第一信号线、所述第二信号线超过预设时长没有指定操作时，所述控制模块，用于交替控制所述第一预充晶体管、所述第二预充晶体管导通。

本申请实施例中，通过引入控制模块来控制第一预充晶体管、第一平衡管、第二预充晶体管、第二平衡管，从而无需采用外部器件或元件来控制，更便于控制预充晶体管和平衡管，进而提高了该信号线预充电电路的适用性和控制的稳定性。

结合第一方面实施例的一种可能的实施方式，所述控制模块还具有第一输入端、第二输入端、第三输入端；所述第一输入端用于接收第一方波信号，所述第二输入端用于接收第二方波信号，所述第三输入端用于接收第三方波信号；所述控制模块，用于根据所述第一方波信号、所述第二方波信号、所述第三方波信号交替控制所述第一预充晶体管、所述第二预充晶体管导通。

本申请实施例中，利用第一方波信号、第二方波信号、第三方波信号交替控制第一预充晶体管、第二预充晶体管的导通，由于控制控制第一预充晶体管、第二预充晶体管的控制信号会受到第一方波信号、第二方波信号、第三方波信号的约束，使得该控制模块的控制更便捷。

结合第一方面实施例的一种可能的实施方式，所述控制模块包括：第一反相器、第一选择单元、第二反相器、第二选择单元；所述第一反相器的输入端用于接收所述第一方波信号，所述第一反相器的输出端分别与所述第一选择单元的第一输入端、所述第二选择单元的第一输入端连接，所述第一选择单元的输出端分别与所述第一预充晶体管、所述第一平衡管电连接，所述第一选择单元的第三输入端用于接收所述第三方波信号，所述第二反相器的输入端用于接收所述第二方波信号；所述第二反相器的输出端与所述第一选择单元的第二输入端连接，所述第二选择单元的第二输入端用于接收所述第二方波信号，或者，所述第二反相器的输出端与所述第二选择单元的第二输入端连接，所述第一选择单元的第二输入端用于接收所述第二方波信号；所述第二选择单元的输出端分别与所述第二预充晶体管、所述第二平衡管电连接，所述第二选择单元的第三输入端用于接收所述第三方波信号；在所述第一信号线、所述第二信号线超过预设时长没有指定操作时，所述第一选择单元，用于根据所述第三方波信号选择性的输出所述第二方波信号的反相信号，所述第二选择单元，用于根据所述第三方波信号选择性的输出所述第二方波信号；其中，所述第一反相器的输入端为所述控制模块的第一输入端，所述第一选择单元的第三输入端和所述第二选择单元的第三输入端均为所述控制模块的第三输入端，所述第一选择单元的输出端为所述控制模块的第一输出端，所述第二选择单元的输出端为所述控制模块的第二输出端；所述第二反相器的输入端和所述第二选择单元的第二输入端均为所述控制模块的第二输入端，或者，所述第二反相器的输入端和所述第一选择单元的第二输入端均为所述控制模块的第二输入端。

本申请实施例中，采用上述结构的控制模块，使得第一选择单元、第二选择单元的一个输入信号由第一方波信号产生，另一个输入信号由第二方波信号产生，且第一选择单元、第二选择单元的输出取决于第三方波信号，通过改变第三方波信号，从而可以使得第一选择单元、第二选择单元可以选择输出第一方波信号的反相信号，或者输出两种相反的信号，例如，第一选择单元输出第二方波信号，第二选择单元输出第二方波信号的反相信号，或者，第一选择单元输出第二方波信号的反相信号，第二选择单元输出第二方波信号，从而可以很方便的实现根据需要来控制第一选择单元、第二选择单元的输出信号，实现对第一预充晶体管、第一平衡管与第二预充晶体管、第二平衡管的控制，使得任一个预充晶体管和平衡管不会一直处于导通状态；同时，采用的都是一些成本低廉的元器件来实现，在实现其发明目的的同时，可以降低设计成本和设计难度。

结合第一方面实施例的一种可能的实施方式，所述控制模块还包括：第一缓冲器、第二缓冲器；所述第一选择单元的输出端通过所述第一缓冲器分别与所述第一预充晶体管、所述第一平衡管电连接；所述第二选择单元的输出端通过所述第二缓冲器分别与所述第二预充晶体管、所述第二平衡管电连接。

本申请实施例中，通过引入第一缓冲器、第二缓冲器来对第一选择单元和第二选择单元输出的信号进行保持，以提高输出信号的质量，从而使得控制效果更好。

结合第一方面实施例的一种可能的实施方式，所述控制模块包括：与门、第一反相器、第二反相器、第一或门、第二或门；所述第一反相器的输入端用于接收所述第一方波信号，所述第一反相器的输出端与所述与门的第一输入端连接，所述与门的第二输入端用于接收所述第三方波信号，所述与门的输出端与所述第一或门的第一输入端连接，所述与门的输出端还与所述第二或门的第一输入端连接，所述第一或门的输出端分别与所述第一预充晶体管、所述第一平衡管电连接；所述第二反相器的输入端用于接收所述第二方波信号，所述第二或门的输出端分别与所述第二预充晶体管、所述第二平衡管电连接；所述第二反相器的输出端与所述第二或门的第二输入端连接，所述第一或门的第二输入端用于接收所述第二方波信号，或者，所述第二反相器的输出端与所述第一或门的第二输入端连接，所述第二或门的第二输入端于接收所述第二方波信号；其中，所述第一反相器的输入端为所述控制模块的第一输入端，所述与门的第二输入端为所述控制模块的第三输入端，所述第一或门的输出端为所述控制模块的第一输出端，所述第二或门的输出端为所述控制模块的第二输出端；所述第一或门的第二输入端、所述第二反相器的输入端均为所述控制模块的第二输入端，或者，所述第二或门的第二输入端、所述第二反相器的输入端均为所述控制模块的第二输入端。

本申请实施例中，采用上述结构的控制模块，使得第一或门、第二或门的一个输入信号由第一方波信号产生，另一个输入信号由第二方波信号产生，第三方波信号作为与门的输入信号，用于控制与门的输出，当第三方波信号为低电平时，此时第一或门、第二或门的输出取决于第二方波信号，此时，第一或门、第二或门的输出为两个相反的信号，例如，第一或门输出第二方波信号，第二或门输出第二方波信号的反相信号，或者，第一或门输出第二方波信号的反相信号，第二或门输出第二方波信号，从而实现交替控制第一预充晶体管和第二预充晶体管的目的；同时，采用的都是一些成本低廉的元器件来实现，在实现其发明目的的同时，可以降低设计成本和设计难度。

结合第一方面实施例的一种可能的实施方式，若所述信号线预充电电路应用于存储器时，所述第三方波信号为读信号与写信号进行或操作后得到的方波信号。

本申请实施例中，当信号线预充电电路应用于存储器时，采用读信号与写信号进行或操作后得到的方波信号来作为控制信号，使得存储器在长时间没有读写操作时，任一个预充管以及平衡管不会一直处于负栅压或正栅压的状态，进而能有效削弱预充管及平衡管受NBTI或PBTI的影响，达到抗老化的设计目的。

结合第一方面实施例的一种可能的实施方式，若所述信号线预充电电路应用于灵敏放大器时，所述第三方波信号为读信号。

本申请实施例中，当信号线预充电电路应用于灵敏放大器时，采用读信号来作为控制信号，使得灵敏放大器在长时间没有读操作时，任一个预充管以及平衡管不会一直处于负栅压或正栅压的状态，进而能有效削弱预充管及平衡管受NBTI或PBTI的影响，达到抗老化的设计目的。

第二方面，本申请实施例还提供了一种SOC芯片，包括如上述第一方面实施例和/或结合第一方面实施例的任一种可能的实施方式提供的信号线预充电电路。

结合第二方面实施例的一种可能的实施方式，所述SOC芯片为存储器或灵敏放大器。

第三方面，本申请实施例还提供了一种电子设备，包括本体和如上述第二方面实施例和/或结合第二方面实施例的一种可能的实施方式提供的SOC芯片。

第四方面，本申请实施例还提供了一种预充电方法，包括：利用第一控制信号去控制位于第一信号线上的第一预充晶体管的通断，其中，所述第一预充晶体管导通时，所述第一信号线充电；利用第二控制信号去控制位于第二信号线上的第二预充晶体管的通断，其中，所述第二预充晶体管导通时，所述第二信号线充电；其中，在所述第一信号线、所述第二信号线超过预设时长没有指定操作时，所述第一控制信号和所述第二控制信号互为相反的信号，使得所述第一预充晶体管、所述第二预充晶体管交替导通。

本申请的其他特征和优点将在随后的说明书阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请实施例而了解。本申请的目的和其他优点可通过在所写的说明书以及附图中所特别指出的结构来实现和获得。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。通过附图所示，本申请的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本申请的主旨。

图1为现有技术的存储器中的信号线预充电电路与存储单元(Bitcell)相连接的示意图。

图2为现有存储器中的信号线预充电电路的相关波形示意图。

图3示出了本申请实施例提供的一种信号线预充电电路的电路示意。

图4示出了本申请实施例提供的又一种信号线预充电电路的电路示意。

图5示出了本申请实施例提供的又一种信号线预充电电路的电路示意。

图6示出了本申请实施例提供的又一种信号线预充电电路的电路示意。

图7示出了本申请实施例提供的又一种信号线预充电电路的电路示意。

图8示出了本申请实施例提供的一种图6中的信号线预充电电路的相关波形示意图。

图9示出了本申请实施例提供的又一种信号线预充电电路的电路示意。

图10示出了本申请实施例提供的又一种信号线预充电电路的电路示意。

图11示出了本申请实施例提供的一种电子设备的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中诸如“第一”、“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

再者，本申请中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。

发明人在研究本申请时发现，在当前先进工艺节点下，造成芯片老化的主要原因包含NBTI(Negative Bias Temperature Instability，负栅压温度不稳定性)或PBTI(Positive Bias Temperature Instability，正栅压温度不稳定性)。NBTI主要作用于MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)中的PMOS管，在高温下对PMOS管长时间施加负栅压，会导致PMOS管的一系列电学参数的退化，如阈值电压的负向漂移、栅电流的增大等，最终导致电路的时序漂移和器件失配。而PBTI主要作用于NMOS管，同样，高温下对NMOS管长时间施加正栅压，会导致NMOS管的一系列电学参数的退化，如阈值电压的正向漂移、栅电流的增大等，最终导致电路的时序漂移和器件失配。

在数字电路设计中，电路有可能会长时间处于一个固定的状态，例如，对于诸如存储器、灵敏放大器等这类SOC(System on Chip，片上系统)芯片，电路有可能会长时间处于信号线充电状态，因此，NBTI或PBTI是一个尤其需要关注的因素。

本申请将围绕存储器、灵敏放大器等SOC芯片中的信号线预充电电路的抗老化方案进行说明。需要说明的是，本申请实施例所提供的信号线预充电电路并不限于应用于存储器和灵敏放大器中。

为了更好的理解本申请，下面将对现有的信号线预充电电路的预充电原理进行说明。图1为现有的存储器中的信号线预充电电路与存储单元(Bitcell)相连接的示意图。在现有SRAM存储器的信号线预充电电路设计中，一般采用两个交叉耦合的PMOS管(P0管、P1管)分别对两根相位相反的信号线(BLT和BLC)进行充电，然后再加上一个PMOS管(P2管)作为平衡管，用来平衡BLT和BLC的电压。图1中的P0管和P1管为两个预充电PMOS管，会在读写操作之前将两根信号线，即BLT信号线和BLC信号线预充电到VDD，同时平衡管P2管会保证BLT信号线和BLC信号线在充电时处于相同的电位。其中，图1中涉及到的各种信号的含义如下：

WrEn：写操作使能信号，高电平有效；

RdEn：读操作使能信号，高电平有效；

BLT、BLC：互补的两根信号线，读写结束之后会预充电到高电平；

WL：字线信号，当字线WL为高电平时，会将对应存储单元(Bitcell)打开，对Bitcell进行读操作或者写操作，其中，只有在WrEn＝1或者RdEn＝1的时候，WL信号才有效；

Precharge：信号线预充电使能信号，高电平有效，当Precharge信号为高电平时，P0、P1预充晶体管导通，将BLT、BLC信号线充电到高电平；

Pchx：信号线预充电使能信号，低电平有效。

图2为现有存储器中的信号线预充电电路的相关波形示意图。当WrEn信号或者RdEn信号有效时，时钟CLK信号的上升沿到来，会触发字线WL信号的上升沿(201)和Precharge信号的下降沿(202)到来。WL信号的上升沿会触发存储单元(Bitcell)的写操作或者读操作，同时Precharge信号的下降沿会触发Pchx信号的上升沿(203)，使预充管P0管、P1管和平衡管P2管关断，停止对BLT信号线、BLC信号线充电。当时钟CLK信号的下降沿到来时会触发WL信号的下降沿(204)，存储单元(Bitcell)停止读写操作。同时时钟CLK信号的下降沿，会触发Precharge信号的上升沿(205)，继而Pchx信号变为低电平(206)，使P0管、P1管导通，将BLT信号线、BLC信号线充电到VDD，同时P2管导通，保证BLT信号线和BLC信号线处于相同电位。

若存储器很长一段没有发生读写操作，或者是整个系统的某一块存储器在很长的一段时间没有访问。那么在这一段时间内，信号线的预充管P0管、P1管和平衡管P2管始终处于导通状态(207)，这样P0管、P1管、P2管会长时间处于负栅压的状态，NBTI的影响会很明显，这样会使得预充管P0管、P1管和平衡管P2管在一段时间后，很容易因老化而出现阈值电压漂移和其他的性能衰退。

需要说明的是，图2所示的波形示意图，是以图1所示的预充管和平衡管为PMOS管为例进行示例的，当预充管和平衡管为NMOS管时，相应的，波形示意图也会对应变化，例如，Precharge信号和Pchx信号会发生翻转。

鉴于现有存储器、灵敏放大器等SOC芯片的信号线预充电电路，在长时间待机或没有访问时，信号线上的预充管长时间负栅压引起NBTI效应或长时间正栅压引起PBTI效应的问题，本申请提出了一种优化设计方案，引入另外一种控制方案，以消除掉长时间待机或者无访存时预充管的持续偏压状态，从而可以大幅削弱NBTI或PBTI效应，实现抗老化的效果。

需要说明的是，针对以上方案所存在的缺陷，均是发明人在经过实践并仔细研究后得出的结果，因此，上述问题的发现过程以及下文中本发明实施例针对上述问题所提出的解决方案，都应该是发明人在本发明过程中对本发明做出的贡献。

下面将结合图3，对本申请实施例提供的信号线预充电电路进行说明。针对现有信号线预充电电路，在长时间待机或没有访问操作时，信号线上的预充管长时间负栅压引起NBTI效应或长时间正栅压引起PBTI效应的问题。本申请实施例，通过对现有信号线预充电电路的电路结构以及预充管及平衡管的控制逻辑进行优化，使得即便信号线预充电电路长时间处于待机状态或者长时间没有访问操作时，任一个预充管以及平衡管不会一直处于负栅压或正栅压的状态，进而能有效削弱预充管及平衡管受NBTI或PBTI的影响，达到抗老化的设计目的。

本申请实施例提供的信号线预充电电路，包括：第一信号线(如BLT信号线或SAT信号线)、第二信号线(如BLC信号线或SAC信号线)、第一预充晶体管(如P0管)、第二预充晶体管(如P1管)、第一平衡管(如P21管)、第二平衡管(如P22管)。需要说明的是，本申请示例中的P0管、P1管、P21管、P22管均为PMOS管，一种实施方式下，也可以替换为NMOS管。NMOS管的通断原理与PMOS管的通道原理相反。因此，不能将第一预充晶体管、第二预充晶体管、第一平衡管、第二平衡管为PMOS管的情形理解成是对本申请的限制。

其中，第一信号线经第一预充晶体管与电源(VDD)电连接，第二信号线经第二预充晶体管与电源(VDD)电连接，第一预充晶体管处于导通时，电源对第一信号线充电，第二预充晶体管处于导通时，电源对第二信号线充电。第一平衡管和第二平衡管分别与第一信号线和第二信号线电连接，第一平衡管和第二平衡管均用于平衡第一信号线上的电压和第二信号线的电压，使得第一信号线上的电压与第二信号线上的电压相等。

其中，第一预充晶体管及第一平衡管同时导通或同时关断，第二预充晶体管及第二平衡管同时导通或同时关断，在第一信号线、第二信号线超过预设时长(如为一个时钟CLK周期)没有指定操作(如可以是包括读操作、写操作这样的访问操作)时，第一预充晶体管与第二预充晶体管交替导通。

采用本申请所示的信号线预充电电路，由于在第一信号线、第二信号线超过预设时长没有指定操作时，在第一信号线、第二信号线超过预设时长没有指定操作时，第一预充晶体管与第二预充晶体管交替导通的，同理第一平衡管和第二平衡管也是交替导通的。这样当信号线预充电电路长时间处于待机状态或者长时间没有访问操作时，任一个预充晶体管和平衡管不会一直处于导通状态，P0管、P21管与P1管、P22管都有一半的时间处于关断的状态，从而可以大幅减轻NBTI效应对器件阈值等特性的影响，实现电路抗老化的目的，从而使该信号线预充电电路可以更长时间稳定的工作。

本申请所示的信号线预充电电路，通过引入两个预充电使能信号Pchx0信号、Pchx1信号来分别对第一预充晶体管(如P0管)、第一平衡管(如P21管)和第二预充晶体管(如P1管)、第二平衡管(如P22管)进行控制，使得第一预充晶体管与第二预充晶体管可以交替导通。

一种可选实施方式下，本申请所示的信号线预充电电路还可以包括：控制模块，如图4所示。控制模块具体第一输出端和第二输出端。第一输出端分别与第一预充晶体管、第一平衡管电连接，第二输出端分别与第二预充晶体管、第二平衡管电连接。在第一信号线、第二信号线超过预设时长没有指定操作时，控制模块用于交替控制第一预充晶体管、第二预充晶体管导通。例如，控制模块可以用于输出Pchx0信号、Pchx1信号，以便于控制P0管、P1管、P21管、P22管的通断。可选地，该控制模块除了具备第一输出端和第二输出端外，还可以具有第一输入端、第二输入端、第三输入端，此时的信号线预充电电路，如图5所示，可以理解的是，如果将图5中的或门作为控制模块的内部元件，则此时，该控制模块具体4个输入端。需要说明的是，由于图5中的第三方波信号为WrEn信号与RdEn信号相或后得到的信号，因此才会涉及到用于将WrEn信号与RdEn信号相或的或门，若第三方波信号为WrEn信号或RdEn信号，则不需要或门，因此，不能将图5中涉及到的或门理解成是对本申请的限制。

其中，第一输入端用于接收第一方波信号(可以是Precharge信号)，第二输入端用于接收第二方波信号(可以是时钟CLK信号)，第三输入端用于接收第三方波信号(可以是WrEn信号、RdEn信号或者为WrEn信号与RdEn信号相或后得到的信号)。本申请中，通过引入时钟CLK信号来对信号线预充电使能信号(Precharge信号)进行管控，以便于当信号线预充电电路长时间处于待机状态或者长时间没有访问操作时，预充晶体管和平衡管不会一直处于导通状态，可以大幅减轻NBTI效应对器件阈值等特性的影响，实现电路抗老化的目的。

控制模块，用于根据第一方波信号、第二方波信号、第三方波信号交替控制第一预充晶体管、第二预充晶体管导通，例如，在在第一信号线、第二信号线超过预设时长没有指定操作时，控制模块根据第一方波信号、第二方波信号、第三方波信号交替控制第一预充晶体管、第二预充晶体管导通。

在控制模块具有第一输入端、第二输入端、第三输入端以及第一输出端、第二输出端时，一种可选实施方式下，该控制模块可以包括：第一反相器(如A1)、第一选择单元(如U1)、第二反相器(如A2)、第二选择单元(如U2)。此时，该控制模块可以包括如图6以及图7所示的两种电路结构。

可以理解的是，由于图6、图7中的第三方波信号为WrEn信号与RdEn信号相或后得到的信号，因此才会涉及到用于将WrEn信号与RdEn信号相或的或门，若第三方波信号为WrEn信号或RdEn信号，则不需要或门，因此，不能将图6、图7中涉及到的或门理解成是对本申请的限制。此外，如果将图6、图7中位于虚线框外的或门作为控制模块的内部元件，则此时，该控制模块还包括或门。

需要说明的是，图6、图7所示的信号线预充电电路为控制模块包括第一缓冲器(如B1)、第二缓冲器(如B2)的示意图。一种实施方式下，该控制模块可以不包括第一缓冲器、第二缓冲器，因此不能将图6、图7所示的控制模块，理解成是对本申请的限制。

下面将结合图6对控制模块内部的各元器件的连接方式进行说明，图7与图6的不同之处仅在于第二反相器所处的位置不同。

其中，第一反相器的输入端用于接收第一方波信号(如Precharge信号)，第一反相器的输出端分别与第一选择单元的第一输入端、第二选择单元的第一输入端连接，第一选择单元的输出端分别与第一预充晶体管、第一平衡管电连接，第一选择单元的第三输入端用于接收第三方波信号(可以是WrEn信号、RdEn信号或者为WrEn信号与RdEn信号相或后得到的信号)。

第二反相器的输入端用于接收第二方波信号(如时钟CLK信号)，第二反相器的输出端与第一选择单元的第二输入端连接，第二选择单元的第二输入端用于接收第二方波信号，第二选择单元的输出端分别与第二预充晶体管、第二平衡管电连接，第二选择单元的第三输入端用于接收第三方波信号。

第一选择单元，用于根据第三方波信号选择性的输出第二方波信号的反相信号，或者输出第一方波信号的反相信号，第二选择单元，用于根据第三方波信号选择性的输出第二方波信号，或者输出第一方波信号的反相信号。例如，在第一信号线、第二信号线超过预设时长没有指定操作时，第一选择单元，用于根据第三方波信号选择性的输出第二方波信号的反相信号，第二选择单元，用于根据第三方波信号选择性的输出第二方波信号，从而使第一预充晶体管和第二预充晶体管交替导通。

其中，第一反相器的输入端为控制模块的第一输入端，第二反相器的输入端和第二选择单元的第二输入端均为控制模块的第二输入端，第一选择单元的第三输入端和第二选择单元的第三输入端均为控制模块的第三输入端，第一选择单元的输出端为控制模块的第一输出端，第二选择单元的输出端为控制模块的第二输出端。

一种可选实施方式下，如图6、图7所示，该控制模块还包括：第一缓冲器(如B1)、第二缓冲器(如B2)。此时，控制模块包括第一反相器、第一选择单元、第二反相器、第二选择单元、第一缓冲器、第二缓冲器。第一选择单元的输出端通过第一缓冲器分别与第一预充晶体管、第一平衡管电连接；第二选择单元的输出端通过第二缓冲器分别与第二预充晶体管、第二平衡管电连接。此时，第一缓冲器的输出端为控制模块的第一输出端，第二缓冲器的输出端为控制模块的第二输出端。

其中，上述的第一选择单元、第二选择单元的实现方式可以有多种，一种实施方式下，第一选择单元、第二选择单元可以是或者包括数据选择器(multiplexer)，此外，第一选择单元、第二选择单元还可以是或者包括仲裁器，用于根据第三方波信号，选择性的从接收到的两个输入信号中选择其中一个输入信号输出。

参阅图6、图7可知，第一选择单元、第二选择单元的一个输入信号由Precharge信号产生，另一个输入信号由时钟CLK信号产生，第一选择单元用于产生Pchx0信号、第二选择单元用于产生Pchx1信号，第三方波信号作为第一选择单元、第二选择单元的控制信号或选择信号，为WrEn信号与RdEn信号经过一个或门后得到。当电路存在读操作或者写操作时，第三方波信号为1(表示为高电平)，第一选择单元、第二选择单元选择Precharge信号所在的一路输入信号输出，也即输出Precharge信号的反相信号。当电路没有读写操作时，第三方波信号为0(表示为低电平)，第一选择单元、第二选择单元选择时钟CLK信号所在的一路输入信号输出，此时，图6中的第一选择单元输出时钟CLK信号的反相信号，第二选择单元输出时钟CLK信号。图7中的第一选择单元输出时钟CLK信号，第二选择单元输出时钟CLK信号的反相信号。

为了更好的理解，本申请所示的信号线预充电电路的原理，下面结合图8所示的波形示意图进行说明。需要说明的是，图8所示的波形示意图

为图6所示的信号线预充电电路应用于存储器中的波形示意图。此时，图6

中省略掉了存储单元部分和字线部分，仅展示了信号线预充管的控制逻辑。

在电路存在读操作或写操作时，(WrEn|RdEn)＝1(表示为高电平)，第一选择单元、第二选择单元选择Precharge信号所在的一路输入信号输出，也即输出Precharge信号的反相信号，此时工作状态与传统预充电状态一致。预充管P0管、P1管和平衡管P21管、P22管由Precharge信号控制。当时钟CLK信号的上升沿到来时，会触发WL信号的上升沿(401)，Bitcell进行读或写，此时会触发Precharge信号的下降沿(402)，Pchx0信号和Pchx1信号都被Precharge信号拉到高电平(403)，P0管、P1管关断，停止对信号线进行充电，同时平衡管P21管和P22管也关断。当时钟CLK信号的下降沿到来时，会触发WL信号的下降沿(404)，此时Bitcell已完成读/写操作，Precharge信号变为高电平(405)，然后将Pchx0信号和Pchx1信号都拉到低电平(406)，P0管和P1管开始导通，对BLT信号线和BLC信号线进行充电，同时平衡管P21管和P22管也导通，将BLT信号线和BLC信号线钳位在相同电位。

当电路没有读写操作时，(WrEn|RdEn)＝0(表示为低电平)，第一选择单元输出时钟CLK信号的反相信号，第二选择单元输出时钟CLK信号，即Pchx0信号和Pchx1信号都由时钟CLK信号产生，此时Pchx0信号的相位和时钟CLK信号相反，Pchx1信号的相位和时钟CLK信号相同。在时钟CLK信号的为低电平时，Pchx0信号被拉到高电平(407)，Pchx1信号被拉到低电平(408)，此时预充管P1管和平衡管P22管导通，预充管P0管和平衡管P21管关断，P1管会将BLC信号线拉到高电平，并通过平衡管P22管将BLT信号线也拉到高电平，从而能对两根信号线进行充电的操作。在时钟CLK信号为高电平时，Pchx0信号被拉到低电平(409)，Pchx1信号被被拉到高电平(410)，此时P0管和P21管导通，P1管和P22管关断，预充管P0管会将BLT信号线拉到高电平，并通过P21管将BLC信号线也上拉到高电平。

可以看到，当电路没有读写操作时，Pchx0信号和Pchx1信号由时钟CLK信号控制，无论是在时钟CLK信号的高电平还是低电平，都会有一组预充管和平衡管导通，对信号线进行充电，另一组预充管和平衡管关闭。随着时钟CLK信号的翻转，两组预充管和平衡管能交替工作，在保证对信号线充电的同时，第一预充管和第二预充管能交替工作，因此P0管、P1管、P21管、P22管都能有一半的时间处于关断的状态，不会一直处于负栅压的状态，可以大幅减轻NBTI效应对器件阈值等特性的影响，实现电路抗老化的目的，从而使存储器可以更长时间稳定的工作。

在控制模块具有第一输入端、第二输入端、第三输入端以及第一输出端、第二输出端时，又一种可选实施方式下，该控制模块可以包括与门(如AND1)、第一反相器(如A1)、第二反相器(如A2)、第一或门(如OR1)、第二或门(如OR2)。此时，该控制模块包括如图9及图10的两种示意图。

可以理解的是，由于图9、图10中的第三方波信号为WrEn信号与RdEn信号相或后得到的信号，因此才会涉及到用于将WrEn信号与RdEn信号相或的或门，若第三方波信号为WrEn信号或RdEn信号，则不需要或门，因此，不能将图9、图10中涉及到的或门理解成是对本申请的限制。另外，如果将图9、图10中位于虚线框外的或门作为控制模块的内部元件，则此时，该控制模块还包括或门。

下面将结合图9对控制模块内部的各元器件的连接方式进行说明，图10与图9的不同之处仅在于第二反相器所处的位置不同。

其中，第一反相器的输入端用于接收第一方波信号(如Precharge信号)，第一反相器的输出端与与门的第一输入端连接，与门的第二输入端用于接收第三方波信号(可以是WrEn信号、RdEn信号或者为WrEn信号与RdEn信号相或后得到的信号)，与门的输出端与第一或门的第一输入端连接，第一或门的第二输入端用于接收第二方波信号，第一或门的输出端分别与第一预充晶体管、第一平衡管电连接。

第二反相器的输入端用于接收第二方波信号(如时钟CLK信号)，第二反相器的输出端与第二或门的第二输入端连接，第二或门的第一输入端与与门的输出端连接，第二或门的输出端分别与第二预充晶体管、第二平衡管电连接。

其中，第一反相器的输入端为控制模块的第一输入端，第一或门的第二输入端、第二反相器的输入端均为控制模块的第二输入端，与门的第二输入端为控制模块的第三输入端，第一或门的输出端为控制模块的第一输出端，第二或门的输出端为控制模块的第二输出端。

需要说明的是，一种可选实施方式下，在图9、图10所示的控制模块的基础上，还可以进一步包括第一缓冲器(如B1)、第二缓冲器(如B2)，图中未示出。此时，第一或门的输出端通过第一缓存器分别与第一预充晶体管、第一平衡管电连接，第二或门的输出端通过第二缓存器分别与第二预充晶体管、第二平衡管电连接。此时，第一缓冲器的输出端为控制模块的第一输出端，第二缓冲器的输出端为控制模块的第二输出端。

参阅图9、图10可知，第一或门、第二或门的一个输入信号由Precharge信号产生，另一个输入信号由时钟CLK信号产生，第一或门用于产生Pchx0信号、第二或门用于产生Pchx1信号，第三方波信号作为与门的输入信号，为WrEn信号与RdEn信号经过一个或门后得到。当电路存在读操作或者写操作时，第三方波信号为1，与门的输出取决于Precharge信号。当Precharge信号为高电平时，与门输出低电平，此时第一或门、第二或门的输出取决于时钟CLK信号；当Precharge信号为低电平时，与门输出高电平，此时，第一或门、第二或门的输出取决于Precharge信号。当电路没有读写操作时，第三方波信号为0，与门输出低电平信号，此时第一或门、第二或门的输出取决于时钟CLK信号。

当第一或门、第二或门的输出取决于时钟CLK信号时，对于图9来说，第一或门输出时钟CLK信号，第二或门输出时钟CLK信号的反相信号。对于图10来说，第一或门输出时钟CLK信号的反相信号，第二或门输出时钟CLK信号。

本申请实施例所示的信号线预充电电路可以应用于诸如存储器、灵敏放大器等SOC芯片中，若信号线预充电电路应用于存储器时，第三方波信号为读信号与写信号进行或操作后得到的方波信号，当然也可以仅为读信号或写信号。若信号线预充电电路应用于灵敏放大器时，灵敏放大器中不涉及写操作，则第三方波信号为读信号。其中，若信号线预充电电路应用于存储器时，则第一信号线和第二信号线可以是位线BLT、BLC。若信号线预充电电路应用于灵敏放大器时，第一信号线和第二信号线可以为数据线SAT、SAC。

其中，本申请所示的存储器可以是目前市面上常见的主流存储器，包括但不限于，随机存取存储器(Random Access Memory，RAM)，静态随机存取存储器(Static RandomAccess Memory，SRAM)，只读存储器(Read Only Memory，ROM)，可编程只读存储器(Programmable Read-Only Memory，PROM)，可擦除只读存储器(Erasable ProgrammableRead-Only Memory，EPROM)，电可擦除只读存储器(Electric Erasable ProgrammableRead-Only Memory，EEPROM等。

基于同样的发明构思，本申请实施例还提供了一种包括上述信号线预充电电路的SOC芯片。该SOC芯片包括但不限于存储器或灵敏放大器。

SOC芯片实施例所提供的信号线预充电电路，其实现原理及产生的技术效果和前述信号线预充电电路实施例相同，为简要描述，SOC芯片实施例部分未提及之处，可参考前述信号线预充电电路实施例中相应内容。

基于同样的发明构思，本申请实施例还提供了一种电子设备，该电子设备包括本体和如上述所示的SOC芯片，该SOC芯片至少包括上述的信号线预充电电路。一种实施方式下，该电子设备的结构框图如图11所示。电子设备包括：收发器、SOC芯片、通讯总线以及处理器。该SOC芯片包括但不限于存储器或灵敏放大器。

收发器、SOC芯片、处理器各元件相互之间直接或间接地电性连接，以实现数据的传输或交互。例如，这些元件相互之间可通过一条或多条通讯总线或信号线实现电性连接。其中，收发器用于收发数据。SOC芯片如为存储器，可以用于存储计算机程序，这些计算机程序包括至少一个可以软件或固件(Firmware)的形式存储于SOC芯片中或固化在电子设备的操作系统(Operating System，OS)中的软件功能模块。处理器，用于执行SOC芯片中存储的可执行模块。

处理器可能是一种集成电路芯片，具有信号的处理能力。上述的处理器可以是通用处理器，包括中央处理器(Central Processing Unit，CPU)、网络处理器(NetworkProcessor，NP)等；还可以是数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现场可编程门阵列(FieldProgrammable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。

其中，上述的电子设备，包括但不限于智能手机、平板、电脑、服务器等。

基于同样的发明构思，本申请实施例还提供了一种预充电方法，应用于上述的信号线预充电电路。该预充电方法包括：S1和S2。

S1：利用第一控制信号去控制位于第一信号线上的第一预充晶体管的通断。

其中，第一预充晶体管导通时，第一信号线充电。第一控制信号可以是上述的Pchx0信号。

S2：利用第二控制信号去控制位于第二信号线上的第二预充晶体管的通断。

其中，第二预充晶体管导通时，第二信号线充电。第二控制信号可以是上述的Pchx1信号。

在第一信号线、第二信号线超过预设时长没有指定操作时，第一控制信号和第二控制信号互为相反的信号，使得第一预充晶体管、第二预充晶体管交替导通。

方法实施例所提供的信号线预充电电路，其实现原理及产生的技术效果和前述信号线预充电电路实施例相同，为简要描述，方法实施例部分未提及之处，可参考前述信号线预充电电路实施例中相应内容。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。

Claims (12)

1.一种信号线预充电电路，其特征在于，包括：

第一信号线、第二信号线；

第一预充晶体管、第二预充晶体管，所述第一信号线经所述第一预充晶体管与电源电连接，所述第二信号线经所述第二预充晶体管与电源电连接，所述第一预充晶体管处于导通时，电源对所述第一信号线充电，所述第二预充晶体管处于导通时，电源对所述第二信号线充电；

第一平衡管、第二平衡管，所述第一平衡管和所述第二平衡管分别与所述第一信号线和所述第二信号线电连接，所述第一平衡管和所述第二平衡管均用于平衡所述第一信号线上的电压和所述第二信号线的电压；

其中，所述第一预充晶体管及所述第一平衡管同时导通或同时关断，所述第二预充晶体管及所述第二平衡管同时导通或同时关断，在所述第一信号线、所述第二信号线超过预设时长没有指定操作时，所述第一预充晶体管与所述第二预充晶体管交替导通。

2.根据权利要求1所述的信号线预充电电路，其特征在于，所述信号线预充电电路还包括：控制模块，具体第一输出端和第二输出端，所述第一输出端分别与所述第一预充晶体管、所述第一平衡管电连接，所述第二输出端分别与所述第二预充晶体管、所述第二平衡管电连接；

在所述第一信号线、所述第二信号线超过预设时长没有指定操作时，所述控制模块，用于交替控制所述第一预充晶体管、所述第二预充晶体管导通。

3.根据权利要求2所述的信号线预充电电路，其特征在于，所述控制模块还具有第一输入端、第二输入端、第三输入端；

所述第一输入端用于接收第一方波信号，所述第二输入端用于接收第二方波信号，所述第三输入端用于接收第三方波信号；

所述控制模块，用于根据所述第一方波信号、所述第二方波信号、所述第三方波信号交替控制所述第一预充晶体管、所述第二预充晶体管导通。

4.根据权利要求3所述的信号线预充电电路，其特征在于，所述控制模块包括：第一反相器、第一选择单元、第二反相器、第二选择单元；

所述第一反相器的输入端用于接收所述第一方波信号，所述第一反相器的输出端分别与所述第一选择单元的第一输入端、所述第二选择单元的第一输入端连接，所述第一选择单元的输出端分别与所述第一预充晶体管、所述第一平衡管电连接，所述第一选择单元的第三输入端用于接收所述第三方波信号，所述第二反相器的输入端用于接收所述第二方波信号；

所述第二反相器的输出端与所述第一选择单元的第二输入端连接，所述第二选择单元的第二输入端用于接收所述第二方波信号，或者，所述第二反相器的输出端与所述第二选择单元的第二输入端连接，所述第一选择单元的第二输入端用于接收所述第二方波信号；

所述第二选择单元的输出端分别与所述第二预充晶体管、所述第二平衡管电连接，所述第二选择单元的第三输入端用于接收所述第三方波信号；

在所述第一信号线、所述第二信号线超过预设时长没有指定操作时，所述第一选择单元，用于根据所述第三方波信号选择性的输出所述第二方波信号的反相信号，所述第二选择单元，用于根据所述第三方波信号选择性的输出所述第二方波信号；

其中，所述第一反相器的输入端为所述控制模块的第一输入端，所述第一选择单元的第三输入端和所述第二选择单元的第三输入端均为所述控制模块的第三输入端，所述第一选择单元的输出端为所述控制模块的第一输出端，所述第二选择单元的输出端为所述控制模块的第二输出端；所述第二反相器的输入端和所述第二选择单元的第二输入端均为所述控制模块的第二输入端，或者，所述第二反相器的输入端和所述第一选择单元的第二输入端均为所述控制模块的第二输入端。

5.根据权利要求4所述的信号线预充电电路，其特征在于，所述控制模块还包括：第一缓冲器、第二缓冲器；

所述第一选择单元的输出端通过所述第一缓冲器分别与所述第一预充晶体管、所述第一平衡管电连接；

所述第二选择单元的输出端通过所述第二缓冲器分别与所述第二预充晶体管、所述第二平衡管电连接。

6.根据权利要求3所述的信号线预充电电路，其特征在于，所述控制模块包括：与门、第一反相器、第二反相器、第一或门、第二或门；

所述第一反相器的输入端用于接收所述第一方波信号，所述第一反相器的输出端与所述与门的第一输入端连接，所述与门的第二输入端用于接收所述第三方波信号，所述与门的输出端与所述第一或门的第一输入端连接，所述与门的输出端还与所述第二或门的第一输入端连接，所述第一或门的输出端分别与所述第一预充晶体管、所述第一平衡管电连接；

所述第二反相器的输入端用于接收所述第二方波信号，所述第二或门的输出端分别与所述第二预充晶体管、所述第二平衡管电连接；所述第二反相器的输出端与所述第二或门的第二输入端连接，所述第一或门的第二输入端用于接收所述第二方波信号，或者，所述第二反相器的输出端与所述第一或门的第二输入端连接，所述第二或门的第二输入端于接收所述第二方波信号；

其中，所述第一反相器的输入端为所述控制模块的第一输入端，所述与门的第二输入端为所述控制模块的第三输入端，所述第一或门的输出端为所述控制模块的第一输出端，所述第二或门的输出端为所述控制模块的第二输出端；所述第一或门的第二输入端、所述第二反相器的输入端均为所述控制模块的第二输入端，或者，所述第二或门的第二输入端、所述第二反相器的输入端均为所述控制模块的第二输入端。

7.根据权利要求3-6任一项所述的信号线预充电电路，其特征在于，若所述信号线预充电电路应用于存储器时，所述第三方波信号为读信号与写信号进行或操作后得到的方波信号。

8.根据权利要求3-6任一项所述的信号线预充电电路，其特征在于，若所述信号线预充电电路应用于灵敏放大器时，所述第三方波信号为读信号。

9.一种SOC芯片，其特征在于，包括如权利要求1-8任一项所述的信号线预充电电路。

10.根据权利要求9所述的SOC芯片，所述SOC芯片为存储器或灵敏放大器。

11.一种电子设备，其特征在于，包括本体和如权利要求9或10所述的SOC芯片。

12.一种预充电方法，其特征在于，包括：

利用第一控制信号去控制位于第一信号线上的第一预充晶体管的通断，其中，所述第一预充晶体管导通时，所述第一信号线充电；

利用第二控制信号去控制位于第二信号线上的第二预充晶体管的通断，其中，所述第二预充晶体管导通时，所述第二信号线充电；

其中，在所述第一信号线、所述第二信号线超过预设时长没有指定操作时，所述第一控制信号和所述第二控制信号互为相反的信号，使得所述第一预充晶体管、所述第二预充晶体管交替导通。

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