TW201443894A - 產生負位元線電壓之電路 - Google Patents

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Abstract

本發明揭示一種用於產生一負位元線電壓之積體電路，該積體電路包括可連接至一記憶體單元之一位元線及連接至該位元線的以其群組配置之眾多電容器。一步階信號產生器可產生待施加至一電容器群組之一步階信號連續序列。該電路可係一積體記憶體電路裝置之部分用以將該位元線驅動至一負電壓以實施一寫入輔助方案。

Description

產生負位元線電壓之電路 相關申請案之交叉參考
本申請案依據35 U.S.C.§ 119(e)主張於2013年3月15日提出申請之標題為「Integrated Circuit for Generating a Negative Bitline Voltage and Integrated Memory Device Using the Same」之同在申請中的美國臨時專利申請案第61/798,055號之優先權，該美國臨時專利申請案以全文引用方式併入本文中。
本發明係關於積體記憶體裝置且特定而言係關於具有透過一位元線提供對記憶體單元之一可靠資料寫入存取之一資料寫入輔助方案的積體記憶體裝置。
諸如靜態隨機存取記憶體裝置(SRAM)之積體記憶體裝置在使用亞奈米技術進行製造時由於隨機摻雜波動(RDF)、系統及參數變化而經受隨機變化。由於記憶體單元電晶體中之此等變化，難以將資料寫入至交叉拐角位置中之記憶體單元中。此等影響可對使用具有一20奈米特徵大小及小於20奈米特徵大小之技術所製造之SRAM造成影響。
對於奈米技術中之SRAM，在將資料寫入至一靜態記憶體單元中時寫入輔助概念可用以增強信雜比邊限。提供寫入輔助之一種方式係使用當藉由一位元線將一對應資料值供應至一靜態記憶體單元時將一 負電位施加至該位元線之一負位元線方案。在積體電路中，習用負位元線方案需要相當大的面積且消耗相當大的電力，且因此較不適合於低電力應用。此外，寫入輔助方案可經設計用於一預定供應電力範圍且不能靈活地適應變化的供應電力範圍。
實施例係關於一種用於使用複數個電容元件在一輸出處輸出一負電壓之電路。該電路包含一開關、複數個電容元件及一驅動器。該開關放置於一輸入節點與一信號線之間。該開關將該信號線選擇性地耦合至該輸入節點。該複數個電容元件中之每一者具有連接至該信號線之一端以在一第一模式期間回應於該電容元件之另一端處之一電壓位準之降低而將電荷注入至該信號線用於降低該信號線之一電壓位準。該驅動器在該第一模式中將一驅動信號提供至該複數個電容元件中之每一者之該另一端且控制該開關以將該信號線與該輸入節點耦合或解耦。
在一項實施例中，該電路包含在該電路之一輸入與該信號線之間之一驅動元件。該驅動元件產生為在該電路之該輸入處所接收之一信號之一放大版本之一輸出至該信號線。
在一項實施例中，該電路包含複數個延遲元件，每一元件經組態以在不同時間將該電荷注入至該信號線以逐漸降低該信號線處之該電壓位準。
在一項實施例中，該複數個延遲元件中之每一者包含串聯耦合之兩個反相器。
在一項實施例中，關斷該複數個延遲元件之一子組以將該等電容元件與該驅動器解耦。
在一項實施例中，該複數個電容元件中之每一者包含經組態以依序增加注入至該信號線中之一電荷量之不同數目個電容器。
在一項實施例中，該電路進一步包含將一記憶體單元之複數個位元線耦合至該信號線之一多工器。
在一項實施例中，該電路由耦合至一第一參考電壓及低於該第一參考電壓之一第二參考電壓供電。該信號線之電壓位準回應於該電荷之注入及將該信號線與該輸入節點解耦而下降至低於該第二參考電壓。
在一項實施例中，該等電容器元件中之每一者包括2N個電容器，其中N係大於0之一整數。
在一項實施例中，該電路進一步包含另一開關及複數個開關。該另一開關放置於另一輸入節點與接收與在該輸入節點處所接收之一信號互補之一信號之另一信號線之間。該另一開關將該另一信號線選擇性地耦合至該另一輸入節點。複數個開關在一第二模式中將每一電容器元件之該一端耦合至該信號線且將每一電容器之該一端耦合至該驅動器。
在一項實施例中，該複數個電容器中之每一者包含一或多個MOS電容器。
100‧‧‧積體電路
101‧‧‧拐角記憶體單元/記憶體單元
102‧‧‧拐角記憶體單元/記憶體單元
103‧‧‧拐角記憶體單元/記憶體單元
104‧‧‧拐角記憶體單元/記憶體單元
120‧‧‧寫入輔助電路
121‧‧‧信號線/線/位元線
122‧‧‧信號線/線
123‧‧‧驅動器
124‧‧‧驅動器/輸出
126‧‧‧反相器
127‧‧‧反相器
128‧‧‧通閘
129‧‧‧通閘
130‧‧‧電容器/電容/第一電容器
131‧‧‧電容器/電容
132‧‧‧電容器/電容
136‧‧‧反相器
137‧‧‧反相器
140‧‧‧線
141‧‧‧線
142‧‧‧線
146‧‧‧反相器
147‧‧‧反相器
150‧‧‧線/稍微負電位
151‧‧‧線/較低電位
152‧‧‧線
161‧‧‧反相器
162‧‧‧時脈驅動器/反相器/驅動器
330‧‧‧電容器群組
331‧‧‧電容器群組
332‧‧‧電容器群組
400‧‧‧寫入輔助電路
408‧‧‧部分
409‧‧‧部分
421‧‧‧信號線/真信號線
422‧‧‧信號線/互補信號線
423‧‧‧驅動器
424‧‧‧驅動器
450‧‧‧通閘
451‧‧‧通閘
460‧‧‧NAND閘
461‧‧‧NAND閘
500‧‧‧寫入輔助電路
521‧‧‧信號線
522‧‧‧信號線/互補位元線
523‧‧‧驅動器
524‧‧‧驅動器
525‧‧‧反相器鏈
528‧‧‧通閘
529‧‧‧通閘
531‧‧‧通閘
533‧‧‧通閘
534‧‧‧通閘
550‧‧‧子電路/點線
550A‧‧‧子電路/第一子電路
550N‧‧‧子電路
551‧‧‧負電荷/先前電源跳變/點線
552‧‧‧負電壓跳變
553‧‧‧最後負電壓跳變
562‧‧‧第一對反相器/第一組反相器
700‧‧‧寫入輔助電路
721‧‧‧信號線
722‧‧‧信號線
800‧‧‧六電晶體靜態記憶體單元/靜態記憶體單元
801‧‧‧交叉耦合反相器
802‧‧‧交叉耦合反相器
900‧‧‧計算裝置/電腦裝置
912‧‧‧處理器
916‧‧‧輸入模組
920‧‧‧輸出模組
926‧‧‧記憶體
930‧‧‧程式庫
934‧‧‧電子設計自動化應用程式
936‧‧‧積體電路設計
4301‧‧‧電容器
4302‧‧‧電容器
4321‧‧‧電容器
4322‧‧‧電容器
5301‧‧‧電容器/電容器群組
5302‧‧‧電容器/電容器群組
7301‧‧‧電容器
7302‧‧‧電容器
BB‧‧‧互補位元線
BB0‧‧‧輸出/位元線
BB3‧‧‧輸出/位元線
BT‧‧‧輸出/真位元線
BT0‧‧‧輸出/位元線/互補輸出
BT3‧‧‧輸出/位元線/互補輸出
CMUX‧‧‧行多工器/多工器
M1‧‧‧電晶體
M2‧‧‧電晶體
M3‧‧‧電晶體
M4‧‧‧電晶體
M5‧‧‧電晶體/存取電晶體
M6‧‧‧電晶體/存取電晶體
PRCLK‧‧‧預充電時脈信號/信號/時脈信號
PRCLK-GEN‧‧‧驅動信號
R/W-IO‧‧‧讀取/寫入輸入-輸出
TA‧‧‧時間延遲/特定延遲
TB‧‧‧時間延遲
TL‧‧‧時間延遲
TX‧‧‧時間
VDD‧‧‧電位/電壓/所要操作電壓/相對低供電電壓/外部供電電壓/供電電壓
Vnbl‧‧‧負電壓/負電壓位元線電位/最終負電壓/負位元線電壓/電壓/
VSS‧‧‧接地電位/接地電壓/接地電位/供電電壓
WB‧‧‧輸入/輸入節點
WCCT‧‧‧電壓
WL‧‧‧字線
WL0‧‧‧字線/字線信號
WL1‧‧‧字線信號
WL255‧‧‧字線
WPASS‧‧‧通過信號/信號
WT‧‧‧輸入/輸入節點
藉由結合隨附圖式來考量以下詳細說明，可容易地理解實施例之教示。
圖1係根據一項實施例之一寫入輔助電路之一電路圖。
圖2係根據一項實施例之圖1電路之信號之一波形圖。
圖3係根據另一實施例之一寫入輔助電路之一電路圖。
圖4係根據一項實施例之在一真位元線及一互補位元線上使用一電荷注入方案之一寫入輔助電路之一電路圖。
圖5係根據一項實施例之在一個模式中之具有共用於一真位元線與一互補位元線之間的電容器之一寫入輔助電路之一電路圖。
圖6圖解說明根據一項實施例之在另一模式中之圖5之電路。
圖7係根據另一實施例之具有共用於兩個信號線之間的電容器之一寫入輔助電路之一電路圖。
圖8係根據一項實施例之適合於使用寫入輔助電路之一個六電晶體靜態記憶體單元。
圖9係根據一項實施例之用於設計一電路之一計算裝置之一方塊圖。
各圖(FIG)及以下說明僅藉由圖解說明方式與較佳實施例相關。應注意，依據以下論述，本文中所揭示之結構及方法之替代實施例將容易地視為可在不背離實施例之原理之情況下採用之可行替代方案。
現在將詳細地參考數個實施例，在隨附圖式中圖解說明該等實施例之實例。注意，在任何可行之處，類似或相同元件符號可用於各圖中且可指示類似或相同功能性。各圖僅出於圖解說明之目的繪示實施例。
圖1係根據一項實施例之一積體電路100之一電路圖。積體電路100可包含一寫入輔助電路120及一記憶體單元陣列。該記憶體單元陣列可包含記憶體單元庫(圖1中圖解說明實例性拐角記憶體單元101、102、103、104)。寫入輔助電路120使用負電荷注入在其輸出中之一者處產生一負位元線電壓。寫入輔助電路120連接至記憶體單元庫。在記憶體單元中之一或多者之寫入操作期間，寫入輔助電路120在其輸出BB0、BT0至BB3、BT3處提供電壓信號。來自互補線之輸出BB0至BB3可取決於在寫入輔助電路120之輸入WT處所接收之資料信號而下拉至一負電壓。
可透過使得能夠存取一字線中之記憶體單元之字線WL0至WL255選擇記憶體單元101至104。下文參考圖8詳細地闡述記憶體單元之一 實例。透過一對真及互補位元線(舉例而言，針對記憶體單元101、103之位元線BB0、BT0及針對記憶體單元102、104之BB3、BT3)將一資料值寫入至記憶體單元中或自記憶體單元讀取。
在操作期間，寫入輔助電路120將對應於經由輸入WB、WT所接收之位元值之一位元值「0」或「1」寫入至記憶體單元中之一者中。在輸入WB、WT處所接收之值「0」及「1」係互補的，且輸入WB、WT中之僅一者具有對應於一邏輯值「0」之一電壓位準且輸入WB、WT中之另一者具有對應於一邏輯值「1」之一電壓位準。當輸入WT處之電壓為低時，所輸出之互補輸出BT0至BT3下拉至一負電位以輔助將正確資料值寫入至記憶體位元單元。
除其他組件以外，寫入輔助電路120可包含驅動器123、124，信號線121、122，通閘128、129，串聯連接之反相器126、127、136、137、146、147，電容器130、131、132，一反相器161及一行多工器CMUX。驅動器123具有經連接以接收位元值「0」或「1」之一輸入WB且驅動器124具有經連接以自一外部電路(未展示)接收一互補位元值「1」或「0」之一輸入WT。驅動器124具有對應於輸入WT處之電壓位準產生電壓信號之一放大版本至CMUX之一輸出124。
信號線121、122可在一寫入循環之開始處被預充電。舉例而言，位元線被拉至一經定義狀態以便在信號線121上建立表示一「0」位元值之一電壓電位且在信號線122上建立表示一「1」位元值之一電壓電位。信號線121、122可透過行多工器CMUX連接至該記憶體單元陣列之位元線BB0、BT0、BB3、BT3。當一通過信號WPASS變為作用時，寫入輔助電路120之輸出BB0、BT0至BB3、BT3連接至記憶體單元101、102、103、104之位元線。相反，當通過信號WPASS變為不作用時，寫入輔助電路120之輸出BB0、BT0至BB3、BT3自記憶體單元101、102、103、104之位元線斷開連接。
當輸入WT處之電壓位準為高時，寫入輔助電路相對於接地電位VSS產生一負電壓Vnbl。眾多電容器130、131、132使其極板中之一者連接至信號線121且其他極板連接至自反相器126、127、136、137、146、147對之間的節點延伸之線140、141、142。
寫入輔助電路120連接至一時脈驅動器162之一輸出。時脈驅動器162接收一預充電時脈信號PRCLK且產生一驅動信號PRCLK_GEN。驅動信號PRCLK_GEN用以操作反相器對以將驅動信號PRCLK_GEN依序施加至電容器130、131及132。具體而言，當在反相器162處接收信號PRCLK之一上升邊緣時，在一時間延遲TL後，反相器162產生驅動信號PRCLK_GEN之一下降邊緣，如圖2中所圖解說明。驅動信號PRCLK_GEN之下降邊緣饋送至串聯連接之一對反相器126、127。回應於接收驅動信號PRCLF_GEN之下降邊緣，在一時間延遲TA後反相器127將一下降邊緣觸發信號輸出至線140。來自反相器127之輸出亦饋送至下一對反相器136、137。作為回應，在一時間延遲TB後反相器137將一下降邊緣觸發信號輸出至線141。後續反相器對經驅動以產生下降邊緣觸發信號至連接至該等電容器之一個極板之線(例如，線142)。藉由依序驅動反相器對，驅動器162不經受突然負載，且因此不遭受過載。
驅動信號PRCLK_GEN亦用作關斷通閘128之驅動器關斷信號，且藉此將驅動器123與信號線121解耦。當PRCLK_GEN變為不作用時，藉由通閘128將驅動器123與信號線121解耦。藉由將線121與驅動器123解耦，線121之電壓位準可逐漸地下降至低於接地電壓Vss之-Vnbl。亦即，在電壓之位準在線140、141、142中依序下降時，電容130、131、132致使信號線121中之電壓位準依序下降，如藉由線150、151、152所展示，最終達到負電壓位元線電位-Vnbl。
反相器161將驅動器關斷信號反相且將經反相信號提供至通閘 129。當通閘128被關斷時，經反相信號接通通閘129，且反之亦然。因此，一次僅信號線121、122中之一者連接至驅動器123、124。
驅動器124在輸入WB處接收一信號且將所接收信號之一放大版本輸出至信號線122。發送至線122之信號係在輸入WB處所接收之信號之經反相版本。與信號線121處之電壓位準相反，信號線122中之電壓位準不下降至低於接地電壓Vss。
圖2展示根據一項實施例之圖1電路之信號之波形。在圖2之實例中，第一字線信號WL0變為作用的，而字線信號WL1保持不作用以將資料寫入至第一列記憶體單元。WPASS信號變為作用的以使得多工器CMUX能夠將線121、122耦合至輸出BB0、BT0至BB3、BT3。此外，時脈信號PRCLK之上升邊緣在時間Tx處開始且在一時間延遲TL後續接著驅動信號PRCLK_GEN之下降。自驅動信號PRCLK_GEN開始下降之時間之某些延遲(例如，TA或TA+TB)後，經由線140、141、142傳輸觸發信號之下降邊緣。
作為一結果，第一電容器130將負電荷注入至先前處於零電位或接地電位Vss之信號線121。由電容器130注入之電荷使信號線121中之電位降低至稍微低於零電位或接地電位Vss。線141上之下一下降邊緣將來自電容器131之電荷注入至先前處於一稍微負電位150之信號線121使該信號線至一較低電位151。來自該等電容器之電荷之注入繼續直至線142上之最後發生的下降邊緣將儲存於電容器132中之電荷注入至信號線121上且產生一最終負電壓-Vnbl為止。當通過信號WPASS係作用時，同時多工器CMUX將信號線121連接至輸出BT中之一者且然後連接至該記憶體單元陣列之位元線。位元線121由多工器CMUX與記憶體單元陣列之一個以上位元線共用。
在圖2之實例中，輸入WT處之電壓處於「0」邏輯位準，而輸入WT處於「1」邏輯位準(未展示)。輸入WT處之電壓信號由驅動器123 反相。在通閘128被關斷時，線121中之電壓WCCT藉由電容器130、131、132之負電荷注入而下降至低於零電位或接地電位Vss。在多工器CMUX將信號線121耦合至輸出BB0至BB3時，指示為「BT」之一電壓波形提供於輸出BB0至BB3處。
在一項實施例中，給記憶體單元供應具有電位VDD及接地電位VSS之一外部電力供應。一適合外部供電電壓可在介於0.5V至1.2V之間之範圍內，此乃因VDD及VSS係接地電位0V。可使用所揭示之負電壓位元線方案給記憶體電路供應介於0.63V至1.14V之間之一電壓VDD以提供寫入輔助能力。模擬甚至展示，以低至0.53V之一供電電壓下不發生寫入故障。
由於圖1之寫入輔助電路120包含眾多電容器，因此嚴格地控制負位元線電壓Vnbl之位準係可能的。與使用一單個大電容器用於一負位元線方案之習用寫入輔助電路相比，本文中所闡述之實施例使用複數個較小電容器且藉由觸發多個電容器之電荷注入而以多個相位產生負位元線電壓。在電路之設計期間，可將若干個電容器調整至所要操作電壓VDD以便達成一預定位準之負位元線電壓Vnbl。具體而言，可在寫入輔助電路之設計期間使一個或多個反相器126、127、136、137、146、147對不可操作以調諧負位元線電壓Vnbl。另一選擇係，可將至電容器之若干個線140、141、142斷開連接以調諧負位元線電壓Vnbl。若記憶體單元目標為一相對低供電電壓VDD，則可將負位元線電壓Vnbl設定至一小值(亦即，較接近於接地電位VSS=0V之電壓Vnbl)。相應地，在記憶體晶片之設計期間，晶片設計者可將電容器之數目程式化以用以調整經調適至一既定範圍之供電電壓VDD之負位元線電壓Vnbl之一適合範圍。此外，甚至可不在晶片佈局上提供非必要電容器。此外，若晶片設計者不知曉供電電壓VDD之範圍，則可藉由接通或關斷反相器126、127、136、137、146、147對來軟程式化電 容器之適合數目以達成針對實際VDD之適合Vnbl。
電容器130、131、132實施為在積體記憶體電路之製造技術中可用之小電容器。將電容器130、131、132實施為MOS電容器(MOSCAP)係有用的。電路之元件係基本的且易於製造MOSCAP、反相器鏈及通閘開關，並且藉由有序操作容易地控制電路。具體而言，本電路避免如習用寫入輔助方案中所使用之複雜電荷泵浦解決方案且藉由MOSCAP、反相器及通閘開關替代習用電路。藉由有序及多相位操作，將一相對低電荷部分注入於位元線上以使得取決於記憶體裝置之操作環境而可控制地達成所要負位元線電壓。舉例而言，可藉由關斷某些或所有反相器來節省電力。藉由記憶體裝置之其他電路之正常電力供應來給反相器及所有其他電路供電。舉例而言，藉由VDD電位及接地電位VSS來給反相器及電容器以及所有開關供電。
此外，取決於所預期外部供電電壓VDD，待用於電荷注入之電容器之數目可經硬或軟程式化以達成一適合負電壓位元線位準。若供電電壓為高(例如，1.0V或高於1.0V)，則將負位元線電壓減小至較接近0V或甚至在不具有負位元線電壓之情況下操作係有用的，此乃因若負位元線電壓過低，則無法關斷記憶體單元陣列中之未選記憶體單元之存取電晶體。另一方面，若供電電壓VDD為低(例如，在0.6V或甚至0.5V之範圍內)，則將負位元線電壓設定得充分低係有利的，以使得選定記憶體單元之存取電晶體可充分地傳輸用於寫入至記憶體單元中之所要資訊值。因此，根據實施例之寫入輔助電路改良未選單元之信雜比邊限且避免產生一不穩定狀況之一半選定單元。由於待使用之電容器之數目係可程式化的，因此亦可避免在一讀取操作期間位元線上之非必要寄生電容。
儘管習用解決方案可使用一單個大電容器，但本發明實施例使用可係以一多相位方法產生負位元線電壓之MOSCAP之多個較小電容 器。因此，在嚴格地控制負位元線電壓Vnbl之位準之同時可達成負位元線電壓之較大位準。所揭示實施例可放置於積體記憶體晶片之一讀取/寫入輸入-輸出(R/W-IO)區中以使得可沿著多工器及記憶體庫達成面積節省。在實施例中，針對整個實施方案，所使用區為8u高度。電路可共用於至少兩個記憶體庫之間。特定而言，電路可共用於相同I/O之行與上部及下部庫之間。
圖3係根據另一實施例之一寫入輔助電路之一部分電路圖。圖3之實施例類似於圖1之實施例，惟圖3之寫入輔助電路包含耦合至反相器127、137、147之輸出之電容器群組330、331、332而圖1中之電路包含在每一群組中具有一單個電容器之電容器群組。在圖3中，每一群組中之電容器彼此並聯連接。此外，電容器群組331比電容器群組330具有更多電容器，且電容器群組332比電容器群組331及330具有更多電容器。具體而言，隨後注入負電荷之一電容器群組比在較早時間注入負電荷之一電容器群組在其群組中具有更多電容器。所有電容器可具有實質上相同電容或相同電荷儲存大小且可由MOSCAP形成。
在操作中，電容器群組330接收自反相器127輸出之一信號之第一下降邊緣，且作為回應將一相對小量之負電荷551注入至信號線121。隨後操作之電容器群組331在其群組中具有較多電容器以使得注入於位元線上之負電壓跳變552大於先前電壓跳變551。最終，由一電容器群組332回應於來自反相器147之輸出之下降邊緣而引起之位元線上之最後負電壓跳變553引起位元線上之最大複電壓跳變。相應地，由一後續電容器群組引起之信號線121中之負電壓跳變大於由一在前電容器群組引起之信號線121中之負電壓跳變。此係藉由在後續電容器群組中包含較多電容器來達成。在該實施例中，一個電容器群組具有緊接在前電容器群組中之雙倍數目之電容器。舉例而言，電容器群組330具有兩個反相器，電容器群組331具有四個反相器，且電容器群 組332具有八個反相器。不同電容器群組可具有2N個電容器，其中N係電容器群組之序號。
圖4係根據一項實施例之在兩個信號線上皆使用一電荷注入方案之一寫入輔助電路400之一電路圖。寫入輔助電路400將負電壓位元線寫入輔助方案擴展至一對信號線421、422。取決於待寫入至記憶體單元陣列之記憶體單元中之位元值，真信號421或互補信號線422被充電至一負位元線電壓Vnbl。電容器4301、4321對應於圖1之電容器130及132且連接至信號線421。當信號線421待充電至一負位元線電壓時，一驅動器關斷信號將驅動器423與信號線421解耦。另外，圖4中所圖解說明之電容器4301、4321、4302、4322表示至少一或多個或者2N個電容器(其中N係1或大於1之整數)之電容器群組，如上文參考圖3詳細地闡述。藉由一經延遲下降邊緣步階信號序列來控制電容器。
產生用於真信號線421之負電壓之寫入輔助電路之一部分408鏡射產生用於互補信號線422之負電壓之寫入輔助電路之一部分409或實質上與部分409相同。寫入輔助電路400包含切換兩個信號線421、422中之任一者而非兩者之一切換機構。該開關機構可包含接收驅動信號PRCLK_GEN及來自一輸入節點WT或WB之一電壓信號之兩個NAND閘460、461。NAND閘460接收驅動信號PRCLK_GEN及在輸入節點WT處所接收之一信號位元。NAND閘461接收驅動信號PRCLK_GEN及在輸入節點WB處所接收之一信號位元。
假定在輸入節點WT處之輸入信號變為作用的，則在WB處之輸入信號變為不作用的。當驅動信號PRCLK_GEN變為作用時，來自NAND閘460輸出之輸出下降。NAND閘460之輸出中之此下降致使通閘450關斷，從而使信號線421與驅動器423之輸出解耦。NAND閘460之輸出中之下降亦致使電容器4301、4321依序將負電荷注入至信號線421。另一方面，在輸入節點WB處之不作用信號致使來自NAND閘 461之輸出變為作用的。因此，通閘451被接通以將信號線422耦合至驅動器424。當在輸入節點WT處之輸入信號變為不作用時，在WB處之輸入信號變為作用的，NAND閘461致使通閘451關斷電容器4302、4322以依序將負電荷注入至信號線422，同時藉由通閘450將信號線421耦合至驅動器423。相應地，信號線421及422中之僅一者被下拉至一負位元線電壓，而信號線421及422中之另一者被設定至一高電壓位準。
當PRCLK_GEN係不作用時，來自NAND閘460、461兩者之輸出皆變為作用的且致使驅動器423、424耦合至信號線421、422。
圖5係根據一項實施例之在一個模式中之具有共用於信號線521、522之間的電容器之一寫入輔助電路500之一電路圖。寫入輔助電路500包含複數個子電路550A至550N，每一子電路取決於在輸入節點WT、WB處所接收之邏輯信號而將某一量之負電荷注入至信號線521或信號線522。將來自一第一對反相器562之一輸出提供給第一子電路550A以致使電容器5301、5302將負電荷注入至信號線521或信號線522。將來自一第二對反相器之一輸出(未展示)提供給一第二子電路550B(未展示)，該第二對反相器接收來自第一組反相器562之輸出。該第二對反相器產生相對於第一組反相器562之輸出延遲之且致使第二子電路550B中之電容器將負電荷注入至信號線521或信號線522一輸出。反相器鏈525中之每一對反相器將輸出提供至一對應子電路550以使信號線521或信號線522中之電壓位準逐漸下降。
除其他組件以外，子電路550A可包含通閘531、532、533、534以將來自第一對反相器562之輸出(亦即，具有一下降邊緣之一信號)施加至共用電容器5301、5302之一側。電容器5301及5302可以一反並聯方式連接至信號線521、522。在一項實施例中，電容器反並聯連接以使得一MOSCAP之一塊體觸點連接至其他MOSCAP之閘極觸點且其 他MOSCAP之塊體觸點連接至該MOSCAP之閘極觸點。通閘531、532連接於電容器5301、5302群組與信號線521、522之反並聯連接之間。來自第一對反相器562之輸出通過通閘533至電容器5301、5302之極板。通閘533、534中之每一者之一控制輸入耦合至信號線521或信號線522。
通閘531、532以一互補方式操作。亦即，當通閘531被接通時，通閘532被關斷，且反之亦然。通閘534、533亦可以一互補方式操作。亦即，當通閘533被關斷時，通閘534被接通，且反之亦然。回應於接收來自第一組反相器562之輸出之一下降邊緣，通閘531、532、533、534致使電容器5301、5302將負電荷注入至信號線522或信號線531。
在圖5中，展示當在輸入節點WT處接收一邏輯信號「0」及在輸入節點WB處接收一邏輯信號「1」時子電路550A之操作。一驅動器523將在輸入節點WT處之邏輯值「0」反相且經由一通閘528將在輸入節點WT處之電壓之經反相版本輸出至一信號線521。另一方面，驅動器524之輸出藉由通閘529與信號線522解耦。因此，儘管存在驅動器524，信號線522之電壓位準仍可下降至低於接地電位。
如圖5中所展示，信號線522將被充電至一負位元線電壓Vnbl。相應地，藉由關斷通閘529將驅動器524與互補位元線522解耦，如藉由「X」所展示。驅動器523連接至信號線521，如藉助「」所展示。通閘531、532、533、534之切換狀態展示為「X」(關斷)及「」(接通)。藉由點線550展示下降邊緣步階信號之行進路徑。一類似連續操作發生於其他子電路550B至550N中以便在信號線521或522上產生一負電壓跳變序列。
圖6展示根據一項實施例之當在另一模式中信號線521將被注入負電荷時圖5之相同電路。在此情形中，在通閘528、529、531、532、533、534被接通或關斷(如藉由「」(接通)及「X」(關斷)所展 示)之情況下，來自第一對反相器562之輸出行進穿過藉由點線551繪示之路徑。因此，信號線521之電位因Vnbl而下降至低於接地電位。
圖7係根據另一實施例之具有共用於兩個信號線721、722之間的電容器之一寫入輔助電路700之一電路圖。寫入輔助電路700之結構及操作與圖5之寫入輔助電路500實質上相同，惟電容器7301、7302包含串聯連接而非以一反並聯方式連接之一電容器群組。電容器7301、7302之串聯連接連接於信號線721與信號線722之間。
圖8係根據一項實施例之適合於使用寫入輔助電路之一個六電晶體靜態記憶體單元800之一電路圖。記憶體單元101、102、103、104中之每一者可實施為靜態記憶體單元800，如圖8中所圖解說明。除其他組件以外，靜態記憶體單元800可包含連接於供電電壓VDD、VSS之間的兩個交叉耦合反相器801、802。交叉耦合反相器801、802之輸出分別透過電晶體M5、M6連接至互補位元線BB及真位元線BT。存取電晶體M5、M6兩者皆連接至一字線WL。圖8之靜態記憶體單元之所有電晶體M1至M6可係具有一平坦閘之習用MOS電晶體。
舉例而言，施加至真位元線BT之負位元線電壓將存取電晶體M6之源拉得低於接地電壓VSS以使得當將一「0」資訊位元寫入至記憶體單元中時存取電晶體M6完全接通。另一方面，當不選擇靜態記憶體單元800用於寫入操作時(亦即，當在字線WL處之電壓為低時)，真位元線BT不被下拉至相對於接地電位VSS之一過度負電壓。當不選擇靜態記憶體單元800時，防止負位元線電壓變得過低係有利的以使得存取電晶體M5、M6不會變得不穩定。
在一項實施例中，如同電容器之負位元線電壓電路方案之電容器體現為自如同電晶體M1至M6之切換電晶體得到的MOSCAP。另一選擇係，一記憶體單元之電晶體可係包含使作用區在一基板之頂部上之三維組態之FinFET電晶體。此等電晶體可係在一相對低晶片區處實 現高電荷儲存容量之多閘極電晶體。藉由在如圖1至圖7中之任一者中所展示之負位元線電壓電路中使用FinFET電容器而非MOSCAP，可增強負電壓位元線產生電路之效率且可減少晶片區使用。
圖9係用於執行與積體電路相關聯之設計操作之一計算裝置900之一方塊圖。除其他組件以外，電腦裝置900可包含一處理器912、一輸入模組916、一輸出模組920、一記憶體926及用於連接此等組件之一匯流排。處理器912執行儲存於記憶體926中之指令。輸入模組916可包含用於接收使用者輸入之各種裝置，包含鍵盤及指標裝置(例如，滑鼠及觸控螢幕)。輸出模組920包含一顯示裝置或用於與該顯示裝置通信之介面裝置。
記憶體926係儲存(除其他以外)程式庫930、電子設計自動化(EDA)應用程式934及積體電路(IC)設計936之一非暫時性電腦可讀儲存媒體。程式庫930可包含各種電路組件之資料，包含本文中所闡述之寫入輔助電路之例項。EDA應用程式934可包含用於設計IC之各種軟體程式，包含放置及佈線工具、合成工具及驗證工具。由EDA應用程式934處理之設計可儲存於IC設計936中。IC設計936可係一完整操作電路或一較大IC電路之一部分。
在一項實施例中，負位元線電壓限度可由一自動切斷開關限制。此限制確保維持記憶體單元之信雜比邊限。
在一項實施例中，亦可藉由關斷反相器鏈中之反相器之一子組來達成電力節省。一外部電路可經提供以接通或關斷反相器鏈中之反相器。
在一項實施例中，寫入輔助電路共用於各行之間或不同記憶體庫之間。
雖然本文中參考產生用於一靜態記憶體裝置之寫入操作之負位元線電壓而闡述實施例。亦即，負位元線電壓可用於靜態記憶體裝置 之其他操作。此外，負電壓可用於其他非記憶體應用程式。
所揭示寫入輔助方案對於在可共用於記憶體庫之間的一對應I/O位元線上產生一負位元線電壓係有用的。儘管負位元線方案之額外電路處於I/O位元線位準，但區影響可極小。此外，執行一逐漸電荷注入以降低在一位元線處之電壓，且因此可減少與負位元線電壓之產生相關聯之電力消耗。取決於外部電力供應之位準而軟程式化負位元線電壓之位準亦係可能的。
在閱讀本發明後，熟習此項技術者透過實施例之所揭示原理將瞭解其他額外替代結構及功能設計。因此，儘管已圖解說明及闡述特定實施例及應用，但應理解，該等實施例不限於本文中所揭示之精確構造及組件且可在不背離如隨附申請專利範圍中所界定之精神及範疇之情況下在本文中所揭示之方法及設備之配置、操作及細節上做出熟習此項技術者將顯而易見之各種修改、改變及變化。
100‧‧‧積體電路
101‧‧‧拐角記憶體單元/記憶體單元
102‧‧‧拐角記憶體單元/記憶體單元
103‧‧‧拐角記憶體單元/記憶體單元
104‧‧‧拐角記憶體單元/記憶體單元
120‧‧‧寫入輔助電路
121‧‧‧信號線/線/位元線
122‧‧‧信號線/線
123‧‧‧驅動器
124‧‧‧驅動器/輸出
126‧‧‧反相器
127‧‧‧反相器
128‧‧‧通閘
129‧‧‧通閘
130‧‧‧電容器/電容/第一電容器
131‧‧‧電容器/電容
132‧‧‧電容器/電容
136‧‧‧反相器
137‧‧‧反相器
140‧‧‧線
141‧‧‧線
142‧‧‧線
146‧‧‧反相器
147‧‧‧反相器
150‧‧‧線/稍微負電位
151‧‧‧線/較低電位
152‧‧‧線
161‧‧‧反相器
162‧‧‧時脈驅動器/反相器/驅動器
BB0‧‧‧輸出/位元線
BB3‧‧‧輸出/位元線
BT0‧‧‧輸出/位元線/互補輸出
BT3‧‧‧輸出/位元線/互補輸出
CMUX‧‧‧行多工器/多工器
PRCLK‧‧‧預充電時脈信號/信號/時脈信號
PRCLK-GEN‧‧‧驅動信號
VDD‧‧‧電位/電壓/所要操作電壓/相對低供電電壓/外部供電電壓/供電電壓
Vnbl‧‧‧負電壓/負電壓位元線電位/最終負電壓/負位元線電壓/電壓/
VSS‧‧‧接地電位/接地電壓/接地電位/供電電壓
WB‧‧‧輸入/輸入節點
WCCT‧‧‧電壓
WL0‧‧‧字線/字線信號
WL255‧‧‧字線
WPASS‧‧‧通過信號/信號
WT‧‧‧輸入/輸入節點

Claims (20)

  1. 一種電路，其包括：一開關，其在一輸入節點與一信號線之間，該開關將該信號線選擇性地耦合至該輸入節點；複數個電容元件，該複數個電容元件中之每一者具有連接至該信號線之一端以在一第一模式期間回應於該電容元件之另一端處之一電壓位準之降低而將電荷注入至該信號線用於降低該信號線之一電壓位準；及一驅動器，其經組態以在該第一模式中將一驅動信號提供至該複數個電容元件中之每一者之該另一端且控制該開關以將該信號線與該輸入節點耦合或解耦。
  2. 如請求項1之電路，其進一步包括在該電路之一輸入與該信號線之間的一驅動元件，該驅動元件產生為在該電路之該輸入處接收之一信號之一放大版本之一輸出至該信號線。
  3. 如請求項1之電路，其進一步包括複數個延遲元件，每一元件經組態以在不同時間將該電荷注入至該信號線以逐漸降低該信號線處之該電壓位準。
  4. 如請求項3之電路，其中該複數個延遲元件中之每一者包含串聯耦合之兩個反相器。
  5. 如請求項3之電路，其中該複數個延遲元件之一子組經關斷以將該等電容元件與該驅動器解耦。
  6. 如請求項3之電路，其中該複數個電容元件中之每一者包含經組態以依序增加注入至該信號線中之一電荷量之不同數目個電容器。
  7. 如請求項1之電路，其進一步包括將一記憶體單元之複數個位元 線耦合至該信號線之一多工器。
  8. 如請求項1之電路，其中該電路由耦合至一第一參考電壓及低於該第一參考電壓之一第二參考電壓供電，該信號線之一電壓位準回應於該電荷之注入及該信號線與該輸入節點之解耦而下降至低於該第二參考電壓。
  9. 如請求項8之電路，其中該等電容器元件中之每一者包括2N個電容器，其中N係大於0之一整數。
  10. 如請求項1之電路，其進一步包括另一開關，其在另一輸入節點與接收與在該輸入節點處所接收之一信號互補之一信號之另一信號線之間，該另一開關將該另一信號線選擇性地耦合至該另一輸入節點；及複數個開關，其經組態以在一第二模式中將每一電容器元件之該一端耦合至該信號線且將每一電容器之該一端耦合至該驅動器。
  11. 如請求項1之電路，其中該複數個電容器中之每一者包括一或多個MOS電容器。
  12. 一種提供一負電壓信號之方法，該方法包括：將一信號線耦合至一輸入節點；在該第一模式中於該複數個電容元件中之每一者之一端處接收一驅動信號；在一第一模式中回應於偵測到該驅動信號之轉變而藉由一開關將該信號線與該輸入節點解耦；及在該第一模式中回應於將該信號線與該輸入節點解耦及該複數個電容元件中之每一者之該一端處之一電壓位準之降低而藉由該複數個電容元件中之每一者之另一端將電荷注入至該信號線。
  13. 如請求項12之方法，其進一步包括產生為在該輸入節點處所接收之一信號之一放大版本之一輸出至該信號線。
  14. 如請求項12之方法，其進一步包括藉由複數個延遲元件將該驅動信號延遲不同的時間延遲以致使該複數個電容元件中之每一者之該另一端在不同時間將該電荷注入至該信號線。
  15. 如請求項14之方法，其進一步包括關斷一或多個延遲元件以將該複數個電容元件中之一或多者解耦。
  16. 如請求項12之方法，其中該複數個電容元件中之每一者包含經組態以依序增加注入至該信號線中之一電荷量之不同數目個電容器。
  17. 如請求項12之方法，其進一步包括藉由一多工器將一記憶體單元之複數個位元線耦合至該信號線。
  18. 如請求項12之方法，其進一步包括耦合至一第一參考電壓及低於該第一參考電壓之一第二參考電壓，且其中該信號線之一電壓位準回應於該電荷之注入及該信號線與該輸入節點之解耦而下降至低於該第二參考電壓。
  19. 如請求項12之方法，其進一步包括：將另一信號線耦合至接收與在該輸入節點處所接收之一信號互補之一信號之另一輸入節點；在一第二模式中於該複數個電容元件中之每一者之該另一端處接收一驅動信號；在該第一模式中回應於偵測到該驅動信號之轉變而藉由一開關將該信號線與該另一輸入節點解耦；及在該第二模式中回應於將該信號線與該輸入節點解耦及該複數個電容元件中之每一者之該另一端處之一電壓位準之降低而藉由該複數個電容元件中之每一者之該一端將電荷注入至該信 號線。
  20. 一種儲存一電路之一設計之非暫時性電腦可讀儲存媒體，該電路包括：一開關，其在一輸入節點與一信號線之間，該開關將該信號線選擇性地耦合至該輸入節點；複數個電容元件，該複數個電容元件中之每一者具有連接至該信號線之一端以在一第一模式期間回應於該電容元件之另一端處之一電壓位準之降低而將電荷注入至該信號線用於降低該信號線之一電壓位準；及一驅動器，其經組態以在該第一模式中將一驅動信號提供至該複數個電容元件中之每一者之該另一端且控制該開關以將該信號線與該輸入節點耦合或解耦。
TW102148897A 2013-03-15 2013-12-27 產生負位元線電壓之電路 TWI523009B (zh)

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