CN105009216B - 用于生成负位线电压的电路 - Google Patents

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Abstract

一种用于生成负位线电压的集成电路包括可连接到存储单元的位线和多个电容器，所述多个电容器被布置在连接到所述位线的所述多个电容器的组中。阶跃信号发生器能够生成要被应用到电容器组的阶跃信号的连续序列。所述电路可以是用于将所述位线驱动为负电压以实施写辅助方案的集成存储电路设备的一部分。

Description

用于生成负位线电压的电路
相关申请的交叉引用
本申请基于35U.S.C.§119(e)要求于2013年3月15日提交的题为“IntegratedCircuit for Generating a Negative Bitline Voltage andIntegrated Memory DeviceUsing the same”的共同未决的美国临时专利申请No.61/798,055的优先权，通过引用将其整体并入本文中。
技术领域
本公开涉及集成存储设备并且具体地涉及具有数据写辅助方案的集成存储设备，所述数据写辅助方案通过位线来提供对存储单元的可靠数据写访问。
背景技术
诸如静态随机存取存储设备(SRAM)的集成存储设备遭受由于随机掺杂波动(RDF)的随机变化、当使用亚纳米技术制造时的系统和参数变化。由于存储单元晶体管中的这样的变化，难以将数据写到存储单元中的交叉角落位置中。这种效应可能影响使用具有20纳米特征尺寸和更小的技术制造的SRAM。
对于纳米技术的SRAM，写辅助概念可以用于当将数据写到静态存储单元中时增强信噪余量。提供写辅助的一个方式是使用负位线方案，负位线方案当由位线将对应的数据值供应给静态存储单元时对位线施加负电位。常规负位线方案在集成电路中要求相当大的面积并且消耗相当大的功率，并且因此较不适合于低功率应用。另外，写辅助方案可以被设计用于预定的供电功率范围并且不能灵活适应变化的供电功率范围。
发明内容
实施例涉及一种用于使用多个电容性元件在输出处输出负电压的电路。所述电路包括开关、多个电容性元件以及驱动器。所述开关被放置在输入节点与信号线之间。所述开关选择性地将所述信号线耦合到所述输入节点。所述多个电容性元件中的每个电容性元件具有连接到所述信号线的一端，以响应于在所述电容性元件的另一端处的电压电平的降低而在第一模式期间向所述信号线注入电荷以便降低所述信号线的电压电平。所述驱动器在所述第一模式中向所述多个电容性元件中的每个电容性元件的另一端提供驱动信号，并且控制所述开关对所述信号线和所述输入节点进行耦合或解耦。
在一个实施例中，所述电路包括在所述电路的输入与所述信号线之间的驱动元件。所述驱动元件生成到所述信号线的输出，所述输出是在所述电路的所述输入处接收到的信号的经放大的版本。
在一个实施例中，所述电路包括多个延迟元件，每个元件被配置为在不同时间向所述信号线注入电荷以逐渐地降低在所述信号线处的所述电压电平。
在一个实施例中，所述多个延迟元件中的每个延迟元件包括串联耦合的两个反相器。
在一个实施例中，所述多个延迟元件中的子集被关闭以将所述电容性元件从所述驱动器解耦。
在一个实施例中，所述多个电容性元件中的每个电容性元件包括被配置为顺序地增加被注入到所述信号线的电荷量的不同数量的电容器。
在一个实施例中，所述电路还包括将存储单元的多条位线耦合到所述信号线的多路复用器。
在一个实施例中，所述电路通过耦合到第一参考电压和低于所述第一参考电压的第二参考电压来被供电。所述信号线的所述电压电平响应于所述电荷的注入以及将所述信号线从所述输入节点解耦而下降到所述第二参考电压以下。
在一个实施例中，所述电容器元件中的每个电容器元件包括2N个电容器，其中N是大于0的整数。
在一个实施例中，所述电路还包括另一开关和多个开关。所述另一开关被放置在另一输入节点与另一信号线之间，所述另一信号线接收与在所述输入节点处接收到的信号互补的信号。所述另一开关选择性地将所述另一信号线耦合到所述另一输入节点。在第二模式中，多个开关将每个电容器元件的所述一端耦合到所述信号线并且将每个电容器的所述一端耦合到所述驱动器。
在一个实施例中，所述多个电容器中的每个电容器包括一个或多个MOS电容器。
附图说明
通过结合附图考虑下面的具体描述能够容易理解实施例的教导。
图1是根据一个实施例的写辅助电路的电路图。
图2是根据一个实施例的图1的电路的信号的波形图。
图3是根据一个实施例的写辅助电路的电路图。
图4是根据一个实施例的在真位线和互补位线上使用电荷注入方案的写辅助电路的电路图。
图5是根据一个实施例的具有在真位线与互补位线之间共享的电容器的写辅助电路的电路图。
图6是根据一个实施例的在另一模式中的图5的电路。
图7是根据另一实施例的具有在两条信号线之间共享的电容器的写辅助电路的电路图。
图8是根据一个实施例的适合于使用写辅助电路的六晶体管静态存储单元。
图9是根据一个实施例的用于设计电路的计算设备的框图。
具体实施方式
附图(图)和下文描述仅通过说明的方式涉及优选实施例。应当注意，从下文讨论，本文中公开的结构和方法的备选实施例将容易被认为是可以在不偏离实施例的原理的情况下采用的可行实施例。
现在将详细参考若干实施例，其示例被图示在附图中。注意到，在可行时，相似或相同的附图标记可以被使用在附图中并且可以指示相似或相同的功能。附图仅出于说明的目的来描绘实施例。
图1是根据一个实施例的集成电路100的电路图。集成电路100可以包括写辅助电路120和存储单元阵列。存储单元阵列可以包括存储单元库(bank，在图1中图示了示例角落存储单元101、102、103、104)。写辅助电路120使用负电荷注入在其输出中的一个输出处生成负位线电压。写辅助电路120被连接到存储单元库。在存储单元中的一个或多个存储单元的写操作期间，写辅助电路120在其输出BB0到BB3、BT0到BT3处提供电压信号。来自互补线的输出BB0到BB3可以根据在写辅助电路120的输入WT处接收到的数据信号而被下拉到负电压。
存储单元101到104是通过字线WL0到WL255可选择的，字线WL0到WL255使得能够访问字线中的存储单元。下面参考图8来详细描述存储单元的示例。数据值通过一对真位线和互补位线被写入存储单元中或从存储单元被读出，所述一对真位线和互补位线例如针对存储单元101、103的位线BB0、BT0以及针对存储单元102、104的位线BB3、BT3。
在操作期间，写辅助电路120将为“0”或“1”的位值写入到对应于经由输入WB、WT接收到的位值的存储单元中的一个存储单元。在输入WB、WT处接收到的值“0”和“1”是互补的，并且仅输入WB、WT中的一个输入具有对应于逻辑值“0”的电压电平并且输入WB、WT中的另一个输入具有对应于逻辑值“1”的电压电平。当在输入WT处的电压为低时，互补输出BT0到BT3的输出被下拉到负电位以辅助将正确的数据值写入到存储位单元。
写辅助电路120可以包括驱动器123、124，信号线121、122、传递门128、129，串联连接的反相器126、127、136、137、146、147，电容器130、131、132，反相器161和列多路复用器CMUX以及其他部件。驱动器123具有连接用于从外部电路(未示出)接收为“0”或“1”的位值的输入WB，并且驱动器124具有连接用于从外部电路(未示出)接收为“1”或“0”的互补位值的输入WT。驱动器124具有输出124，输出124生成到CMUX的对应于在输入WT处的电压电平的电压信号的经放大的版本。
信号线121、122可以在写周期的开始时进行预充电。例如，位线被拉到预定义状态从而在信号线121上建立表示“0”位值的电压电位并且在信号线122上建立表示“1”位值的电压电位。信号线121、122能够通过列多路复用器CMUX连接到存储单元阵列的位线BB0、BT0、BB3、BT3。当直通信号(pass signal)WPASS变成活跃时，写辅助电路120的输出BB0到BB3、BT0到BT3被连接到存储单元101、102、103、104的位线。相反地，当直通信号WPASS变成不活跃时，写辅助电路120的输出BB0到BB3、BT0到BT3从存储单元101、102、103、104的位线断开连接。
当在输入WT处的电压电平为高时，写辅助电路生成相对于地电位VSS的负电压Vnbl。多个电容器130、131、132使其极板中的一个极板连接到信号线121并且其他板片连接到从反相器对126、127，136、137，146、147之间的节点延伸的线140、141、142。
写辅助电路120被连接到时钟驱动器162的输出。时钟驱动器162接收预充电时钟信号PRCLK并生成驱动信号PRCLK_GEN。驱动信号PRCLK_GEN用于操作反相器对以将驱动信号PRCLK_GEN顺序地施加到电容器130、131和132。具体地，当在反相器162处接收到信号PRCLK的上升沿时，如图2所示，反相器162在时间延迟TL之后生成驱动信号PRCLK_GEN中的下降沿。驱动信号PRCLK_GEN的下降沿被反馈到串联连接的反相器对126、127。响应于接收到驱动信号PRCLK_GEN的下降沿，反相器127在时间延迟TA向线140输出下降沿触发信号。来自反相器127的输出也被反馈到下一反相器对136、137。作为响应，反相器137在时间延迟TB之后向线141输出下降沿触发信号。随后的反相器对被驱动为生成到连接到电容器的一个极板的线(例如，线142)的下降沿触发信号。通过顺序地驱动反相器对，驱动器162不会遭受突发负载，并且因此不遭受过载。
驱动信号PRCLK_GEN还用作关闭传递门128的驱动器关信号，并且从而将驱动器123从信号线121解耦。当PRCLK_GEN变成不活跃时，驱动器123通过传递门128从信号线121解耦。通过将线121从驱动器123解耦，线121的电压电平能够逐渐下降到地电压VSS以下的-Vnbl。即，随着线140、141、142中的电压电平顺序地下降，电容130、131、132使信号线121中的电压电平如由线150、151、152所示顺序地下降，最终到达负电压位线电位-Vnbl。
反相器161将驱动器关信号反转并将经反转的信号提供给传递门129。当传递门128关闭时，经反转的信号打开传递门129，并且当传递门129关闭时，经反转的信号打开传递门128。因此，一次仅信号线121、122中的一条信号线被连接到驱动器123、124。
驱动器124在输入WB处接收信号并且将接收到的信号的经放大的版本输出到信号线122。发送到线122的信号是在输入WB处接收到的信号的经反转的版本。与在信号线121处的电压电平相反，在信号线122中的电压电平不下降到地电压VSS以下。
图2示出了根据一个实施例的图1的电路的信号的波形图。在图2的示例中，在字线信号WL1保持不活跃的同时，第一字线信号WL0变成活跃的，以将数据写到存储单元的第一行。WPASS信号变成活跃的，以使得多路复用器CMUX能够将线121、122耦合到输出BB0到BB3、BT0到BT3。此外，时钟信号PRCLK的上升沿在时间Tx开始并且驱动信号PRCLK_GEN的下降在时间延迟TL之后跟随。触发信号的下降沿在从驱动信号PRCLK_GEN开始下降的时间开始的特定延迟(例如，TA或TA+TB)之后经由线140、141、142被发射。
因此，第一电容器130向信号线121注入负电荷，信号线121之前在零电位或地电位VSS上。由电容器130注入的电荷将信号线121中的电位降低到稍微低于零电位或地电位VSS。线141上的下一下降沿将电荷从电容器131注入到信号线121，之前处于微小负电位150的信号线121变到更低的电位151。来自电容器的电荷的注入继续，直到线142上的最后出现的下降沿将电容器132中存储的电荷注入到信号线121上并且得到最终的负电压-Vnbl。当传递信号WPASS活跃时，同时多路复用器CMUX将信号线121连接到输出BT中的一个输出并且然后连接到存储单元阵列的位线。位线121由具有存储单元阵列的多于一条的位线的多路复用器CMUX共享。
在图2的示例中，在输入WT处的电压处于“0”逻辑电平，而输入WT则处于“1”逻辑电平(未示出)。在输入WT处的电压信号由驱动器123反转。随着传递门128被关闭，线121中的电压WCCT通过电容器130、131、132的负电荷注入下降到零电位或地电位VSS以下。随着多路复用器CMUX将信号线121耦合到输出BB0到BB3时，在输出BB0到BB3处提供被指示为“BT”的电压波形。
在一个实施例中，存储单元被供应有具有电位VDD和地电位VSS的外部电源。合适的外部供电电压可以是，对于VDD在0.5V到1.2V之间的范围内并且VSS是地电位0V。存储电路可以使用所公开的负电压位线方案被供应有在0.63V到1.14V之间的电压VDD以提供写辅助能力。仿真甚至示出在低至0.53V的供电电压不发生写失败。
因为图1的写辅助电路120包括多个电容器，所以能够严格地控制负位线电压Vnbl的电平。与使用单个大电容器用于负位线方案的常规写辅助电路相比，本文中描述的实施例使用多个较小的电容器并通过触发多个电容器的电荷注入来在多个阶段中生成负位线电压。在设计电路期间，电容器的数量能够被调节到期望的操作电压VDD以便实现预定的负位线电压Vnbl的电平。具体地，可以使一个或多个反相器对126、127，136、137，146、147在设计写辅助电路期间不可操作以调谐负位线电压Vnbl。备选地，到电容器的多条线140、141、142可以被断开连接以调谐负位线电压Vnbl。如果存储单元针对相对低的供电电压VDD，则负位线电压Vnbl可以被设定为小值(即，电压Vnbl更接近接地电压VSS＝0V)。相应地，在设计存储芯片期间，芯片设计者能够对要使用的电容器的数量进行编程以调节适于预期的供电电压VDD的范围的负位线电压Vnbl的合适范围。此外，不必要的电容器可以甚至不被提供在芯片布局上。另外，如果供电电压VDD的范围对于芯片设计者是未知的，则用于注入电荷的电容器的合适数量可以通过打开或关闭反相器对126、127，136、137，146、147进行软编程以实现用于实际VDD的合适的Vnbl。
电容器130、131、132被实施为在集成存储电路的制造技术中可获得的小电容器。将电容器130、131、132实施为MOS电容器(MOSCAP)是有用的。电路的元件是基本的且容易制造的MOSCAP、反相器链以及传递门开关，并且电路易于通过顺序操作控制。具体地，本电路避免如在常规写辅助方案中使用的复杂电荷泵解决方案，并且用MOSCAP、反相器链以及传递门开关取代常规电路。通过顺序的和多阶段的操作，相对低的电荷部分被注入到位线上，使得根据存储设备的操作环境可控地实现期望的负位线电压。例如，能够通过关闭反相器中的一些或全部反相器来省电。反相器和所有其他电路由存储设备的其他电路的普通电源供电。例如，反相器和电容器以及所有开关由VDD电位和地电位VSS供电。
另外，根据期望的外部供电电压VDD，用于电荷注入的电容器的数量能够被软编程或硬编程以实现合适的负电压位线电平。如果供电电压为高(例如，1.0V或更高)，则将负位线电压减小至更接近0V或甚至在没有负位线电压的情况下操作是有用的，因为如果负位线电压太低则存储单元阵列中的未选择的存储单元的存取晶体管不能够被关闭。另一方面，如果供电电压VDD为低(例如，在0.6V或甚至0.5V的范围内)，则将负位线电压设定为足够低是有利的，使得选择的存储单元的存取晶体管能够充分地发射用于写到存储单元中的期望的信息值。因此，根据实施例的写辅助电路改进未选择的单元的信噪余量并且避免导致不稳定状况的半选单元。因为要使用的电容器的数量是可编程的，还能够避免在读出操作期间在位线上的不必要的寄生电容。
尽管常规解决方案可以使用单个大电容器，但是本实施例使用多个较小电容器，所述多个较小电容器可以是在多阶段方法中生成负位线电压的MOSCAP。因此，能够在严格控制负位线电压Vnbl的电平的同时实现负位线电压的较大电平。所公开的实施例可以被放置在集成存储芯片的读/写输入-输出(R/W-IO)区，使得能够沿多路复用器和存储库(memory bank)实现面积节约。在实施例中，对于整个实施方案而言使用的面积是8u高。电路能够在至少两个存储库之间共享。具体而言，电路能够在相同I/O的列和上部与下部存储库之间共享。
图3是根据另一实施例的写辅助电路的部分电路图。图3的实施例与图1的实施例相似，除了图3的写辅助电路包括耦合到反相器127、137、147的输出的电容器组330、331、332，而图1中的电路包括在每组中具有单个电容器的电容器组。在图3中，在每组中的电容器彼此并联连接。另外，电容器组331具有比电容器组330更多的电容器，电容器组332具有比电容器组331和330更多的电容器。具体地，随后注入负电荷的电容器组与在较早时间注入负电荷的电容器组相比在其组中具有更多的电容器。所有电容器可以具有基本上相同的电容或相同的电荷存储尺寸，并且可以由MOSCAP构成。
在操作中，电容器组330接收来自反相器127的信号输出的第一下降沿，并且作为响应，向信号线121注入相对少量的负电荷551。随后操作的电容器组331在其组中具有更多的电容器，使得注入到位线上的负电压跳变552大于先前电压跳变551。最后，由电容器组332响应于来自反相器147的输出的下降沿而引起的在位线上的最后的负电压跳变553引起在位线上的最大负电压跳变。因此，由随后的电容器组引起的信号线121中的负电压跳变大于由先前电容器组引起的信号线121中的负电压跳变。这通过在随后的电容器组中包括更多的电容器来实现。在实施例中，一个电容器组具有在最接近的前一电容器组中的电容器的数量的两倍。例如，电容器组330具有两个反相器，电容器组331具有四个反相器，并且电容器组332具有八个反相器。不同的电容器组可以具有2N个电容器，其中，N是电容器组的序列号。
图4是根据一个实施例的在两条信号线上使用电荷注入方案的写辅助电路400的电路图。写辅助电路400将负电压位线写辅助方案扩展到信号线对421、422。根据要写入到存储单元阵列的存储单元中的位值，将真信号线421或互补信号线422充电到负位线电压Vnbl。电容器4301、4321对应于图1的电容器130、132，并且被连接到信号线421。当信号线421要被充电到负位线电压时，驱动器关信号将驱动器423从信号线421解耦。另外，图4中图示的电容器4301、4321、4302、4322表示至少一个或多个或者2N个电容器的电容器组(其中，N是1或更大的整数)，如以上参考图3详细描述的。通过延迟的下降沿阶跃信号的序列来控制电容器。
生成用于真信号线421的负电压的写辅助电路的部分408与生成针对互补信号线422的负电压的写辅助电路的部分409构成镜像或基本上相同。写辅助电路400包括对两条信号线421、422中的任一条信号线而非两者进行切换的开关机构。开关机构可以包括接收驱动信号PRCLK_GEN和来自输入节点WT或WB的电压信号的两个NAND门460、461。NAND门460接收驱动信号PRCLK_GEN和在输入节点WT处接收到的信号位。NAND门461接收驱动信号PRCLK_GEN和在输入节点WB处接收到的信号位。
假设在输入节点WT处的输入信号变成活跃的，则在WB处的输入信号变成不活跃的。当驱动信号PRCLK_GEN变成活跃时，来自NAND门460的输出输出下降。在NAND门460的输出中的这种下降使传递门450关闭，从而将信号线421从驱动器423的输出解耦。在NAND门460的输出中的下降还使得电容器4301、4321顺序地向信号线421注入负电荷。另一方面，在输入节点WB处的不活跃信号使来自NAND门461的输出变成活跃的。因此，传递门451被打开以将信号线422耦合到驱动器424。当在输入节点WT处的输入信号变得不活跃时，在WB处的输入信号变成活跃的，NAND门461使得传递门451关闭电容器4302、4322以在由传递门450将信号线421耦合到驱动器423的同时向信号线422顺序地注入负电荷。因此，信号线421和422中的仅一条信号线被下拉到负位线电压，而信号线421和422中的另一条信号线被设定为高电压电平。
当PRCLK_GEN不活跃时，来自NAND门460、461两者的输出都变成活跃的并且使得驱动器423、424耦合到信号线421、422。
图5是根据一个实施例的在一种模式中的具有在信号线521、522之间共享的电容器的写辅助电路500的电路图。写辅助电路500包括多个子电路550A到550N，每个子电路根据在输入节点WT、WB处接收到的逻辑信号向信号线521或信号线522注入特定量的负电荷。第一子电路550A被提供有来自第一对反相器562的输出，以使得电容器5301、5302向信号线521或信号线522注入负电荷。第二子电路550B(未示出)被提供有来自第二对反相器(未示出)的输出，第二对反相器接收来自第一组反相器562的输出。第二对反相器生成相对于第一组反相器562的输出被延迟的输出，并且使得第二子电路550B中的电容器向信号线521或信号线522注入负电荷。反相器链525的每对反相器向对应的子电路550提供输出，以使得信号线521或信号线522中的电压电平逐渐地下降。
子电路550A可以包括将来自第一对反相器562的输出(即，具有下降沿的信号)施加到共享的电容器5301、5302的一侧的传递门531、532、533、534以及其他部件。电容器5301、5302可以以反并联方式被连接到信号线521、522。在一个实施例中，电容器被反并联地连接，使得MOSCAP的大触点(bulk contact)被连接到其他MOSCAP的门触点，并且其他MOSCAP的大触点被连接到MOSCAP的门触点。传递门531、532被连接在电容器组5301、5302和信号线521、522的反并联连接之间。来自第一对反相器562的输出通过传递门533传递到电容器5301、5302的极板。传递门533、534中的每个传递门的控制输入被耦合到信号线521或信号线522。
传递门531、532以互补方式操作。即，当传递门531被打开时传递门532被关闭，并且当传递门532被打开时传递门531被关闭。传递门534、533也可以以互补方式操作。即，当传递门533被关闭时传递门534被打开，并且当传递门534被关闭时传递门533被打开。响应于来自第一组反相器562的输出的下降沿，传递门531、532、533、534使得电容器5301、5302向信号线522或信号线531注入负电荷。
在图5中，示出了当在输入节点WT处接收到逻辑信号“0”并且在输入节点WB处接收到逻辑信号“1”时子电路550的操作。驱动器523将在输入节点WT处的逻辑值“0”反转并且经由传递门528将在输入节点WT处的电压的经反转的版本输出到信号线521。另一方面，由传递门529将驱动器524从信号线522解耦。因此，尽管存在驱动器524，也能够将信号线522的电压电平下降到地电位以下。
如图5中所示，信号线522被充电到负位线电压Vnbl。因此，通过如由“X”示出的关闭的传递门529来将驱动器524从互补位线522解耦。如利用“√”示出的，驱动器523被连接到信号线521。传递门531、532、533、534的开关状态被示出为“X”(关闭)和“√”(打开)。下降沿阶跃信号的行进路径由虚线550示出。在其他子电路550B到550N中进行相似的连续操作，以便在信号线521或522上生成负电压跳变的序列。
图6示出了根据一个实施例的在另一模式中的当信号线521要被注入负电荷时的图5的相同电路。在这种情况下，来自第一对反相器562的输出在传递门528、529、531、532、533、534如由“√”(打开)示出的打开或如由“X”(关闭)示出的关闭的情况下通过由虚线551描绘的路径行进。作为结果，信号线521的电位下降到接地电位以下的Vnbl。
图7是根据另一实施例的具有在两条信号线721、722之间共享的电容器的写辅助电路700的电路图。写辅助电路700的结构和操作与图5的写辅助电路500基本上相同，除了电容器7301、7302包括串联连接而非以反并联方式连接的电容器组。电容器7301、7302的串联连接被连接在信号线721与信号线722之间。
图8是根据一个实施例的适合于使用写辅助电路的六晶体管静态存储单元800的电路图。存储单元101、102、103、104中的每个存储单元可以被实施为图8中图示的静态存储单元800。静态存储单元800可以包括连接在供电电压VDD、VSS之间连接的两个交叉耦合的反相器801、802以及其他部件。交叉耦合的反相器801、802的输出分别通过晶体管M5、M6被连接到互补位线BB和真位线BT。存取晶体管M5、M6两者都被连接到字线WL。图8的静态存储单元的所有晶体管M1到M6可以是具有平面栅极的常规MOS晶体管。
例如，施加到真位线BT的负位线电压将存取晶体管M6的源极下拉至低于接地电压VSS，使得当“0”信息位要被写到存储单元时存取晶体管M6完全打开。另一方面，当静态存储单元800没有被选择用于写操作时(即，当在字线WL处的电压为低时)真位线BT不被下拉到相对于接地电位VSS过于负的电压。当静态存储单元800没有被选择时，防止负位线电压变得过于低是有利的，使得存取晶体管M5、M6不会变得不稳定。
在一个实施例中，负位线电压电路方案的电容器、类似的电容器被实现为从诸如晶体管M1到M6的开关晶体管衍生的MOSCAP。备选地，存储单元的晶体管可以为FinFET晶体管，FinFET晶体管包括在基板的顶部上具有有源区域的三维配置。这样的晶体管可以是在相对低的芯片面积上实现高电荷存储容量的多栅极晶体管。通过使用FinFET电容器而非如在图1到图7中的任一个中示出的负位线电压电路中的MOSCAP，能够提高负电压位线生成电路的效率并且能够减少芯片面积使用。
图9是用于执行与集成电路相关联的设计操作的计算设备900的框图。计算设备900可以包括处理器912、输入模块916、输出模块920、存储器926和用于连接这些部件的总线以及其他部件。处理器912运行存储在存储器926中的指令。输入模块916可以包括用于接收用户输入的各种设备，包括键盘和定点设备(例如，鼠标和触摸屏)。输出模块920包括用于与显示设备进行通信的显示设备或接口设备。
存储器926是存储库930、电子设计自动化(EDA)应用934和集成电路(IC)设计936等等的非瞬态计算机可读存储介质。库930可以包括关于各种电路部件(包括本文中描述的写辅助电路的实例)的数据。EDA应用934可以包括用于设计IC的各种软件程序，包括布局及布线工具、综合工具以及验证工具。由EDA应用934处理的设计可以被存储在IC设计936中。IC设计936可以是整个操作电路或较大的IC电路的一部分。
在一个实施例中，负位线电压极限能够被自动切断开关约束。这样的约束确保存储单元的信噪余量得到保持。
在一个实施例中，也能够通过关闭在反相器链中的反相器的子集来实现省电。可以提供外部电路以打开或关闭反相器链中的反相器。
在一个实施例中，在各列之间或在不同的存储库之间共享写辅助电路。
尽管本文中参考生成用于静态存储设备的写操作的负位线电压来描述实施例。然而，负位线电压可以用于静态存储设备的其他操作。另外，负电压可以用于其他非存储器应用。
所公开的写辅助方案对在能够在存储库之间共享的对应的I/O位线上生成负位线电压是有用的。尽管用于负位线方案的附加电路在I/O位线级别上，但是面积影响可以是非常小的。另外，执行逐渐的电荷注入以降低在位线上的电压，并且因此，能够减少与负位线电压的生成相关联的功率消耗。根据外部电源的电平对负位线电压的电平进行软编程也是可能的。
在阅读本公开时，本领域普通技术人员将通过所公开的实施例的原理认识到附加的备选结构和功能设计。因此，尽管已经图示并描述了具体实施例和应用，但是要理解，实施例不限于本文中公开的精确构造和部件，并且可以在不偏离如所附权利要求中限定的精神和范围的情况下在本文中公开的布置、操作和方法和装置的细节中进行对于本领域技术人员而言将显而易见的各种修改、改变和变型。

Claims (18)

1.一种电路，包括：
在第一输入节点与第一信号线之间的开关，所述开关选择性地将所述第一信号线耦合到所述第一输入节点；
多个电容性元件，所述多个电容性元件中的每个电容性元件具有连接到所述第一信号线的一端，以响应于在所述电容性元件的另一端处的电压电平的降低而在第一模式期间向所述第一信号线注入电荷以便降低所述第一信号线的电压电平；
驱动器，所述驱动器被配置为在所述第一模式中向所述多个电容性元件中的每个电容性元件的所述另一端提供驱动信号，并且控制所述开关对所述第一信号线和所述第一输入节点进行耦合或解耦；以及
多个延迟元件，所述多个延迟元件中的每个延迟元件被配置为在不同时间向所述第一信号线注入电荷以逐渐地降低在所述第一信号线处的所述电压电平。
2.根据权利要求1所述的电路，还包括在所述电路的输入与所述第一信号线之间的驱动元件，所述驱动元件生成到所述第一信号线的输出，所述输出是在所述电路的所述输入处接收到的信号的经放大的版本。
3.根据权利要求1所述的电路，其中所述多个延迟元件中的每个延迟元件包括串联耦合的两个反相器。
4.根据权利要求1所述的电路，其中所述多个延迟元件中的子集被关闭以将所述电容性元件从所述驱动器解耦。
5.根据权利要求1所述的电路，其中所述多个电容性元件中的每个电容性元件包括被配置为顺序地增加被注入到所述第一信号线的电荷量的不同数量的电容器。
6.根据权利要求1所述的电路，还包括将存储单元的多条位线耦合到所述第一信号线的多路复用器。
7.根据权利要求1所述的电路，其中所述电路通过耦合到第一参考电压和低于所述第一参考电压的第二参考电压来被供电，所述第一信号线的所述电压电平响应于所述电荷的注入以及将所述第一信号线从所述第一输入节点解耦而下降到所述第二参考电压以下。
8.根据权利要求7所述的电路，其中所述电容性元件中的每个电容性元件包括2N个电容器，其中N是大于0的整数。
9.根据权利要求1所述的电路，还包括：
另一开关，所述另一开关在第二输入节点与第二信号线之间，所述第二信号线接收与在所述第一输入节点处接收到的信号互补的信号，所述另一开关选择性地将所述第二信号线耦合到所述第二输入节点；以及
多个开关，所述多个开关被配置为在第二模式中将所述多个电容性元件中的每个电容性元件的所述一端耦合到所述第二信号线并且将所述多个电容性元件中的每个电容性元件的所述另一端耦合到所述驱动器。
10.根据权利要求1所述的电路，其中，所述多个电容性元件中的每个电容性元件包括一个或多个MOS电容器。
11.一种提供负电压信号的方法，包括：
将第一信号线耦合到第一输入节点；
在第一模式中在多个电容性元件中的每个电容性元件的一端处接收驱动信号；
响应于检测到所述驱动信号中的转变，在第一模式中由开关将所述第一信号线从所述第一输入节点解耦；
响应于将所述第一信号线从所述第一输入节点解耦以及所述多个电容性元件中的每个电容性元件的一端处的电压电平的降低，在所述第一模式中由所述多个电容性元件中的每个电容性元件的另一端来向所述第一信号线注入电荷；以及
通过多个延迟元件来使所述驱动信号延迟不同的时间延迟，以使得所述多个电容性元件中的每个电容性元件的另一端在不同时间向所述第一信号线注入所述电荷。
12.根据权利要求11所述的方法，还包括生成到所述第一信号线的输出，所述输出是在所述第一输入节点处接收到的信号的经放大的版本。
13.根据权利要求11所述的方法，还包括关闭一个或多个延迟元件以将所述多个电容性元件中的一个或多个电容性元件解耦。
14.根据权利要求11所述的方法，其中所述多个电容性元件中的每个电容性元件包括被配置为顺序地增加被注入到所述第一信号线的电荷量的不同数量的电容器。
15.根据权利要求11所述的方法，还包括由多路复用器将存储单元的多条位线耦合到所述第一信号线。
16.根据权利要求11所述的方法，还包括耦合到第一参考电压和低于所述第一参考电压的第二参考电压，并且其中所述第一信号线的电压电平响应于对所述电荷的注入以及将所述第一信号线从所述第一输入节点解耦而下降到所述第二参考电压以下。
17.根据权利要求11所述的方法，还包括：
将第二信号线耦合到第二输入节点，所述第二输入节点接收与在所述第一输入节点处接收到的信号互补的信号；
在第二模式中在所述多个电容性元件中的每个电容性元件的所述另一端处接收驱动信号；
响应于检测到在所述驱动信号中的转变，在所述第二模式中由开关将所述第二信号线从所述第二输入节点解耦；以及
响应于将所述第二信号线从所述第二输入节点解耦以及所述多个电容性元件中的每个电容性元件的所述另一端处的电压电平的降低，在所述第二模式中由所述多个电容性元件中的每个电容性元件的所述一端来向所述第二信号线注入电荷。
18.一种存储计算机可读程序指令的非瞬态计算机可读存储介质，所述计算机可读程序指令被用于执行：
将信号线耦合到输入节点；
在第一模式中在多个电容性元件中的每个电容性元件的一端处接收驱动信号；
响应于检测到所述驱动信号中的转变，在第一模式中由开关将所述信号线从所述输入节点解耦；以及
响应于将所述信号线从所述输入节点解耦以及所述多个电容性元件中的每个电容性元件的一端处的电压电平的降低，在所述第一模式中由所述多个电容性元件中的每个电容性元件的另一端来向所述信号线注入电荷。
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