KR20110045395A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 내부전원전압을 생성하여 사용하는 반도체 메모리 장치에 관한 것으로, 내부전원전압을 생성하기 위한 내부전압 생성수단, 및 파워업 제어신호에 응답하여 파워 업 동작 이후 초기 예정된 시간 동안 상기 내부전압 생성수단의 출력단을 초기화 전압에 반대되는 전원전압으로 구동하기 위한 초기구동수단을 구비하는 반도체 메모리 장치를 제공한다.
파워 업 동작, 내부전원전압, 목표전압레벨

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 내부전원전압을 생성하여 사용하는 반도체 메모리 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치 내에는 내부전원전압을 생성하기 위한 내부전원전압 생성회로가 탑재되어 있으며, 반도체 메모리 장치는 여기서 생성되는 다양한 전압 레벨의 내부전원전압을 이용하여 보다 효율적인 전력 소모 및 보다 안정적인 회로 동작을 보장받는다. 한편, 반도체 메모리 장치는 내부 회로를 설계함에 있어서 서브-미크론(sub-micron)급 이하의 디자인-룰(design-rule)이 적용되고 있으며, 이렇게 미세화된 회로를 고속으로 동작시키기 위해서는 공급 전원전압(VDD)의 전압 레벨이 낮아야 한다. 따라서, 요즈음에는 낮은 공급 전원전압(VDD)을 이용하여 안정적인 내부전원전압을 생성하기 위한 노력들이 진행 중이다.
다른 한편, 반도체 메모리 장치는 데이터를 저장하기 위하여 무수히 많은 메 모리 셀을 구비하고 있다. 일반적으로 하나의 메모리 셀은 하나의 셀 트랜지스터와 하나의 커패시터로 구성된다.
도 1 은 일반적인 메모리 셀을 설명하기 위한 도면이다.
도 1 을 참조하면, 메모리 셀은 셀 트랜지스터(TR)와 셀 커패시터(CP)를 구비한다.
셀 트랜지스터(TR)는 워드라인(WL)이 활성화되는 것에 응답하여 비트라인(BL)과 셀 커패시터(CP)의 데이터 전달 경로를 형성하기 위한 것으로, 비트라인(BL)과 셀 커패시터(CP) 사이에 소오스-드레인 경로가 형성되고 워드라인(WL)에 게이트가 연결되는 NMOS 트랜지스터로 구성된다.
셀 커패시터(CP)는 비트라인(BL)으로 부터 전달되는 데이터를 저장하기 위한 것으로, 셀 트랜지스터(TR)와 셀 플레이트 전압(V_CP)단 사이에 연결되는 커패시터로 구성된다. 여기서, 셀 플레이트 전압(V_CP)단의 전압 레벨은 메모리 셀의 신뢰성 및 리프레쉬 특성을 높이기 위한 것으로, 일반적으로 데이터 레벨인 코어전압(이하, 'VCORE' 이라 칭함)의 ½ 전압레벨(이하, '목표전압레벨'이라 칭함)을 가진다.
한편, 내부전원전압은 반도체 메모리 장치의 파워 업 동작 이전에 예정된 전압레벨로 초기화되어 있어야 한다. 특히, 셀 플레이트 전압(V_CP)단은 설계에 따라 접지 전원전압(VSS) 또는 코어전원전압(VCORE)으로 초기화된다. 이는 메모리 셀에 래치 업(latch up)이 발생하는 것을 막아주기 위함이다. 따라서, 반도체 메모리 장치의 파워 업 동작 이전에는 셀 플레이트 전압(V_CP)단이 초기 전압레벨로 초기화 되며, 파워 업 동작 이후에는 내부전원전압 생성회로에 의하여 목표전압레벨로 드라이빙 되어 유지된다. 반도체 메모리 장치는 메모리 셀에 연결된 셀 플레이트 전압(V_CP)단이 목표전압레벨로 완전히 드라이빙 된 이후 읽기 및 쓰기 동작을 수행한다.
여기서, 파워 업 동작이란 반도체 메모리 장치가 안정적인 내부전원전압을 생성하는데 있어서 공급 전원전압(VDD)이 원하는 전압 레벨까지 높아졌음을 알려주는 동작을 말한다. 반도체 메모리 장치의 내부전원전압 생성회로는 파워 업 동작을 통해 생성되는 파워업 제어신호에 응답하여 내부전원전압을 생성한다. 요즈음에는 파워 업 동작이 확장되어 내부전원전압이 안정적인 전압 레벨을 유지한 상태에서도 외부 또는 내부의 제어에 따라 파워업 제어신호가 활성화되기도 한다.
한편, 셀 플레이트 전압(V_CP)단은 반도체 메모리 장치 내에 구비되는 무수히 많은 메모리 셀의 각 셀 커패시터에 연결되며, 이로 인하여 셀 플레이트 전압(V_CP)단은 매우 큰 로딩(loading)을 가지게 된다. 따라서, 셀 플레이트 전압(V_CP)단을 목표전압레벨로 드라이빙하기 위해서는 매우 긴 시간이 소모된다. 셀 플레이트 전압(V_CP)단이 목표전압레벨로 드라이빙 된 이후 반도체 메모리 장치의 읽기 및 쓰기 동작이 수행되는 것을 고려할 때, 셀 플레이트 전압(V_CP)단을 목표전압레벨로 드라이빙하는데 소요되는 시간은 읽기 및 쓰기 동작 시점을 제한하는 요소가 된다. 요즈음 반도체 메모리 장치가 고용량화로 발전함에 따라 메모리 셀의 개수는 늘어나고 있으며, 이렇게 늘어나는 메모리 셀로 인하여 셀 플레이트 전압(V_CP)단은 더욱 큰 로딩을 가지게 된다. 따라서, 셀 플레이트 전압(V_CP)단을 목표전압레벨까지 드라이빙하는데 소요되는 시간은 점점 길어지며, 이로 인하여 반도체 메모리 장치의 동작 속도가 느려지는 문제점이 야기된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 파워 업 동작 이후 초기 예정된 시간 동안 내부전원전압단을 목표전압레벨로 빠르게 구동할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 내부전원전압을 생성하기 위한 내부전압 생성수단; 및 파워업 제어신호에 응답하여 파워 업 동작 이후 초기 예정된 시간 동안 상기 내부전압 생성수단의 출력단을 초기화 전압에 반대되는 전원전압으로 구동하기 위한 초기구동수단을 구비한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 파워 업 동작 이후 초기 예정된 시간 동안 셀 플레이트 전압(V_CP)단을 목표전압레벨로 빠르게 구동해 줌으로써, 반도체 메모리 장치의 동작 속도를 높여주는 것이 가능하다.
본 발명은 내부전원전압단을 빠르게 목표전압레벨로 구동함으로써, 반도체 메모리 장치의 동작 속도를 높여줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 2 를 참조하면, 반도체 메모리 장치는 셀플레이트전압 생성부(210)와, 초기구동부(220)를 구비한다.
셀플레이트전압 생성부(210)는 셀 플레이트 전압(V_CP)을 생성하기 위한 것으로, 파워업 동작 이전에 셀 플레이트 전압(V_CP)단을 접지 전원전압(VSS)으로 초기화시키고, 파워 업 동작 이후 셀 플레이트 전압(V_CP)단이 목표전압레벨을 유지할 수 있도록 구동한다.
초기구동부(220)는 파워 업 동작 이후 초기 예정된 시간 동안 셀 플레이트 전압(V_CP)단을 코어전원전압(VCORE)으로 빠르게 구동하기 위한 것으로, 코어전원전압(VCORE)단과 셀 플레이트 전압(V_CP)단 사이에 소오스-드레인 경로가 형성되고 파워업 제어신호(CTR)를 게이트로 입력받는 PMOS 트랜지스터(PM)를 구비한다.
이하, 제1 실시예의 간단한 회로 동작을 살펴보기로 한다.
파워 업 동작 이전에 셀플레이트전압 생성부(210)는 셀 플레이트 전압(V_CP)단을 접지 전원전압(VSS)으로 초기화한다. 이어서, 파워 업 동작 이후 초기구동부(220)의 PMOS 트랜지스터(PM)는 파워업 제어신호(CTR)에 응답하여 턴 온(turn on)되고 이에 따라 셀 플레이트 전압(V_CP)단은 초기화 전압인 접지 전원전압(VSS)에 반대되는 전원전압 즉, 코어전원전압(VCORE) 방향으로 빠르게 구동된다. 도 4 에서 자세히 알아보겠지만, 파워업 제어신호(CTR)는 파워 업 동작 이후 초기 예정된 시간 동안 활성화되는 펄스 신호로서, 파워 업 동작 이후 예정된 시간 동안 '논리'로우'로 활성화되는 신호이다. 따라서, 초기구동부(220)는 파워 업 동작 이후 초기 예정된 시간 동안 셀 플레이트 전압(V_CP)단을 코어전원전압(VCORE)으로 빠르게 구동한다. 여기서, 초기 예정된 시간은 설계에 따라 달라질 수 있으나 셀 플레이트 전압(V_CP)이 목표전압레벨로 빠르게 구동될 수 있을 정도가 바람직하다.
도 3 은 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 3 을 참조하면, 반도체 메모리 장치는 셀플레이트전압 생성부(310)와, 초기구동부(320)를 구비한다.
셀플레이트전압 생성부(310)는 셀 플레이트 전압(V_CP)을 생성하기 위한 것으로, 파워업 동작 이전에 셀 플레이트 전압(V_CP)단을 코어전원전압(VCORE)으로 초기화시키고, 파워 업 동작 이후 셀 플레이트 전압(V_CP)단이 목표전압레벨을 유지할 수 있도록 구동한다. 참고로, 제2 실시예는 파워 업 동작이 확장된 것으로 코어전원전압(VCORE)은 파워 업 동작 이전에도 예정된 전압 레벨을 유지한다.
초기구동부(320)는 파워 업 동작 이후 초기 예정된 시간 동안 셀 플레이트 전압(V_CP)단을 접지 전원전압(VSS)으로 빠르게 구동하기 위한 것으로, 셀 플레이트 전압(V_CP)단과 접지 전원전압(VSS)단 사이에 소오스-드레인 경로가 형성되고 인버터(INV)의 출력신호를 게이트로 입력받는 NMOS 트랜지스터(NM)와, 파워업 제어신호(CTR)를 입력받아 반전하여 출력하는 인버터(INV)를 구비한다.
다시 말하면, 제1 실시예는 파워 업 동작 이전에 접지 전원전압(VSS)으로 초기화된 셀 플레이트 전압(V_CP)단을 파워 업 동작 이후 초기 예정된 시간 동안 코어전원전압(VCORE)으로 빠르게 구동하고, 제2 실시예는 파워 업 동작 이전에 코어전원전압(VCORE)으로 초기화된 셀 플레이트 전압(V_CP)단을 파워 업 동작 이후 초기 예정된 시간 동안 접지 전원전압(VSS)으로 빠르게 구동한다. 즉, 제1 및 제2 실시예는 파워 업 동작 이후 초기 예정된 시간 동안 셀 플레이트 전압(V_CP)을 목표전압레벨로 빠르게 구동하는 것이 가능하다.
도 4 는 도 2 및 도 3 의 파워업 제어신호(CTR)를 생성하는 제어신호 생성부를 설명하기 위한 회로도이다.
도 4 를 참조하면, 제어신호 생성부는 입력부(410)와, 지연부(420), 및 출력부(430)를 구비한다.
입력부(410)는 파워업 신호(POW_UP)를 입력받고, 지연부(420)는 입력부(410)의 출력신호를 예정된 시간만큼 지연하여 출력하며, 출력부(430)는 입력부(410)의 출력신호와 지연부(420)의 출력신호에 응답하여 파워업 제어신호(CTR)를 출력한다. 여기서, 파워업 신호(POW_UP)는 공급 전원전압(VDD)의 전압 레벨에 따라 예정된 논리 레벨 값을 가지는 신호로서, 예컨대 공급 전원전압(VDD)이 원하는 전압 레벨보다 낮은 경우 파워업 신호(POW_UP)는 논리'로우'가 되고, 공급 전원전압(VDD)이 원하는 전압 레벨만큼 높아진 경우 파워업 신호(POW_UP)는 논리'하이'가 된다.
따라서, 파워업 신호(POW_UP)를 입력받는 입력부(410)의 출력신호와 이를 예정된 시간만큼 지연한 지연부(420)의 출력신호에 응답하여 출력되는 파워업 제어신호(CTR)는 예정된 시간 동안 논리'로우'로 활성화되는 펄스 신호가 된다. 도 2 및 도 3 에서 설명하였듯이 각각의 초기구동부(220, 320)는 이렇게 생성되는 파워업 제어신호(CTR)에 응답하여 예정된 시간 동안 셀 플레이트 전압(V_CP)단을 해당하는 전압으로 구동하게 되며, 이렇게 구동되는 셀 플레이트 전압(V_CP)은 보다 빠르게 목표전압레벨로 구동되는 것이 가능하다.
전술한 바와 같이, 본 발명의 제1 및 제2 실시예에 따른 반도체 메모리 장치는 셀 플레이트 전압(V_CP)단의 초기화 전압 레벨에 반대되는 전압레벨로 셀 플레이트 전압(V_CP)단을 구동해 줌으로써, 셀 플레이트 전압(V_CP)단이 보다 빠르게 목표전압레벨로 구동되는 것이 가능하다. 셀 플레이트 전압(V_CP)단이 빠르게 목표전압레벨로 구동된다는 것은 이후 반도체 메모리 장치의 읽기 및 쓰기 동작이 보다 빠르게 수행될 수 있음을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 파워 업 동작 이후 셀 플레 이트 전압(V_CP)을 보다 빠르게 목표전압레벨로 구동하는 경우를 일례로 하였지만, 본 발명은 파워 업 동작 이외에 셀 플레이트 전압(V_CP)단이 어떤 모드에서 예정된 전압 레벨로 초기화되어 이를 빠르게 목표전압레벨로 구동하는 경우에도 적용될 수 있다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 일반적인 메모리 셀을 설명하기 위한 도면.
도 2 는 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면.
도 3 은 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면.
도 4 는 도 2 및 도 3 의 파워업 제어신호(CTR)를 생성하는 제어신호 생성부를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
210 : 셀플레이트전압 생성부
220 : 초기구동부

Claims (8)

  1. 내부전원전압을 생성하기 위한 내부전압 생성수단; 및
    파워업 제어신호에 응답하여 파워 업 동작 이후 예정된 시간 동안 상기 내부전압 생성수단의 출력단을 초기화 전압에 반대되는 전원전압으로 구동하기 위한 초기구동수단
    을 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 내부전압 생성수단은 상기 파워업 동작 이전에 자신의 출력단을 상기 초기화 전압으로 구동하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 내부전원전압 생성수단의 출력단은 접지전원전압으로 초기화되고, 상기 초기구동수단은 상기 파워업 제어신호에 응답하여 상기 출력단을 코어전원전압으로 구동하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 내부전원전압 생성수단의 출력단은 코어전원전압으로 초기화되고, 상기 초기구동수단은 상기 파워업 제어신호에 응답하여 상기 출력단을 접지전원전압으로 구동하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    자신의 일측단이 상기 내부전원 생성수단의 출력단에 연결되며, 데이터를 저장하기 위한 셀 커패시터; 및
    비트라인과 상기 셀 커패시터의 타측단 사이에 연결되며, 워드라인이 활성화되는 것이 응답하여 상기 비트라인과 상기 셀 커패시터의 데이터 전달 경로를 형성하기 위한 셀 트랜지스터를 더 구비하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 파워업 제어신호는 상기 초기 예정된 시간에 대응하는 펄스 폭을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 파워 업 동작시 상기 파워업 제어신호를 생성하기 위한 제어신호 생성수단을 더 구비하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 제어신호 생성수단은,
    상기 파워 업 동작에 대응하는 파워업 신호를 입력받기 위한 입력부;
    상기 입력부의 출력신호를 상기 초기 예정된 시간에 대응하는 만큼 지연시키기 위한 지연부; 및
    상기 입력부의 출력신호와 상기 지연부의 출력신호에 응답하여 상기 파워업 제어신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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