KR100819683B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치는, 데이터 입력 버퍼를 제어하는 회로를 이용하여 리프레쉬 동작 동안 데이터 입력 버퍼의 동작을 중지시키고, 노멀 동작에서는 액티브 신호에 따라 동작할 수 있도록 하기 위해, 다수의 뱅크 어드레스 신호들을 인가받아 조합하는 뱅크 어드레스 조합부와 리프레쉬 동작 신호를 다수의 액티브 신호들을 조합한 신호에 의해 래치하는 제어부와 뱅크 어드레스 조합부의 출력과 제어부의 출력을 이용하여 데이터 입력 버퍼의 동작을 제어하는 구동신호를 출력하는 출력부를 포함하여, 불필요한 전류 소모를 줄임으로써 모바일 DRAM과 같은 저전력 DRAM의 성능을 향상시킬 수 있는 기술이다.
리프레쉬, 버퍼

Description

반도체 메모리 장치{Semiconductor memory device}
도 1은 본 발명에 따른 반도체 메모리 장치를 나타낸 회로도.
도 2는 도 1에 도시된 반도체 메모리 장치의 동작을 나타낸 타이밍도.
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 데이터 입력 버퍼를 제어할 수 있는 회로를 이용하여 리프레쉬 동작 동안 데이터 입력 버퍼의 동작을 중지시킴으로써 전류 소모를 줄일 수 있도록 하는 기술이다.
일반적으로 DRAM의 메모리 셀은 하나의 트랜지스터 및 하나의 캐패시터로 구성되며, 데이터는 캐패시터의 양단에 축적되어 있는 전하량에 의해 나타내어진다.
그런데, 캐패시터에 저장되어 있는 전하량은 다양한 원인에 의하여 누설되고 그에따라 저장되어 있던 데이터를 소실할 수 있다. 따라서, 데이터를 복구할 수 없을 정도로 전하량이 누설되기 전에 이를 복구시킬 필요가 있으며, 이를 위한 동작을 리프레쉬라고 한다.
DRAM과 같은 휘발성 메모리 소자는 일정 주기마다 메모리 셀에 저장되어 있는 데이터에 대한 리프레쉬를 수행해야 한다.
종래 방법에 의한 리프레쉬 동작은 다음과 같은 일련의 과정을 통하여 수행된다. 일정 시간마다 순차적으로 로우 어드레스를 바꿔가면서 메모리 셀의 워드라인이 선택된다. 그리고 이 워드라인에 대응하는 캐패시터에 저장된 전하는 감지 증폭수단에 의해 증폭되어 다시 캐패시터에 저장된다. 이러한 리프레쉬 과정을 통하여 저장된 데이터가 손상없이 보존된다.
이러한 리프레쉬 동작은 일정한 전력을 소비하게 되는 바. 저전력을 소모하는 모바일 DRAM에서는 소모 전류가 수∼수십μA 정도일지라도 동작에 많은 영향을 미치므로 회로 내에서 불필요하게 동작하는 전류를 제어할 필요가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 데이터 입력 버퍼 제어 회로를 이용하여 리프레쉬 모드에서의 데이터 입력 버퍼의 동작을 중지시킴으로써 불필요한 소모 전류를 제거 할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 데이터 입력 버퍼 및 데이터 입력 버퍼 제어회로를 구비한 반도체 메모리 장치에 있어서, 데이터 입력 버퍼 제어회로는 다수의 뱅크 어드레스 신호들을 인가받아 논리 조합하는 뱅크 어드레스 조합부; 리프레쉬 동작 신호를 다수의 액티브 신호들을 조합한 신호에 의해 래치하는 제어부; 및 뱅크 어드레스 조합부의 출력과 제어부의 출력을 이용하여 데이터 입력 버퍼의 동작을 제어하는 구동신호를 출력하는 출력부를 포함하고, 출력부는 뱅크 어드레스 조합부로부터 출력된 신호와 제어부로부터 출력된 신호 중 어느 하나만 인에이블되면 구동신호를 인에이블 시키는 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치에 있어서, 데이터가 입력되어 버퍼링되는 데이터 입력 버퍼; 및 리프레쉬 동작신호, 액티브 신호 및 뱅크 어드레스 신호를 입력받아 데이터 입력 버퍼를 구동하는 구동신호를 출력하는 데이터 입력 버퍼 제어회로를 구비하고,
리프레쉬 동작신호에 의해 데이터 입력 버퍼의 동작을 차단하고, 액티브 신호 및 뱅크 어드레스 신호에 의해 데이터 입력 버퍼를 구동하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 나타낸 회로도이다.
본 발명은 데이터 입력 버퍼 제어회로(100) 및 데이터 입력 버퍼(200)을 구비한다.
데이터 입력 버퍼 제어회로(100)는 뱅크 어드레스 조합부(110), 제어부(120) 및 출력부(130)를 구비한다.
뱅크 어드레스 조합부(110)는 뱅크 어드레스 신호 BA0∼BA3를 인가받아 뱅크 어드레스 조합 신호 BAC를 출력한다.
이를 위해 뱅크 어드레스 조합부(110)는 노아게이트 NOR1,NOR2와 낸드게이트 ND1, 인버터 IV1를 구비한다.
노아게이트 NOR1는 뱅크 어드레스 신호 BA0,BA1를 입력으로 하여 노아 연산하고, 노아게이트 NOR2는 뱅크 어드레스 신호 BA2,BA3를 입력으로 하여 노아 연산 한다. 낸드게이트 ND1는 노아게이트 NOR1,NOR2의 출력을 낸드 연산하고, 인버터 IV1는 낸드게이트 ND1의 출력을 반전하여 뱅크 어드레스 조합신호 BAC를 출력한다.
그리고, 제어부(120)는 액티브 신호 ACT0∼ACT3를 인가받아 조합하고, 그 조합한 결과를 이용하여 리프레쉬 동작신호 AFACT를 래치하고 제어신호 AFACTD를 출력한다. 여기서, 리프레쉬 동작신호 AFACT는 리프레쉬 동작에서 인에이블되는 펄스이다.
이를 위해 제어부(120)는 인버터 IV2, 논리 조합부(121) 및 래치부(123)을 구비한다. 여기서, 래치부(123)는 NAND SR 래치이다.
인버터 IV2는 리프레쉬 동작 신호 AFACT를 반전한다.
그리고, 논리 조합부(121)는 노아게이트 NOR3,NOR4를 구비하며, 노아게이트 NOR3는 액티브 신호 ACT0,ACT1를 입력으로 하여 노아 연산하고, 노아게이트 NOR4는 액티브 신호 ACT2,ACT3를 입력으로 하여 노아 연산한다.
래치부(123)는 낸드게이트 ND2,ND3를 구비하여 노아게이트 NOR3,NOR4로부터 출력된 신호들에 따라 인버터 IV2의 출력을 래치하여 제어신호 AFACTD를 출력한다.
그리고, 출력부(130)는 뱅크 어드레스 조합신호 BAC와 제어신호 AFACTD를 인가 받아 구동신호 REN_Din을 출력한다.
이를 위해 출력부(130)는 노아게이트 NOR5, 인버터 IV3을 구비한다.
노아게이트 NOR5는 뱅크 어드레스 신호 BAC와 제어신호 AFACTD를 입력으로 하여 노아 연산한다.
인버터 IV3는 노아게이트 NOR5의 출력을 반전하여 구동신호 REN_Din를 출력 한다.
데이터 입력 버퍼(200)는 구동신호 REN_Din에 의해 구동되며, 데이터 입력 신호 Din와 기준전압 VREF을 비교하여 내부 데이터 신호 Dint를 출력한다.
이를 위해 데이터 입력 버퍼(200)는 인버터 IV4, PMOS 트랜지스터 P1∼P4 및 NMOS 트랜지스터 N1∼N3를 구비한다.
여기서, 인버터 IV4는 구동신호 REN_Din를 반전한다.
PMOS 트랜지스터 P2 및 P3는 전원전압 VDD에 소스가 공통 접속되어 있고, 게이트는 상호 접속되어 PMOS 트랜지스터 P2의 드레인에 연결되어 전류 미러(current mirror)를 형성한다. 그리고, PMOS 트랜지스터 P1 및 P4는 구동신호 REN_Din가 비활성화되었을 때 출력단자의 플로우팅(floating)을 방지하고, 활성화되었을 때는 데이터 입력 버퍼(200)의 동작 속도를 빠르게 한다.
그리고, NMOS 트랜지스터 N1의 게이트는 데이터 입력 신호 Din을 입력받고, NMOS 트랜지스터 N2는 게이트에 기준전압 VREF을 입력받는다,
그리고, NMOS 트랜지스터 N3은 드레인이 NMOS 트랜지스터 N1,N12의 공통 소스에 연결되고, 소스가 접지 전원 VSS에 연결되고, 게이트에 인버터 IV4의 출력이 인가된다. 이때, NMOS 트랜지스터 N3는 인버터 IV4의 출력이 하이인 경우 턴 온 되어 데이터 입력 버퍼(200)를 구동시킨다.
이러한 구조를 갖는 본 발명의 동작과정을 도 2의 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 리프레쉬 명령에 의해 리프레쉬 동작신호 AFACT가 하이로 인에이블되어, 제어신호 AFACTD가 하이가 된다. 그리고, 래치부(123)가 제어신호 AFACTD를 하이로 유지한다. 이때, 액티브 신호 ACT0∼ACT3 모두 하이로 활성화되고, 이어서 뱅크 어드레스 신호 BA0∼BA3도 모두 하이로 활성화된다. 그러나. 여기서 제어신호 AFACTD가 하이를 유지하므로, 뱅크 어드레스 신호 BA0∼BA3의 상태와 관계없이 구동신호 REN_Din가 하이가 되어 데이터 입력 버퍼(200)의 NMOS 트랜지스터 N3를 턴 오프 시키므로 데이터 입력 버퍼(200)의 구동이 중지되어 전류가 소모되지 않게 된다.
다음으로, 노멀 모드의 액티브 명령에 의해 리프레쉬 동작신호 AFACT가 로우가 되고, 액티브 신호 ACT0∼ACT3 중 선택된 한 신호 ACT0가 하이로 활성화된다. 이에 따라, 제어신호 AFACTD가 로우가 된다. 그리고, 뱅크 어드레스 신호 BA0∼BA3 중 선택된 한 신호 BA0가 하이로 되어, 뱅크 어드레스 조합부(110)의 출력인 뱅크 어드레스 조합신호 BAC가 로우가 된다. 따라서, 로우의 제어신호 AFACTD와 로우의 뱅크 어드레스 조합신호 BAC에 의해 구동신호 REN_Din가 로우가 되어 데이터 입력 버퍼(200)의 NMOS 트랜지스터 N3를 턴 온 시키므로 데이터 입력 버퍼(200)가 구동된다.
결국. 본 발명은 데이터 입력 버퍼(200)가 입력 버퍼 제어 회로(100)의 구동신호 REN_Din에 의해 제어된다. 즉, 리프레쉬 모드시에는 데이터 입력 버퍼(200)가 동작하지않고, 노멀 모드시에는 액티브 명령이 입력되었을 때만 동작한다. 이에 따라, 데이터 입력 버퍼(200)가 리프레쉬 모드시에도 동작되어 전류가 소모되는 것을 방지 할 수 있도록 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치는. 데이터 입력 버퍼를 제어하는 회로를 이용하여 리프레쉬 동작 동안 데이터 입력 버퍼의 동작을 중지시키고, 노멀 동작에서는 액티브 신호에 따라 동작할 수 있게 함으로써 전류 소모를 줄여 모바일 DRAM과 같은 저전력 DRAM의 성능을 향상시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

  1. 데이터 입력 버퍼 및 데이터 입력 버퍼 제어회로를 구비한 반도체 메모리 장치에 있어서, 상기 데이터 입력 버퍼 제어회로는
    다수의 뱅크 어드레스 신호들을 인가받아 논리 조합하는 뱅크 어드레스 조합부;
    리프레쉬 동작 신호를 다수의 액티브 신호들을 조합한 신호에 의해 래치하는 제어부; 및
    상기 뱅크 어드레스 조합부의 출력과 상기 제어부의 출력을 이용하여 상기 데이터 입력 버퍼의 동작을 제어하는 구동신호를 출력하는 출력부를 포함하고,
    상기 출력부는 상기 뱅크 어드레스 조합부로부터 출력된 신호와 상기 제어부로부터 출력된 신호 중 어느 하나만 인에이블되면 상기 구동신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제어부는
    상기 다수의 액티브 신호들을 인가받아 논리 조합하는 논리 조합부; 및
    상기 논리 조합부의 출력에 의해 상기 리프레쉬 동작 신호를 래치하는 래치부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 삭제
  4. 제 1 항에 있어서, 상기 데이터 입력 버퍼는 차동 증폭부로 구성되고, 상기 구동신호의 활성화시 상기 차동 증폭부를 관통하는 전류를 차단하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 데이터가 입력되어 버퍼링되는 데이터 입력 버퍼; 및
    리프레쉬 동작신호, 액티브 신호 및 뱅크 어드레스 신호를 입력받아 상기 데이터 입력 버퍼를 구동하는 구동신호를 출력하는 데이터 입력 버퍼 제어회로를 구비하고,
    상기 리프레쉬 동작신호에 의해 상기 데이터 입력 버퍼의 동작을 차단하고, 상기 액티브 신호 및 뱅크 어드레스 신호에 의해 상기 데이터 입력 버퍼를 구동하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 데이터 입력 버퍼는 차동 증폭부로 구성되고, 상기 구동신호의 활성화시 상기 차동 증폭부를 관통하는 전류를 차단하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서, 상기 데이터 입력 버퍼 제어회로는
    다수의 뱅크 어드레스 신호들을 인가받아 논리 조합하는 뱅크 어드레스 조합 부;
    리프레쉬 동작 신호를 다수의 액티브 신호들을 조합한 신호에 의해 래치하는 제어부; 및
    상기 뱅크 어드레스 조합부의 출력과 상기 제어부의 출력을 이용하여 상기 데이터 입력 버퍼의 동작을 제어하는 구동신호를 출력하는 출력부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 제어부는
    상기 다수의 액티브 신호들을 인가받아 논리 조합하는 논리 조합부; 및
    상기 논리 조합부의 출력에 의해 상기 리프레쉬 동작 신호를 래치하는 래치부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서, 상기 출력부는 상기 뱅크 어드레스 조합부로부터 출력된 신호와 상기 제어부로부터 출력된 신호 중 어느 하나만 인에이블되면 상기 구동신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치
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