CN117636952A - 存储器电路和对存储器单元执行写入操作的方法 - Google Patents

Abstract

本发明公开一种存储器电路，包括：存储器单元；一对比特线，耦接至该存储器单元；预充电电路，耦接于该对比特线之间，其中该预充电电路被配置为将每条比特线预充电至第一电源电压以开始写入操作；多任务器，用于在该写入操作期间和在该预充电电路断开后选择该对比特线中被驱动到低逻辑位准的零比特线；以及上拉电路，耦接至该对比特线，其中在该写入操作开始后，该上拉电路被配置为选择该对比特线中被驱动至高逻辑位准的非零比特线。本发明中通过上拉电路的设置，可以使得写入操作时不会使得一对比特线同时放电，并且在写入操作中其中一个比特线可以充分的放电，从而可以正确及成功的写入，极大的提高了正确写入的成功率。

Description

存储器电路和对存储器单元执行写入操作的方法

技术领域

本发明涉及存储器技术领域，尤其涉及一种存储器电路和对存储器单元执行写入操作的方法。

背景技术

SRAM(Static Random Access Memory，静态随机存取存储器)是一种常用于数字电路中的存储器，其性能会受到诸如DVFS(Dynamic Voltage and Frequency Scaling，动态电压和频率缩放)和双轨(dual-rail)配置的电源管理技术的影响。由于电压和频率的变化，DVFS会导致泄漏电流增加和时序(timing)变化，从而影响SRAM性能。这会导致存储器稳定性降低和可靠性差，可能导致数据损坏或丢失。

类似地，由于电源系统的复杂性增加，双轨配置也会影响SRAM性能。在较低的电压下，SRAM可能对噪声和时序变化更加敏感，这可能会给准确地写入数据带来挑战。写入操作(write operation)也可能变得更耗时并且需要更多功率，从而导致写入延迟增加和写入速度降低。

为了在较低电压下对SRAM执行写入操作的鲁棒性(robustness)，应该优化在SRAM上执行写入操作的设备。

发明内容

为解决上述问题，本发明提供了存储器电路和对存储器单元执行写入操作的方法。由于如本发明提供的对所选择的存储器单元执行差分写入方案，因此可以同时提高对外围电压较低的存储器单元进行写入操作的鲁棒性和速度。

根据本发明的第一方面，公开一种存储器电路，包括：

存储器单元；

一对比特线，耦接至该存储器单元；

预充电电路，耦接于该一对比特线之间，其中该预充电电路被配置为将每条比特线预充电至接近第一电源电压以开始写入操作；

多任务器，用于在该写入操作期间和在该预充电电路断开后选择该一对比特线中的哪一个为被驱动到低逻辑位准的零比特线；以及

上拉电路，耦接至该一对比特线，其中在该写入操作开始后，该上拉电路被配置为选择该一对比特线中的哪一个是被驱动到高逻辑位准的非零比特线。

进一步的，该存储器单元被提供有第二电源电压，其中该第二电源电压等于或超过该第一电源电压。使用本发明的方案，以便在较低的外围电压VPER下存储器电路仍然可以正常的进行写入操作。

进一步的，该上拉电路根据输入数据(或者输入数据和选择信号)将该非零比特线充电至该第一电源电压。从而准备进行写入操作。

进一步的，该多任务器还包括：

一对传输晶体管，其中该对传输晶体管中的每一个耦接到该对比特线中不同的一个，其中该对传输晶体管在该写入操作期间，根据输入数据将零比特线耦接至地来选择该对比特线中的零比特线。从而在写入操作期间的比特转换期间，可以将该对比特线中的零比特线接地以实现比特转换，从而成功的完成写入。在本发明中，可以根据选择信号(或选择信号和输入数据)将零比特线耦接至地来选择该对比特线中的零比特线。

进一步的，该上拉电路还包括：

第一堆叠上拉晶体管；以及

第二堆叠上拉晶体管；

其中该第一堆叠上拉晶体管与该第二堆叠上拉晶体管中的每一个耦接至该对比特线中不同的一个；

其中，在该写入操作开始之后，该第一堆叠上拉晶体管和该第二堆叠上拉晶体管通过根据该输入资料将非零比特线充电至该第一电源电压来选择该对比特线中的非零比特线。从而在写入操作期间的比特转换期间，可以将该对比特线中的非零比特线充电至该第一电源电压以实现比特转换，从而成功的完成写入。在本发明中，可以根据选择信号(或选择信号和输入数据)将非零比特线充电至该第一电源电压来选择该对比特线中的非零比特线。

进一步的，还包括：

写入驱动器，包括：

第一逻辑闸，对该输入数据与选择信号进行第一逻辑运算，以产生零比特信号，以导通该对传输晶体管中对应的一个，以将该零比特线耦接至地；以及

第二逻辑闸，对该输入数据(或反相输入数据)与该选择信号进行第二逻辑运算，以产生非零比特信号，以导通对应的该第一堆叠上拉晶体管或该第二堆叠上拉晶体管，以将该非零比特线充电到第一电源电压。从而使得可以根据选择信号及输入数据(或反相输入数据)来控制一对比特线中的一个接地，以及另一个充电到第一电源电压。

进一步的，该第一堆叠上拉晶体管包括：

第一晶体管，耦接至该第一电源电压并由该非零比特信号控制；以及

第二晶体管，耦接于该第一晶体管与该非零比特线之间，并由该零比特信号控制；

其中该第二堆叠上拉晶体管包括：

第三晶体管，耦接至该第一电源电压，并由该零比特信号控制；以及

第四晶体管，耦接于该第三晶体管与该零比特线之间，并由该非零比特信号控制；

其中该第一晶体管与该第二晶体管导通以驱动该非零比特线至高逻辑位准；

其中，该第三晶体管基于该零比特信号而截止。从而在写入操作期间的比特转换期间，可以将该对比特线中的零比特线接地，可以将该对比特线中的非零比特线充电至该第一电源电压，以实现比特转换，从而成功的完成写入。

进一步的，该一对传输晶体管基于该零比特信号选择耦接到该地的该零比特线。从而根据写入比特线或反相写入位比特的逻辑位准(或电平)来确定一对比特线中哪一个接地，哪一个连接至第一电源电压。零比特信号和非零比特信号在写入操作期间的逻辑电平转换期间，可以是互为反相的，如同写入比特线与反相写入比特线在在写入操作期间的逻辑电平转换期间，可以是互为反相的。

进一步的，还包括：

负升压电路，耦接在该多任务器与该地之间；

其中，当该负升压电路导通时，该负升压电路将该多任务器耦接至该地；

其中，当该负升压电路截止时，该负升压电路提供负电压至该多任务器。从而进一步成功进行写入操作。

进一步的，还包括：

写入驱动器，通过该多任务器耦接到该对比特线，用于将该零比特线驱动为低逻辑位准以及将该非零比特线驱动为高逻辑位准。

进一步的，该多任务器还包括：

一对传输晶体管，其中该对传输晶体管中的每一个耦接至该对比特线中不同的一个；

其中，当该存储器单元被选择时，该对传输晶体管导通，使得该写入驱动器耦接至该对比特线。

进一步的，该上拉电路还包括：

一对上拉晶体管，其中该对上拉晶体管中的每一个耦接至该一对比特线中不同的一个；以及

一对交叉上拉晶体管，其中该对交叉上拉晶体管中的每一个耦接至该对比特线中不同的一个；

其中该对上拉晶体管中的一个被配置为基于该零比特信号将该非零比特线充电至该第一电源电压并且该一对上拉晶体管中的另一个被截止；

其中，该对交叉上拉晶体管中的一个被配置为基于该零比特信号将该非零比特线充电至该第一电源电压，并且该一对交叉上拉晶体管中的另一个被截止；

其中写驱动器被配置为基于该零比特信号将该零比特线驱动到该低逻辑位准。从而在写入操作期间的比特转换期间，可以将该对比特线中的零比特线接地，可以将该对比特线中的非零比特线充电至该第一电源电压，以实现比特转换，从而成功的完成写入。

根据本发明的第二方面，公开一种对存储器单元执行写入操作的方法，包括：

将耦接到该存储器单元的一对比特线预充电至接近第一电源电压以开始写入操作；

在关断该一对比特线的预充电后，选择该一对比特线中的哪一个为被驱动到低逻辑位准的零比特线；以及

在该写入操作开始之后，选择该一对比特线中的哪一个为被驱动到高逻辑位准的非零比特线。

进一步的，该存储器单元被提供有第二电源电压，其中该第二电源电压等于或超过该第一电源电压。使用本发明的方案，以便在较低的外围电压VPER下存储器电路仍然可以正常的进行写入操作。

进一步的，该选择该一对比特线中的一个是被驱动到该低逻辑位准的该零比特线的步骤还包括：

根据输入资料(或者输入数据和选择信号)，通过将该零比特线耦接到地来选择该一对比特线中的一个是该零比特线。从而准备进行写入操作。

进一步的，该选择该一对比特线中的一个是被驱动到该高逻辑位准的该非零比特线的步骤还包括：

根据该输入数据，通过将该非零比特线充电至该第一电源电压来选择该一对比特线中的一个为该非零比特线。从而在写入操作期间的比特转换期间，可以将该对比特线中的零比特线接地以实现比特转换，从而成功的完成写入。在本发明中，可以根据选择信号(或选择信号和输入数据)将零比特线耦接至地来选择该对比特线中的零比特线。

进一步的，还包括：

对该输入数据与选择信号进行第一逻辑运算，以产生该零比特信号；

根据该零比特信号将该零比特线耦接至地；以及

对该输入数据与该选择信号进行第二逻辑运算，以产生该非零比特信号；

根据该非零比特信号以该第一电源电压对该非零比特线充电。从而使得可以根据选择信号及输入数据(或反相输入数据)来控制一对比特线中的一个接地，以及另一个充电到第一电源电压。零比特信号和非零比特信号在写入操作期间的比特转换期间，可以是互为反相的。

进一步的，该非零比特线由堆叠上拉晶体管驱动到高逻辑位准，其中该选择该一对比特线中的一个为驱动到高逻辑位准的该非零比特线的步骤还包括：

根据该零比特信号和该非零比特信号导通该堆叠上拉晶体管；以及

基于该堆叠上拉晶体管被导通，将该非零比特线充电至该第一电源电压。

进一步的，该选择该一对比特线中的一个是被驱动到该低逻辑位准的该零比特线的步骤还包括：

该写入驱动器基于输入数据产生该零比特信号；以及

提供该零比特信号至该零比特线以驱动该零比特线至该低逻辑位准。从而在写入操作期间的比特转换期间，可以将该对比特线中的零比特线接地，可以将该对比特线中的非零比特线充电至该第一电源电压，以实现比特转换，从而成功的完成写入。

进一步的，该选择该一对比特线中的一个是被驱动到该高逻辑位准的该非零比特线的步骤还包括：

该写入驱动器根据该输入数据产生该非零比特信号；

提供该非零比特信号至该非零比特线以驱动该非零比特线至该高逻辑位准；

根据该零比特信号通过利用上拉晶体管将该非零比特线充电至该第一电源电压；以及

进一步根据该零比特信号通过交叉上拉晶体管将该非零比特线充电至该第一电源电压。从而在写入操作期间的比特转换期间，可以将该对比特线中的零比特线接地，可以将该对比特线中的非零比特线充电至该第一电源电压，以实现比特转换，从而成功的完成写入。

本发明的存储器电路由于包括：存储器单元；一对比特线，耦接至该存储器单元；预充电电路，耦接于该一对比特线之间，其中该预充电电路被配置为将每条比特线预充电至接近第一电源电压以开始写入操作；多任务器，用于在该写入操作期间和在该预充电电路断开后选择该一对比特线中的一个为被驱动到低逻辑位准的零比特线；以及上拉电路，耦接至该一对比特线，其中在该写入操作开始后，该上拉电路被配置为选择该一对比特线中的一个是被驱动到高逻辑位准的非零比特线。本发明中通过上拉电路的设置，可以使得写入操作时不会使得一对比特线同时放电，并且在写入操作中其中一个比特线可以充分的放电，从而可以正确及成功的写入，极大的提高了正确写入的成功率；由于如本发明提供的对所选择的存储器单元执行差分写入方案，因此可以同时提高对外围电压较低的存储器单元进行写入操作的鲁棒性和速度。

附图说明

图1是根据本发明实施例的存储器电路的电路图。

图2显示了根据本发明一个实施例，图1所示存储器电路在写入操作期间的信号图。

图3是根据本发明另一个实施例的存储器电路的电路图。

图4是根据本发明又一个实施例的存储器电路的电路图。

图5是根据本发明实施例的用于对存储器单元执行写入操作的方法的流程图。

具体实施方式

在下面对根据本发明的一个实施例的详细描述中，参考了附图，这些附图构成了本发明的一部分，并且在附图中通过图示的方式示出了可以实践本发明的特定的优选实施例。对这些实施例进行了足够详细的描述，以使本领域技术人员能够实践它们，并且应当理解，在不脱离本发明的精神和范围的情况下，可以利用其他实施例，并且可以进行机械，结构和程序上的改变。本发明。因此，以下详细描述不应被理解为限制性的，并且根据本发明的一个实施例的范围仅由所附权利要求限定。所描述的附图仅是示意性的而非限制性的。在附图中，为了说明的目的，一些元件的尺寸可能被放大而不是按比例绘制。在本发明的实践中，尺寸和相对尺寸不对应于实际尺寸。

将理解的是，尽管术语“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用于描述各种组件、组件、区域、层和/或部分，但是这些组件、组件、区域、这些层和/或部分不应受到这些术语的限制。这些术语仅用于区分一个组件、组件、区域、层或部分与另一区域、层或部分。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一或主要组件、组件、区域、层或部分可以称为第二或次要组件、组件、区域、层或部分。

此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之类的空间相对术语，以便于描述一个组件或特征与之的关系。如图所示的另一组件或特征。除了在图中描述的方位之外，空间相对术语还意图涵盖装置在使用或运行中的不同方位。该装置可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。另外，还将理解的是，当“层”被称为在两层“之间”时，它可以是两层之间的唯一层，或者也可以存在一个或多个中间层。

术语“大约”、“大致”和“约”通常表示规定值的±20％、或所述规定值的±10％、或所述规定值的±5％、或所述规定值的±3％、或规定值的±2％、或规定值的±1％、或规定值的±0.5％的范围内。本发明的规定值是近似值。当没有具体描述时，所述规定值包括“大约”、“大致”和“约”的含义。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明。如本文所使用的，单数术语“一”，“一个”和“该”、“所述”也旨在包括复数形式，除非上下文另外明确指出。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明构思。如本文所使用的，单数形式“一个”、“一种”和“该”、“所述”也旨在包括复数形式，除非上下文另外明确指出。

将理解的是，当将“组件”或“层”称为在另一组件或层“上”、“连接至”、“耦接至”或“邻近”时，它可以直接在其他组件或层上、与其连接、耦接或相邻、或者可以存在中间组件或层。相反，当组件称为“直接在”另一组件或层“上”、“直接连接至”、“直接耦接至”或“紧邻”另一组件或层时，则不存在中间组件或层。

注意：(i)在整个附图中相同的特征将由相同的附图标记表示，并且不一定在它们出现的每个附图中都进行详细描述，并且(ii)一系列附图可能显示单个项目的不同方面，每个方面都与各种参考标签相关联，这些参考标签可能会出现在整个序列中，或者可能只出现在序列的选定图中。

本发明实施例中通过上拉电路的设置，可以使得写入操作时不会使得一对比特线同时放电，并且在写入操作中其中一个比特线可以充分的放电，从而可以正确及成功的写入，极大的提高了正确写入的成功率；由于如本发明提供的对所选择的存储器单元执行差分写入方案，因此可以同时提高对外围电压较低的存储器单元进行写入操作的鲁棒性和速度。

图1是根据本发明实施例的存储器电路的电路图。如图1所示，存储器电路100包括存储器单元110、预充电(precharge)电路120、上拉(pull-up)电路130、多任务器(multiplexer)140和写入驱动器150。存储器单元110包括第一P型晶体管P1、第一N型晶体管N1、第二P型晶体管P2、第二N型晶体管N2、第三N型晶体管N3和第四N型晶体管N4。

第一P型晶体管P1由内部比特线(bit line)BL_in控制，并耦接在SRAM电压VSRAM和反相内部比特线(inverted internal bit line)BLB_in之间。第一N型晶体管N1由内部比特线BL_in控制，并耦接于反相内部比特线BLB_in与地(ground)之间。第二P型晶体管P型晶体管P2由反相内部比特线BLB_in控制，并耦接于SRAM电压VSRAM与内部比特线BL_in之间。第二N型晶体管N2由反相内部比特线BLB_in控制，并耦接于内部比特线BL_in与地之间。

换句话说，第一P型晶体管P1和第一N型晶体管N1形成第一反相器，第二P型晶体管P2和第二N型晶体管N2形成第二反相器，其中第一反相器与第二反相器交叉耦接于内部比特线BL_in与反相内部比特线BLB_in之间。根据本发明的一个实施例，反相内部比特线BLB_in为内部比特线BL_in的反相。

第三N型晶体管N3由字线(word line)WL控制并且耦接在反相内部比特线BLB_in和反相比特线BLB之间。第四N型晶体管N4由字线WL控制，并耦接于内部比特线BL_in与比特线BL之间。根据本发明一个实施例，存储器单元110由字线WL选择，字线WL将内部比特线BL_in及内部反相比特线BLB_in分别耦接至比特线BL及反相比特线BLB。比特线BL和反相比特线BLB可称为一对比特线。该一对比特线耦接至存储器单元110。

预充电电路120包括第三P型晶体管P3、第四P型晶体管P4和第五P型晶体管P5。第三P型晶体管P3由预充电信号PRE控制，第三P型晶体管P3耦接于比特线BL与反相比特线BLB之间。第四P型晶体管P4由预充电信号PRE控制，第四P型晶体管P4耦接于外围电压(periphery voltage)VPER与反相比特线BLB之间。第五P型晶体管P5由预充电信号PRE控制，第五P型晶体管P5耦接于外围电压VPER与比特线BL之间。

根据本发明的一个实施例，比特线BL和反相比特线BLB被预充电到大约(或接近)外围电压VPER以开始写入操作。根据本发明的一个实施例，外围电压VPER小于SRAM电压VSRAM，以降低整体功耗。根据本发明的其他实施例，外围电压VPER可等于SRAM电压VSRAM。由于外围电压VPER小于SRAM电压VSRAM会造成问题，因此以下段落以外围电压VPER小于SRAM电压VSRAM为例进行说明，但不以此为限。本发明实施例中，比特线BL和反相比特线BLB被预充电到大约(或接近)外围电压VPER以开始写入操作中，也可以描述为，比特线BL和反相比特线BLB被预充电到外围电压VPER以开始写入操作，也即省略了“大约”或“接近”。然而，可以理解的是，在充电或放电时毕竟会存在一定的误差，因此本发明实施例中描述的“充电到”某一电压或者“放电”到某一电压”可以理解为在一定误差范围的内非常接近该电压或者几乎与该电压相等。也就是说，虽然可能存在与该电压不完全相等的情况，但是本发明所属领域中具有通常知识者应当理解“充电到”某一电压或者“放电”到某一电压”的上述含义。

上拉电路130包括第六P型晶体管P6、第七P型晶体管P7、第八P型晶体管P8和第九P型晶体管P9。第六P型晶体管P6由反相写入比特线(inverted write bit line)WBLB控制，并耦接到外围电压VPER。第七P型晶体管P7由比特线BL控制，并耦接于第六P型晶体管P6与反相比特线BLB之间。第八P型晶体管P8由写入比特线WBL控制，并耦接外围电压VPER。第九P型晶体管P9由反相比特线BLB控制，并耦接于第八P型晶体管P8与比特线BL之间。

在本发明的一个实施例中，第六P型晶体管P6与第七P型晶体管P7形成堆叠上拉晶体管(stack of pull-up transistor)，而第八P型晶体管P8与第九P型晶体管P9形成另一个堆叠上拉晶体管。两个堆叠上拉晶体管被配置为根据写入比特线WBL和反相写入比特线WBLB将比特线BL或反相比特线BLB充电到接近(或大约)外围电压VPER。

多任务器140包括第五N型晶体管N5和第六N型晶体管N6。第五N型晶体管N5由反相写入比特线WBLB控制，并耦接于反相比特线BLB与地之间。第六N型晶体管N6由写入比特线WBL控制，并耦接于比特线BL与地之间。根据一个实施例在本发明中，第五N型晶体管N5和第六N型晶体管N6为一对传输晶体管(pass transistor)，该一对传输晶体管根据写入比特线WBL和反相写入比特线WBLB选择比特线BL或反相比特线BLB接地。

写入驱动器150包括第一或非门(NOR gate)151和第二或非门152。第一或非门151对选择信号MUX_SEL和输入数据DATA0执行或非运算(NOR operation)以产生写入比特线WBL。第二或非门152对选择信号MUX_SEL和反相输入数据DATA1执行或非运算以产生反相写入比特线WBLB。根据本发明的一个实施例，反相写入比特线WBLB为写入比特线WBL的反相，反相输入数据DATA1为输入数据DATA0的反相。

图2显示了根据本发明的实施例图1所示的存储器电路在写入操作期间的信号图。下面结合图2的描述，列举了内部比特线BL_in为高逻辑位准(level)，待写入为低逻辑位准，反相内部比特线BLB_in为低逻辑位准，待写入为高逻辑位准，但不限于此。例如，本发明实施例中，当前的内部比特线BL_in为高逻辑位准(高逻辑电平)，例如为“1”，因此当前的反相内部比特线BLB_in为低逻辑位准(低逻辑电平)，例如为“0”。在下一个周期，准备进行写入的操作，并且将内部比特线BL_in写入为“0”，也即将内部比特线BL_in从高逻辑位准变为低逻辑位准；相应的，下一个周期之后反相内部比特线BLB_in会从低逻辑位准变为高逻辑位准。在本发明实施例中，如图2所示，在操作开始之前/或结束之后，比特线BL和反相比特线BLB都被预充电到高电平(位准)并且是相同的电平(位准)。如图2所示，本发明实施例中，预充电信号PRE/字线WL的信号比特准变高位准后，写入操作可以在时间T1开始。也就是说，如图2的时间T1所示，本发明实施例中列举了比特线BL为零比特(zero bit)线(在下一个周期的写入操作中将会将内部比特线BL_in写入为“0”或低逻辑位准)，反相比特线BLB为非零比特线(在下一个周期的写入操作中将会将反相内部比特线BLB_in写入为“1”或高逻辑位准)；如图2所示，在时间T0，输入数据DATA0为低逻辑位准，反相输入数据DATA1为高逻辑位准，因此做好写入操作的准备，然后准备开始进行写入操作。另外，写入比特线WBL为零比特信号(只是一个称谓，这并不意味着它处于低逻辑位准，而是为了说明本次写入操作中将会将内部比特线BL_in写入为“0”或低逻辑位准，在本发明实施例的写入操作中，写入比特线WBL变高，将比特线BL下拉至低逻辑位准)，用于将比特线BL写为低逻辑位准，反相写入比特线WBLB为非零比特信号(这并不意味着它处于高逻辑位准，而是为了说明本次写入操作中将会将反相内部比特线BLB_in写入为“1”或高逻辑位准)，用于将反相比特线BLB写为高逻辑位准。如图2所示，本发明实施例中，反相写入比特线WBLB为虚线所示，它可以一直处理低逻辑位准(或电平)，因此在写入操作期间反相比特线BLB可以一直位于高逻辑位准，以便可以顺利的进行写入操作。在本发明实施例中，在写入操作期间，写入比特线WBL在写入操作期间，存在高逻辑位准的时期(如图2所示，WBL在T1时间之后有一段高逻辑位准时段)，此时处于写入操作期间的内部比特线BL_in的逻辑位准转换期间(例如由高逻辑位准转换为低逻辑位准)，由此此时段中写入比特线WBL的逻辑位准与反相写入比特线WBLB的逻辑位准是反相的；但是在非逻辑位准转换期间，如图2所示，写入比特线WBL的逻辑位准与反相写入比特线WBLB的逻辑位准可以是相同的。

如图2所示，在存储器单元110被字线WL选择之前，预充电电路120已经将比特线BL和反相比特线BLB预充电到接近外围电压VPER以开始写入操作。如图2所示，在第一时间T1之前，比特线BL和反相比特线BLB这一对比特线被预充电电路120充电为高逻辑位准。在第一时间T1，预充电信号PRE变为高逻辑位准以截止预充电电路120，并且字线WL变为高逻辑位准以选择存储器单元110进行写入操作。另外，输入数据DATA0和反相输入数据DATA1在字线WL变高(逻辑位准)之前已经达到各自的稳定状态。

当预充电信号PRE变为高(逻辑位准)时，被储存在反相内部比特线BLB_in中的数据为低逻辑位准以用于说明，由于第三N型晶体管N3被字线WL导通，而对反相比特线BLB进行放电，如第一区域AR1所指示的(其中虚线可以代表反相比特线BLB)。当选择信号MUX_SEL变为低(逻辑位准)且输入数据DATA0为低逻辑位准时(如图所示)，第一或非门151对选择信号MUX_SEL和输入数据DATA0进行或非运算，以产生处于高逻辑位准(即，大约为外围电压VPER)的写入比特线WBL(如图2所示，WBL在T1时间之后有一段高逻辑位准时段，与选择信号MUX_SEL变为低逻辑位准的时段相对应)，以导通第六N型晶体管N6而将比特线BL拉低至地。在本发明一个实施例中，可以根据选择信号MUX_SEL(或选择信号MUX_SEL和输入数据DATA0)改变写入比特线WBL的逻辑位准(或逻辑电平)，从而相应的导通第六N型晶体管N6而将比特线BL拉低至地，由此将零比特线耦接至地来选择该对比特线中的零比特线。需要说明的是，如图2所示，在写入操作期间，输入数据DATA0和反相输入数据DATA1的逻辑位准一直是反相的；然而在写入操作期间，写入比特线WBL和反相写入比特线WBLB的逻辑位准并非一直是反相的；写入比特线WBL和反相写入比特线WBLB的逻辑位准可以根据对第八P型晶体管P8和第六N型晶体管N6、第六P型晶体管P6和第五N型晶体管N5的控制所需而确定。本发明实施例中增加的第八P型晶体管P8和第六P型晶体管P6，并且第八P型晶体管P8的控制信号与第六N型晶体管N6的控制信号相同(写入比特线WBL同时控制第八P型晶体管P8和第六N型晶体管N6)，以及第六P型晶体管P6的控制信号与第五N型晶体管N5的控制信号相同(反相写入比特线WBLB同时控制第六P型晶体管P6和第五N型晶体管N5)，由此通过上述巧妙的设计，可以在写入操作时可以同时拉低零比特线和拉高非零比特线，极大的提高了正确写入的成功率。

另一方面，第二或非门152对选择信号MUX_SEL和反相输入数据DATA1执行或非运算，以产生处于低逻辑位准(即，大约为地(电压)位准)的反相写入比特线WBLB，以导通第六P型晶体管P6。另外，由于比特线BL被第六N型晶体管N6下拉至地，因此第七P型晶体管P7基于处于低逻辑位准的比特线BL导通。

换句话说，由于比特线BL通过第六N型晶体管N6被拉低，反相比特线BLB通过第六P型晶体管P6和第七P型晶体管P7被拉高到接近外围电压VPER，因此图2中第二区域AR2所指示的比特线BL和反相比特线BLB的状态已经适当地转变(例如图2中区域第二AR2之后的比特线BL由低逻辑位准转换为高逻辑位准之后，写入操作即完成)。由此，如图1和图2所示，本发明实施例中通过上拉电路130的设置，可以使得写入操作时不会使得比特线BL和反相比特线BLB同时放电，并且在写入操作中比特线BL可以充分的放电，从而可以正确及成功的写入，极大的提高了正确写入的成功率。本发明实施例中，如图2所示，图中BL/BLB中，实线代表比特线BL，虚线代表反相比特线BLB。

如图1和图2所示，差分写入方案是通过同时拉低零比特线和拉高非零比特线来实现。即使当为了降低功耗外围电压VPER远低于SRAM电压VSRAM时，该存储器单元通过差分驱动也能被正确写入。

图3是根据本发明另一个实施例的存储器电路的电路图。将存储器电路300与图1中的存储器电路100相比较，存储器电路300还包括耦接在多任务器140与地之间的负升压(negative boost)电路310。

如图3所示，负升压电路310包括第七N型晶体管N7、第十P型晶体管P10、第一反相器INV1和第二反相器INV2。第七N型晶体管N7耦接于多任务器140与地之间，并由升压信号(boost signal)BOOST控制。第十P型晶体管作为电容器耦接至多任务器140。第一反相器INV1和第二反相器INV2串联耦接在升压信号BOOST与第十P型晶体管P10之间。

根据本发明的一个实施例，当升压信号BOOST处于外围电压VPER以导通第七N型晶体管N7以将多任务器140耦接至地时，穿过(across)第十P型晶体管P10的电容电压约等于外围电压VPER。当升压信号BOOST处于地电压位准时，第七N型晶体管N7截止，第十P型晶体管P10提供负电压至多任务器140，其中负电压约等于地电压位准(ground level)减去外围电压VPER的一小部分(a fraction)，其中“一小部分(a fraction)”可以根据电压、工艺角和温度等因素有所不同，例如，“一小部分(a fraction)”可以是5％到35％之间的范围内。也即例如负电压约等于地电压位准减去外围电压VPER的5％到35％。由于负升压电路310降低了存储器电路300中的最低电压位准，因此较低的外围电压VPER可被进一步补偿。本发明实施例中，在较低的外围电压VPER下，成功写入存储器的操作变得困难，并且可能无法写入存储器。因此，降低外围电压VPER受到存储器可写性的限制。负升压电路有助于提高存储器的可写性，从而有效地补偿较低的外围电压VPER。

图4是根据本发明又一个实施例的存储器电路的电路图。将存储器电路400与图1中的存储器电路100进行比较，存储器电路400包括上拉电路410、多任务器420和写入驱动器430，它们不同于图1中的上拉电路130、多任务器140以及写入驱动器150，存储器电路400还包括第二上拉电路440。

上拉电路410与图1中的上拉电路130相比，省去了图1中的第六P型晶体管P6和第八P型晶体管P8。因此，第七P型晶体管P7基于比特线BL直接将反相比特线BLB充电至大约外围电压VPER，或者第九P型晶体管P9基于反相比特线BLB直接将比特线BL充电至大约外围电压VPER。在本发明的一个实施例中，第七P型晶体管P7与第九P型晶体管P9作为一对交叉上拉晶体管来上拉比特线BL或反相比特线BLB。

将多任务器420与图1中的多任务器140进行比较，第五N型晶体管N5和第六N型晶体管N6由选择信号MUX_SEL控制。如图4所示，第五N型晶体管N5和第六N型晶体管N6在选择信号MUX_SEL为高逻辑位准(即外围电压VPER)时导通。

如图4所示，写入驱动器430包括第一子写入驱动器421和第二子写入驱动器422，第一子写入驱动器421包括串联耦接的第三反相器INV3和第四反相器INV4，第二子写驱动器422包括串联耦接的第五反相器INV5和第六反相器INV6。在本发明的一个实施例中，第三反相器INV3、第四反相器INV4、第五反相器INV5与第六反相器INV6由外围电压VPER供电。第一子写驱动器421根据输入数据DATA0产生写入比特线WBL，第二子写驱动器422根据反相输入数据DATA1产生反相写入比特线WBLB。

第二上拉晶体管440包括第十一P型晶体管P11和第十二P型晶体管P12。第十一P型晶体管P11由写入比特线WBL控制，并耦接于外围电压VPER与反相比特线BLB之间。第十二P型晶体管P12由反相写入比特线WBLB控制，并耦接于外围电压VPER与比特线BL之间。在本发明的一个实施例中，第二上拉电路440用以将非零比特线进一步上拉至接近外围电压VPER。

为了解释的简单，还假设输入数据DATA0处于低逻辑位准并且反相输入数据DATA1处于高逻辑位准，并且内部比特线BL_in和反相内部比特线BLB_in原本分别储存高逻辑位准和低逻辑位准。因此，写入驱动器430所产生的写入比特线WBL与反相写入比特线WBLB分别为低逻辑位准和高逻辑位准。

如图4所示，写入比特线WBL选择比特线BL作为零比特线，反相写入比特线WBLB选择反相比特线BLB作为非零比特线。因此，第一子写驱动器421将第六N型晶体管N6耦接到地，第二子写驱动器422提供外围电压VPER给第五N型晶体管N5，从而当选择信号为高逻辑位准以导通第六N型晶体管N6和第七N型晶体管N7时，将差分写入方案应用于比特线BL和反相比特线BLB。

此外，由于比特线BL通过第六N型晶体管N6接地，因此第七晶体管P7导通以将反相比特线BLB充电至更接近外围电压VPER。此外，处于低逻辑位准的写入比特线WBL导通第十一P型晶体管P11，以进一步对反相比特线BLB进行充电。

图5是根据本发明实施例的用于对存储器单元执行写入操作的方法的流程图500。如图5所示，耦接至存储器单元110的一对比特线被预充电至大约第一电源电压以开始写入操作(步骤S510)。如图1、图3及图4所示，预充电电路120将比特线BL及反相比特线BLB预充电至大于(或接近)外围电压VPER。根据本发明的实施例，外围电压VPER可以小于提供给存储器单元110的SRAM电压VSRAM，以降低功耗。对存储器单元执行写入操作的方法可以由控制器、微控制器等执行。

在截止该一对比特线的预充电之后，选择该一对比特线中的哪一个是被驱动到低逻辑位准的零比特线(步骤S520)，以及还选择该一对比特线中的哪一个是被驱动到高逻辑位准的非零比特线(步骤S530)。在本发明实施例中，由于是一对比特线，因此被驱动到低逻辑位准的零比特线是其中的一个比特线，那自然另一个就是被驱动到高逻辑位准的非零比特线。

如图1和图3所示，通过多任务器140将零比特线耦合到地并且上拉电路130对非零比特线充电，比特线BL或反相比特线BLB被选择为零比特线或非零比特线。

如图4所示，通过多任务器420和第一子写入驱动器421将零比特线耦接到地，比特线BL或反相比特线BLB被选择为零比特线或非零比特线，并且第二子写入驱动器422将非零比特线充电至接近外围电压VPER。此外，非零比特线进一步由上拉电路410和第二上拉电路440充电。

本文提供了用于对存储器单元执行写入操作的存储器电路和方法。由于如本文所提供的对所选择的存储器单元执行差分写入方案，因此可以同时提高对具有较低外围电压的存储器单元执行写入操作的鲁棒性和速度。

虽然本发明已通过示例的方式并根据优选实施例进行了描述，但应理解本发明不限于所公开的实施例。相反，它旨在涵盖各种修改和类似的布置(如本领域技术人员显而易见的那样)。因此，所附权利要求的范围应给予最宽泛的解释，以涵盖所有此类修改和类似布置。

Claims (20)

1.一种存储器电路，其特征在于，包括：

存储器单元；

一对比特线，耦接至该存储器单元；

预充电电路，耦接于该对比特线之间，其中该预充电电路被配置为将每条比特线预充电至第一电源电压以开始写入操作；

多任务器，用于在该写入操作期间和在该预充电电路断开后选择该对比特线中被驱动到低逻辑位准的零比特线；以及

上拉电路，耦接至该对比特线，其中在该写入操作开始后，该上拉电路被配置为选择该对比特线中被驱动至高逻辑位准的非零比特线。

2.如权利要求1所述的存储器电路，其特征在于，该存储器单元被提供有第二电源电压，其中该第二电源电压等于或超过该第一电源电压。

3.如权利要求2所述的存储器电路，其特征在于，该上拉电路根据输入数据将该非零比特线充电至该第一电源电压。

4.如权利要求1所述的存储器电路，其特征在于，该多任务器还包括：

一对传输晶体管，其中该对传输晶体管中的每一个耦接到该对比特线中不同的一个，其中该对传输晶体管在该写入操作期间，根据输入数据将零比特线耦接至地来选择该对比特线中的零比特线。

5.如权利要求4所述的存储器电路，其特征在于，该上拉电路还包括：

第一堆叠上拉晶体管；以及

第二堆叠上拉晶体管；

其中该第一堆叠上拉晶体管与该第二堆叠上拉晶体管中的每一个耦接至该对比特线中不同的一个；

其中，在该写入操作开始之后，该第一堆叠上拉晶体管和该第二堆叠上拉晶体管通过根据该输入资料将非零比特线充电至该第一电源电压来选择该对比特线中的非零比特线。

6.如权利要求5所述的存储器电路，其特征在于，还包括：

写入驱动器，包括：

第一逻辑闸，对该输入数据与选择信号进行第一逻辑运算，以产生零比特信号，以导通该对传输晶体管中对应的一个，以将该零比特线耦接至地；以及

第二逻辑闸，对该输入数据与该选择信号进行第二逻辑运算，以产生非零比特信号，以导通对应的该第一堆叠上拉晶体管或该第二堆叠上拉晶体管，以将该非零比特线充电到第一电源电压。

7.如权利要求6所述的存储器电路，其特征在于，该第一堆叠上拉晶体管包括：

第一晶体管，耦接至该第一电源电压并由该非零比特信号控制；以及

第二晶体管，耦接于该第一晶体管与该非零比特线之间，并由该零比特信号控制；

其中该第二堆叠上拉晶体管包括：

第三晶体管，耦接至该第一电源电压，并由该零比特信号控制；以及

第四晶体管，耦接于该第三晶体管与该零比特线之间，并由该非零比特信号控制；

其中该第一晶体管与该第二晶体管导通以驱动该非零比特线至高逻辑位准；

其中，该第三晶体管基于该零比特信号而截止。

8.如权利要求6所述的存储器电路，其特征在于，该一对传输晶体管基于该零比特信号选择耦接到该地的该零比特线。

9.如权利要求1所述的存储器电路，其特征在于，还包括：

负升压电路，耦接在该多任务器与该地之间；

其中，当该负升压电路导通时，该负升压电路将该多任务器耦接至该地；

其中，当该负升压电路截止时，该负升压电路提供负电压至该多任务器。

10.如权利要求1所述的存储器电路，其特征在于，还包括：

写入驱动器，通过该多任务器耦接到该对比特线，用于将该零比特线驱动为低逻辑位准以及将该非零比特线驱动为高逻辑位准。

11.如权利要求10所述的存储器电路，其特征在于，该多任务器还包括：

一对传输晶体管，其中该对传输晶体管中的每一个耦接至该对比特线中不同的一个；

其中，当该存储器单元被选择时，该对传输晶体管导通，使得该写入驱动器耦接至该对比特线。

12.如权利要求11所述的存储器电路，其特征在于，该上拉电路还包括：

一对上拉晶体管，其中该对上拉晶体管中的每一个耦接至该一对比特线中不同的一个；以及

一对交叉上拉晶体管，其中该对交叉上拉晶体管中的每一个耦接至该对比特线中不同的一个；

其中该对上拉晶体管中的一个被配置为基于该零比特信号将该非零比特线充电至该第一电源电压并且该一对上拉晶体管中的另一个被截止；

其中，该对交叉上拉晶体管中的一个被配置为基于该零比特信号将该非零比特线充电至该第一电源电压，并且该一对交叉上拉晶体管中的另一个被截止；

其中写驱动器被配置为基于该零比特信号将该零比特线驱动到该低逻辑位准。

13.一种对存储器单元执行写入操作的方法，其特征在于，包括：

将耦接到该存储器单元的一对比特线预充电至接近第一电源电压以开始写入操作；

在关断该一对比特线的预充电后，选择该一对比特线中的一个为被驱动到低逻辑位准的零比特线；以及

在该写入操作开始之后，选择该一对比特线中的一个为被驱动到高逻辑位准的非零比特线。

14.如权利要求13所述的方法，其特征在于，该存储器单元被提供有第二电源电压，其中该第二电源电压等于或超过该第一电源电压。

15.如权利要求13所述的方法，其特征在于，该选择该一对比特线中的一个是被驱动到该低逻辑位准的该零比特线的步骤还包括：

根据输入资料，通过将该零比特线耦接到地来选择该一对比特线中的一个是该零比特线。

16.如权利要求15所述的方法，其特征在于，该选择该一对比特线中的一个是被驱动到该高逻辑位准的该非零比特线的步骤还包括：

根据该输入数据，通过将该非零比特线充电至该第一电源电压来选择该一对比特线中的一个为该非零比特线。

17.如权利要求16所述的方法，其特征在于，还包括：

对该输入数据与选择信号进行第一逻辑运算，以产生该零比特信号；

根据该零比特信号将该零比特线耦接至地；以及

对该输入数据与该选择信号进行第二逻辑运算，以产生该非零比特信号；

根据该非零比特信号以该第一电源电压对该非零比特线充电。

18.如权利要求17所述的方法，其特征在于，该非零比特线由堆叠上拉晶体管驱动到高逻辑位准，其中该选择该一对比特线中的一个为驱动到高逻辑位准的该非零比特线的步骤还包括：

根据该零比特信号和该非零比特信号导通该堆叠上拉晶体管；以及

基于该堆叠上拉晶体管被导通，将该非零比特线充电至该第一电源电压。

19.如权利要求13所述的方法，其特征在于，该选择该一对比特线中的一个是被驱动到该低逻辑位准的该零比特线的步骤还包括：

该写入驱动器基于输入数据产生该零比特信号；以及

提供该零比特信号至该零比特线以驱动该零比特线至该低逻辑位准。

20.如权利要求19所述的方法，其特征在于，该选择该一对比特线中的一个是被驱动到该高逻辑位准的该非零比特线的步骤还包括：

该写入驱动器根据该输入数据产生该非零比特信号；

提供该非零比特信号至该非零比特线以驱动该非零比特线至该高逻辑位准；

根据该零比特信号通过利用上拉晶体管将该非零比特线充电至该第一电源电压；以及

进一步根据该零比特信号通过交叉上拉晶体管将该非零比特线充电至该第一电源电压。